KR102204755B1 - 표시 장치의 박막 트랜지스터 제조 방법 - Google Patents

표시 장치의 박막 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 표시 장치의 박막 트랜지스터 제조 방법은, 다결정 규소막으로 형성된 반도체층 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 패턴이 형성된 하프톤 마스크를 부착하는 단계와, 상기 반도체층에 불순물을 도핑하여 복수의 브리징된 그레인 라인이 형성된 채널 영역을 형성하는 단계와, 상기 하프톤 마스크를 일부 식각하여, 상기 채널 영역의 게이트 절연막을 노출하는 단계와, 상기 하프톤 마스크 및 상기 게이트 절연막 상에 게이트 전극층을 형성하는 단계와, 상기 게이트 전극층의 채널 영역의 경계에 대응되는 부분을 식각하여 상기 채널 영역 상에 게이트 전극을 형성하는 단계와, 상기 하프톤 마스크를 제거하는 단계와, 상기 반도체층의 채널 영역 양측에 불순물을 도핑하여 소스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 및 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계와, 상기 게이트 절연막 및 상기 층간 절연막을 식각하여 상기 소스/드레인 영역이 노출되도록 하는 컨택홀 형성 단계, 및 상기 컨택홀을 통해 상기 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 단계를 포함한다.

Description

표시 장치의 박막 트랜지스터 제조 방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR OF DISPLAY DEVICE}
본 기재는 표시 장치의 박막 트랜지스터 제조 방법에 관한 것으로 더욱 상세하게는, 브리징된 그레인 구조를 갖는 박막 트랜지스터의 정합성을 향상시킨 표시 장치의 박막 트랜지스터 제조 방법에 관한 것이다.
현재 알려져 있는 평판 표시 장치(flat panel display)에는 액정 표시 장치(liquid crystal display: LCD), 플라스마 표시 장치(plasma display panel: PDP), 유기 발광 표시 장치(organic light emitting diode device: OLED device), 전계 효과 표시 장치(field effect display: FED), 전기 영동 표시 장치(electrophoretic display device) 등이 있다.
특히, 유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광 소자(organic light emitting diode, OLED)를 포함하며, 하나의 전극인 캐소드(cathode)로부터 주입된 전자(electron)와 다른 전극인 애노드(anode)로부터 주입된 정공(hole)이 유기 발광 부재에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다. 또한, 유기 발광 표시 장치의 표시 기판은 하나의 화소마다 각각 형성된 스위칭 박막 트랜지스터, 구동 박막 트랜지스터, 축전 소자를 포함한다.
구동 박막 트랜지스터는 선택된 화소 내의 유기 발광 소자의 유기 발광층을 발광시키기 위한 구동 전원을 인가하는 역할을 하는데, 도 3 및 도 4에 도시된 바와 같이, 표시 기판(미도시) 위의 버퍼층(미도시) 상에 다결정 규소막으로 형성되는 반도체층이 형성된다. 반도체층은 불순물이 도핑되지 않은 채널 영역(1)과, 채널 영역(1)의 양 옆으로 p+ 도핑되어 형성된 소스 영역(2) 및 드레인 영역(3)을 포함한다
반도체층 위에는 게이트 절연막(8)이 형성된다. 게이트 절연막(8) 위에 게이트 전극(6)을 포함하는 게이트 배선이 형성되며, 게이트 배선은 게이트 라인, 축전판 및 그 밖에 배선을 더 포함한다. 게이트 전극(6)은 반도체층의 적어도 일부, 특히 채널 영역(1)과 중첩되도록 형성된다.
게이트 절연막(8) 상에는 게이트 전극(6)을 덮는 층간 절연막(9)(패시베이션층)이 형성된다. 게이트 절연막(8)과 층간 절연막(9)은 반도체층의 소스 영역(2) 및 드레인 영역(3)을 드러내는 관통공(컨택홀)들을 함께 갖는다.
층간 절연막(9) 위에는 소스 전극(4) 및 드레인 전극(5)을 포함하는 데이터 배선이 형성된다. 또한, 데이터 배선은 데이터 라인, 공통 전원 라인, 제2 축전판 및 그 밖에 배선을 더 포함한다. 그리고 소스 전극(4) 및 드레인 전극(5)은 각각 층간 절연막(9) 및 게이트 절연막(8)에 형성된 관통공들을 통해 반도체층의 소스 영역(2) 및 드레인 영역(3)과 연결된다.
이와 같이, 반도체층, 게이트 전극(6), 소스 전극(2) 및 드레인 전극(3)을 포함한 구동 박막 트랜지스터가 형성된다.
그런데, 반도체층의 채널 영역(1)에는 붕소를 도핑하여 브리징된 그레인 라인(Bridged-grained line; BG-line)(7)이 형성되는데, 소자의 균일성(uniformity)을 확보하고 낮은 누설전류 특성을 갖게 하기 위해 적어도 4개 이상의 브리징된 그레인 라인들이 필요하다. 일반적으로, 그레인 라인을 형성할 때 반도체층 상에 포토레지스트를 적층하고, 반도체층의 채널 영역에 붕소 도핑을 한 후, 게이트 절연막을 적층하고, 그 위에 게이트 전극을 형성하는 단계를 차례로 거친다. 그러나, 이 경우, 도 3 및 도 4에 도시된 바와 같이, 브리징된 그레인 라인이 오정렬될 가능성이 있으며, 그레인 라인이 육안으로 확인되지 않아, 채널 영역 내에서의 위치 및 게이트 전극과의 정렬 확인에 어려움이 있다.
그레인 라인이 오정렬(miss align)되면, 소스 영역과 그레인 라인의 거리와, 드레인 영역과 그레인 라인의 거리가 불일치하게 된다. 이러한 오정렬 정도가 커지면, 채널 내 그레인 라인 수가 달라질 수 있으며, 박막 트랜지스터 특성이 저하되며, 각각의 박막 트랜지스터마다 특성이 다를 가능성이 존재하여 박막 트랜지스터 신뢰성이 악화되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위해, 본 발명에서는 하프톤 마스크를 이용하여 브리징된 그레인 라인의 정합성을 향상시키는 표시 장치의 박막 트랜지스터 제조방법을 제공한다.
본 발명의 실시예에 따른 표시 장치의 박막 트랜지스터 제조 방법은, 다결정 규소막으로 형성된 반도체층 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 패턴이 형성된 하프톤 마스크를 부착하는 단계와, 상기 반도체층에 불순물을 도핑하여 복수의 브리징된 그레인 라인이 형성된 채널 영역을 형성하는 단계와, 상기 하프톤 마스크를 일부 식각하여, 상기 채널 영역의 게이트 절연막을 노출하는 단계와, 상기 하프톤 마스크 및 상기 게이트 절연막 상에 게이트 전극층을 형성하는 단계와, 상기 게이트 전극층의 채널 영역의 경계에 대응되는 부분을 식각하여 상기 채널 영역 상에 게이트 전극을 형성하는 단계와, 상기 하프톤 마스크를 제거하는 단계와, 상기 반도체층의 채널 영역 양측에 불순물을 도핑하여 소스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 및 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계와, 상기 게이트 절연막 및 상기 층간 절연막을 식각하여 상기 소스/드레인 영역이 노출되도록 하는 컨택홀 형성 단계, 및 상기 컨택홀을 통해 상기 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 단계를 포함한다.
상기 하프톤 마스크를 부착하는 단계는, 상기 반도체층의 채널 영역이 형성될 영역에 대응하는 영역이 부분적으로 관통 형성된 하프톤 마스크를 이용할 수 있다.
상기 채널 영역을 형성하는 단계는, 상기 하프톤 마스크의 부분적으로 관통 형성된 영역을 통해 상기 반도체층에 복수의 그레인 라인이 형성되도록 할 수 있다.
상기 채널 영역을 형성하는 단계는, 상기 반도체층에 붕소(B) 도핑을 하는 것일 수 있다.
상기 채널 영역을 형성하는 단계는, 상기 복수의 그레인 라인들 간의 간격이 0.3마이크로미터(㎛) 이상 0.6 마이크로미터(㎛) 이하가 되도록 할 수 있다.
상기 하프톤 마스크를 부착하는 단계는, 상기 하프톤 마스크의 부분적으로 관통 형성된 영역이 4개 이상 6개 이하인 하프톤 마스크를 이용하는 것일 수 있다.
상기 하프톤 마스크를 부착하는 단계는, 역테이퍼진 포토레지스트로 형성된 하프톤 마스크를 이용하는 것일 수 있다.
상기 하프톤 마스크를 제거하는 단계는, 상기 하프톤 마스크를 리프트 오프(lift-off) 방법을 이용하여 상기 게이트 전극층을 상기 게이트 절연막으로부터 제거하는 것일 수 있다.
상기 소스/드레인 영역을 형성하는 단계는, 상기 반도체층에 붕소(B) 도핑을 하는 것일 수 있다.
상기 게이트 절연막을 형성하는 단계는, 질화 규소(SiNx) 또는 산화 규소(SiO2)로 이루어진 물질을 적층하는 것일 수 있다.
상기 층간 절연막을 형성하는 단계는, 질화 규소(SiNx) 또는 산화 규소(SiO2)로 이루어진 물질을 적층하는 것일 수 있다.
상기 표시 장치는 유기 발광 표시 장치일 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 박막 트랜지스터 제조 방법에 의해서, 게이트 전극과 채널 영역 내 브리징된 그레인 라인 간의 정합성 향상으로 박막 트랜지스터 특성 및 신뢰성을 향상시킬 수 있다.
또한, 역테이퍼진 포토레지스트 사용으로 게이트 패턴에 최대한 영향을 주지 않으면서 효과적으로 포토레지스트를 제거할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 박막 트랜지스터 제조 방법을 나타내는 순서도이다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 표시 장치의 박막 트랜지스터의 제조 방법을 순서에 따라 도시한 공정도이다.
도 3은 기존의 제조 방법에 의해 제조되는 표시 장치의 박막 트랜지스터를 개략적으로 나타내는 도면이다.
도 4는 기존의 제조 방법에 의해 제조되는 표시 장치의 박막 트랜지스터를 개략적으로 나타내는 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 한 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면들은 개략적이고 축적에 맞게 도시되지 않았다는 것을 일러둔다. 도면에 있는 부분들의 상대적인 치수 및 비율은 도면에서의 명확성 및 편의를 위해 그 크기에 있어 과장되거나 감소되어 도시되었으며, 임의의 치수는 단지 예시적인 것이지 한정적인 것은 아니다. 그리고, 둘 이상의 도면에 나타나는 동일한 구조물, 요소 또는 부품에는 동일한 참조 부호가 유사한 특징을 나타내기 위해 사용된다. 어느 부분이 다른 부분의 “위에” 또는 “상에” 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수도 있다.
본 발명의 실시예는 본 발명의 한 실시예를 구체적으로 나타낸다. 그 결과, 도해의 다양한 변형이 예상된다. 따라서 실시예는 도시한 영역의 특정 형태에 국한되지 않으며, 예를 들면 제조에 의한 형태의 변형도 포함한다.
이하, 도 1 및 도 2a 내지 2i를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 박막트랜지스터 제조 방법에 대하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 박막 트랜지스터 제조 방법을 나타내는 순서도이고, 도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 표시 장치의 박막 트랜지스터의 제조 방법을 순서에 따라 도시한 공정도이다.
먼저, 도 2a를 참조하면, 다결정 규소막으로 형성된 반도체층(40)을 준비하고, 반도체층 상에 게이트 절연막(50)을 형성한다(S101). 게이트 절연막(50)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 등으로 형성되며, 이후에 형성될 게이트 전극과 반도체층(40)을 절연시키는 역할을 한다.
게이트 절연막(50) 형성(S101) 이후에, 게이트 절연막(50) 상에 패턴이 형성된 하프톤 마스크(60)를 부착한다(S102). 하프톤 마스크(60)는 부분적으로 관통 형성된 영역을 가지며, 이 영역을 통해 반도체층(40)에 복수의 그레인 라인들(42)이 형성되도록 할 수 있다. 하프톤 마스크(60)의 관통 형성된 영역은 4개 이상 6개 이하로 구성할 수 있다. 소자 균일성을 확보하고 낮은 누설 전류 특성을 갖기 위해서는 박막 트랜지스터 소자 내 채널 영역(10)에서 적어도 4개 이상의 그레인 라인들(42)이 형성될 수 있다.
한편, 하프톤 마스크(60)는 포토레지스트로 형성된 것일 수 있고, 역테이퍼진 형태일 수 있다. 하프톤 마스크(60)를 역테이퍼진 포토레지스트로 형성함으로써, 이후에 하프톤 마스크(60) 제거시, 게이트 패턴에 최대한 영향을 주지 않을 수 있는 효과가 있다.
이 후, 도 2b에 도시된 바와 같이, 하프톤 마스크(60) 위로부터 반도체층에 불순물을 도핑하여 복수의 브리징된 그레인 라인(42)이 형성된 채널 영역(10)을 형성한다(S103). 이 때, 하프톤 마스크(60)의 부분적으로 관통 형성된 영역을 통해 불순물이 통과되도록 하여 그레인 라인(42)을 형성한다. 이러한 채널 영역(10)을 형성하는 단계에서는, 붕소(B)와 같은 P형 불순물을 이용하여 도핑할 수 있으며, 주로 B2H6이 사용된다. 여기서, 이러한 불순물은 박막 트랜지스터의 종류에 따라 달라진다. 한편, 복수의 그레인 라인들(42) 간의 간격은 0.3 마이크로미터(㎛) 이상 0.6 마이크로미터(㎛) 이하로 형성할 수 있다. 고온 공정이 진행되는 동안, 이온 주입된 불순물들이 확산(lateral diffusion)되어 누설 전류 상승 및 소자 신뢰성이 열화되는 점을 막기 위해서 그레인 라인들(42)의 간격은 0.3 마이크로미터 이상으로 형성할 수 있다. 또한, 다결정 규소막의 그레인 크기에 준할 정도로 작은 간격을 유지해야 그레인 바운더리(grain boundary) 내에 존재하는 베리어(barrier)와 트랩(trap)들을 감소시켜 그레인 사이즈 효과(grain size effect)를 제거하기 위해, 그레인 라인들(42)의 간격은 0.6 마이크로미터 이하로 형성할 수 있다.
이 후, 도 2c에 도시된 바와 같이, 하프톤 마스크(60)의 상층부를 일부 식각하여, 채널 영역(10)의 게이트 절연막(50)을 노출하고(S104), 도 2d에 도시된 바와 같이, 게이트 절연막(50) 및 하프톤 마스크(60) 상에 게이트 전극층(70)을 형성한다(S105). 이 때, 게이트 전극층(70)은 채널 영역(10)에 대응되는 게이트 절연막(50) 및 소스 영역(20) 및 드레인 영역(30)에 대응되는 하프톤 마스크(60) 상에 이어진 형태로 증착된 형태이며, 게이트 전극층(70)은 식각되어 이 후 게이트 전극(74)으로 남게 되는 층이다.
이 후, 도 2e에 도시된 바와 같이, 게이트 전극층(70)이 반도체층의 채널 영역(10) 위에만 존재하도록 형성하기 위하여, 게이트 전극층(70)의 채널 영역(10)의 경계에 대응되는 양측 부분을 식각한다(S106). 따라서, 하프톤 마스크(60) 상의 게이트 전극층(72)과 게이트 절연막(50) 상의 게이트 전극층(74)은 분리된 형태가 된다.
이 후, 도 2f에 도시된 바와 같이, 하프톤 마스크(60)를 제거한다(S107). 이 때, 게이트 절연막(50) 상의 게이트 전극층(70)은 반도체층의 채널 영역(10)에 대응되는 부분이 남게 되어 게이트 전극(74)이 된다. 여기서, 하프톤 마스크(60)는 리프트 오프(lift-off) 방법을 이용하여 게이트 전극층(70)을 게이트 절연막(50)으로부터 제거할 수 있다. 게이트 절연막(50)과 직접 접촉하고 있는 하프톤 마스크(60)는 서로 약하게 흡착되어 있으므로, 리프트 오프 방법으로 떼어 낼 수 있다.
이 후, 도 2g에 도시된 바와 같이, 반도체층의 채널 영역(10) 양측에 불순물을 도핑하여 소스/드레인 영역(20, 30)을 형성한다(S108). 이 후, 게이트 전극(74) 및 게이트 절연막(50) 상에 층간 절연막(80)을 형성한다(S109).
소스/드레인 영역(20, 30)은 채널 영역(10)의 양 옆으로 p+ 도핑되어 형성된 소스 영역(20) 및 드레인 영역(30)을 포함한다. 이 때, 도핑되는 이온 물질은 붕소(B)와 같은 P형 불순물이며, 주로 B2H6이 사용된다. 여기서, 이러한 불순물은 박막 트랜지스터의 종류에 따라 달라진다.
층간 절연막(80)은 게이트 전극(74) 및 게이트 절연막(50) 상에 형성된다. 층간 절연막(80)은 게이트 절연막(50)과 마찬가지로, 질화 규소(SiNx) 또는 산화 규소(SiO2) 등의 세라믹(ceramic) 계열의 소재를 사용하여 만들어질 수 있다.
이 후, 도 2h에 도시된 바와 같이, 게이트 절연막(50) 및 층간 절연막(80)을 식각하여 소스/드레인 영역(20, 30)이 노출되도록 컨택홀(관통공, 90)을 형성한다(S110). 게이트 절연막(50)과 층간 절연막(80)은 반도체층의 소스/드레인 영역(20, 30)을 드러내는 컨택홀들(90)을 함께 갖는다.
이 후, 도 2i에 도시된 바와 같이, 컨택홀(90)을 통해 소스/드레인 영역(20, 30)과 연결되는 소스/드레인 전극(100, 110)을 형성한다(S111). 소스/드레인 전극(100, 110)은 층간 절연막(80) 및 게이트 절연막(50)에 형성된 컨택홀(90)을 통해 반도체층의 소스/드레인 영역(20, 30)과 연결된다.
이와 같이, 반도체층(40), 게이트 전극(74), 소스/드레인 전극(100, 110)을 포함한 박막 트랜지스터가 형성된다. 박막 트랜지스터의 구성은 전술한 예에 한정되지 않고, 당해 기술 분야의 전문가가 용이하게 실시할 수 있는 공지된 구성으로 다양하게 변형 가능하다.
한편, 전술한 표시 장치는 유기 발광 표시 장치일 수 있다.
도시하지는 않았으나, 층간 절연막(80) 상에는 소스/드레인 전극(100, 110)을 덮는 평탄화막이 형성된다. 평탄화막은 그 위에 형성될 유기 발광 소자의 발광 효율을 높이기 위해 단차를 없애고 평탄화시키는 역할을 한다.
평탄화막 위에는 유기 발광 소자의 제1 전극들을 포함하고, 제1 전극을 드러내는 개구부를 갖는 화소 정의막이 형성될 수 있다. 제1 전극 위에는 유기 발광층이 형성되고, 유기 발광층 상에는 제2 전극이 형성될 수 있다. 이와 같이, 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 소자가 형성된다.
이와 같이, 본 발명의 일 실시예에 따른 표시 장치의 박막 트랜지스터 제조 방법에 의해서, 게이트 전극과 채널 영역 내 브리징된 그레인 라인 간의 정합성 향상으로 박막 트랜지스터 특성 및 신뢰성을 향상시킬 수 있다.
또한, 역테이퍼진 포토레지스트 사용으로 게이트 패턴에 최대한 영향을 주지 않으면서 효과적으로 포토레지스트를 제거할 수 있다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
10: 채널 영역 20: 소스 영역
30: 드레인 영역 40: 반도체층
42: 그레인 라인 50: 게이트 절연막
60: 하프톤 마스크 70, 72: 게이트 전극층
74: 게이트 전극 80: 층간 절연막
90: 컨택홀 100: 소스 전극
110: 드레인 전극

Claims (12)

  1. 다결정 규소막으로 형성된 반도체층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 포토레지스트로 형성된 하프톤 마스크를 부착하는 단계;
    상기 반도체층에 불순물을 도핑하여 복수의 브리징된 그레인 라인이 형성된 채널 영역을 형성하는 단계;
    상기 하프톤 마스크를 일부 식각하여, 상기 채널 영역의 게이트 절연막을 노출하는 단계;
    상기 하프톤 마스크 및 상기 게이트 절연막 상에 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층의 채널 영역의 경계에 대응되는 부분을 식각하여 상기 채널 영역 상에 게이트 전극을 형성하는 단계;
    상기 하프톤 마스크를 제거하는 단계;
    상기 반도체층의 채널 영역 양측에 불순물을 도핑하여 소스/드레인 영역을 형성하는 단계;
    상기 게이트 전극 및 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계;
    상기 게이트 절연막 및 상기 층간 절연막을 식각하여 상기 소스/드레인 영역이 노출되도록 하는 컨택홀 형성 단계; 및
    상기 컨택홀을 통해 상기 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 단계를 포함하는 표시 장치의 박막 트랜지스터 제조 방법.
  2. 제 1 항에서,
    상기 하프톤 마스크를 부착하는 단계는,
    상기 반도체층의 채널 영역이 형성될 영역에 대응하는 영역이 부분적으로 관통 형성된 하프톤 마스크를 이용하는 표시 장치의 박막 트랜지스터 제조 방법.
  3. 제 1 항에서,
    상기 채널 영역을 형성하는 단계는,
    상기 하프톤 마스크의 부분적으로 관통 형성된 영역을 통해 상기 반도체층에 복수의 그레인 라인이 형성되도록 하는 표시 장치의 박막 트랜지스터 제조 방법.
  4. 제 1 항에서,
    상기 채널 영역을 형성하는 단계는,
    상기 반도체층에 붕소(B) 도핑을 하는 표시 장치의 박막 트랜지스터 제조 방법.
  5. 제 1 항에서,
    상기 채널 영역을 형성하는 단계는,
    상기 복수의 그레인 라인들 간의 간격이 0.3마이크로미터(㎛) 이상 0.6 마이크로미터(㎛) 이하가 되도록 하는 표시 장치의 박막 트랜지스터 제조 방법.
  6. 제 1 항에서,
    상기 하프톤 마스크를 부착하는 단계는,
    상기 하프톤 마스크의 부분적으로 관통 형성된 영역이 4개 이상 6개 이하인 하프톤 마스크를 이용하는 표시 장치의 박막 트랜지스터 제조 방법.
  7. 제 1 항에서,
    상기 하프톤 마스크를 부착하는 단계는,
    역테이퍼진 포토레지스트로 형성된 하프톤 마스크를 이용하는 표시 장치의 박막 트랜지스터 제조 방법.
  8. 제 1 항에서,
    상기 하프톤 마스크를 제거하는 단계는,
    상기 하프톤 마스크를 리프트 오프(lift-off) 방법을 이용하여 상기 게이트 전극층을 상기 게이트 절연막으로부터 제거하는 표시 장치의 박막 트랜지스터 제조 방법.
  9. 제 1 항에서,
    상기 소스/드레인 영역을 형성하는 단계는,
    상기 반도체층에 붕소(B) 도핑을 하는 표시 장치의 박막 트랜지스터 제조 방법.
  10. 제 1 항에서,
    상기 게이트 절연막을 형성하는 단계는,
    질화 규소(SiNx) 또는 산화 규소(SiO2)로 이루어진 물질을 적층하는 표시 장치의 박막 트랜지스터 제조 방법.
  11. 제 1 항에서,
    상기 층간 절연막을 형성하는 단계는,
    질화 규소(SiNx) 또는 산화 규소(SiO2)로 이루어진 물질을 적층하는 표시 장치의 박막 트랜지스터 제조 방법.
  12. 제 1 항에서,
    상기 표시 장치는 유기 발광 표시 장치인 표시 장치의 박막 트랜지스터 제조 방법.
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