JPH06268217A - 薄膜半導体素子 - Google Patents

薄膜半導体素子

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JPH06268217A
JPH06268217A JP5054019A JP5401993A JPH06268217A JP H06268217 A JPH06268217 A JP H06268217A JP 5054019 A JP5054019 A JP 5054019A JP 5401993 A JP5401993 A JP 5401993A JP H06268217 A JPH06268217 A JP H06268217A
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract

(57)【要約】 【目的】 製造工程を複雑化させることなく、光照射に
よるリーク電流を小さくする 【構成】 逆スタッガ型ＴＦＴにおいて、ソースおよび
ドレインがそれぞれチャネル保護層上に重なる領域を有
し、重なる領域においてチャネル保護層の幅方向の少な
くとも一方の幅面よりもソースおよびドレインの幅面が
重なる領域の外側にあり、かつソースおよびドレインと
チャネル保護層との重なり交点において半導体層とも重
なり交点を有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は薄膜半導体素子に関し、
とくにアクティブマトリックス型液晶表示装置等に用い
られる薄膜半導体素子の構造に関する。
【０００２】
【従来の技術】近年、薄膜半導体素子（以下、ＴＦＴと
略称する。）はアクティブマトリックス型液晶表示装置
やイメージセンサー等の素子として多用されており、そ
れと共に、液晶表示装置等に使用する際の半導体特性の
向上が望まれている。
【０００３】従来のＴＦＴの構成について逆スタッガ型
ＴＦＴを例にとり図２を参照して説明する。図２（ａ）
は平面図を、図２（ｂ）は図２（ａ）のII−II断面図
を、図２（ｃ）は図２（ａ）のIV−IV断面図を示す。ガ
ラスなどからなる絶縁基板７上にゲート電極層３を形成
して、さらにゲート絶縁層４、半導体層５、チャネル保
護層１を順に成膜する。所定のチャネル長が得られるよ
うにチャネル保護層１を成形した後、コンタクト層６、
ソース２、ドレイン２を形成する。このままではソース
とドレインはコンタクト層６により短絡している。そこ
で、チャネル保護層１上のコンタクト層６をソース２と
ドレイン２をマスクにして除去する。ここで、ソース２
およびドレイン２の幅はチャネル保護層の幅よりも広く
形成する。すなわち、ソースまたはドレインの幅を
Ｗ1、チャネル保護層の幅をＷ0 とするとＷ0 ＞Ｗ1 で
ある。これはチャネル層の幅を広くすることにより、ソ
ースとドレインとの間の抵抗を下げる必要があるためで
ある。また、チャネル層の保護を確実にするためにもチ
ャネル保護層の幅を広くしてアライメントを容易にする
必要があった。
【０００４】アクティブマトリックス型液晶表示装置に
利用した場合を例にとり、このようなＴＦＴの問題点に
ついて説明する。ＴＦＴは、マトリックス状に形成され
た各画素に選択的に電荷を書き込むためのスイッチング
素子として機能している。このため、オン状態の時に電
荷を充分に書き込むことが可能で、オフ状態の時には必
要な時間だけ画素に書き込んだ電荷を保持する性能が要
求される。したがって、スイッチング機能を果たす上で
オン／オフ比が充分に確保されていることが重要にな
る。原理上透過光を使用する液晶表示装置に利用される
ＴＦＴは、光照射を受けることが避けられない。このた
め、非晶質シリコンや多結晶シリコンを用いているＴＦ
Ｔは、光により励起されたキャリアが発生してとくにオ
フ状態時にリーク電流が生じやすくなる。このオフ状態
の時に発生するドレインリーク電流値を下げ、オン／オ
フ比を充分に確保することがＴＦＴに必須の技術となっ
ている。オン／オフ比を大きく保てないと、たとえばノ
ーマリーホワイトの液晶材料を使用した場合、画素が白
くなり表示装置の欠陥として認識される。液晶表示装置
用のように構造上また使用環境上光が照射される状況下
で使用される場合、このようにＴＦＴのオン／オフ比の
低下に基づく表示不良が発生しやすかった。
【０００５】ドレインリーク電流値を下げ、オン／オフ
比を充分に確保するための対策として、ＴＦＴへの光照
射を避けるためにブラックマトリックスや遮蔽膜の配設
が考えられている。また、ＴＦＴのリーク電流が無視で
きるように画素電極の補助容量を大きくする方法も考え
られている。さらに、ソースおよびドレインを遮蔽層と
して半導体層への光照射を避ける方法も提案されている
（USP 5,051,800 ）。
【０００６】
【発明が解決しようとする課題】しかしながら、対向電
極側に通常形成されているブラックマトリックスを配設
する場合は、ブラックマトリックスとＴＦＴとの間が数
μm あり、その間に液晶組成物が挟持されているため、
バックライトおよび使用環境からの光は液晶装置内の乱
反射によりＴＦＴに照射されてしまう。ブラックマトリ
ックスの面積を大きくする方法もあるが液晶表示装置の
開口率が低下し画質の劣化が生じてしまう。また、ＴＦ
Ｔ上に直接光の遮蔽膜を配設する方法は、遮蔽膜の電位
がＴＦＴの動作に影響を与え電位決定を困難とすること
や、層間ショートの恐れなどの問題がある。また製造工
程数が増加し複雑化する。したがってＴＦＴを使用する
装置の製造歩留まりが低下するなどの問題がある。
【０００７】画素電極の補助容量を大きくする方法は、
液晶表示装置の開口率を低下させてしまうことや、大き
な補助容量の分、電荷を画素に書き込むことが可能とな
る移動度の高いＴＦＴが必要となるなどの問題がある。
【０００８】ソースおよびドレインを遮蔽層として半導
体層への光照射を避ける方法は、チャネル領域の遮蔽層
先端において半導体層とソースおよびドレインがコンタ
クト層を介して接触部分を有するため、ドレインリーク
電流を充分下げることができないという問題がある。
【０００９】以上のように、従来の技術ではＴＦＴのリ
ーク電流を効率よく下げることは困難であるとの問題が
あった。
【００１０】本発明は、かかる課題に対処してなされた
もので、製造工程を複雑化させることなく、またＴＦＴ
を使用する装置の性能を劣化させることなく、光照射に
よるＴＦＴのリーク電流を小さくすることのできるＴＦ
Ｔを提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明のＴＦＴは、基板
と、この基板上に配設されたゲート電極層と、絶縁層を
介してゲート電極層上に配設された半導体層からなるチ
ャネル領域と、チャネル領域上に配設されたチャネル保
護層と、チャネル領域を介して電気的に接続されたソー
スおよびドレインとからなるＴＦＴであって、ソースお
よびドレインがそれぞれチャネル保護層上に重なる領域
を有し、重なる領域においてチャネル保護層の幅方向の
少なくとも一方の幅面よりもソースおよびドレインの幅
面が重なる領域の外側にあり、かつソースおよびドレイ
ンとチャネル保護層との重なり交点において半導体層と
も重なり交点を有することを特徴とする。
【００１２】図１を用いて本発明のＴＦＴを説明する。
図１（ａ）は平面図を、図１（ｂ）は図１（ａ）の I−
I 断面図を、図１（ｃ）は図１（ａ）のII−II断面図
を、図１（ｄ）は図１（ａ）のIV−IV断面図をそれぞれ
示す。透明基板７の上にゲート電極層３、ゲート絶縁層
４、半導体層５、チャネル保護層１が配設されている。
さらにその上にコンタクト層６を介して半導体層５と電
気的に接続されたソースおよびドレイン２が配設されて
いる。ソースおよびドレイン２は、チャネル保護層１上
に重なる領域を有している。さらにチャネル保護層の幅
方向の少なくとも一方の幅面よりもソースおよびドレイ
ンの幅面が外側にあるように重なる。したがって、チャ
ネル保護層の一方の幅面だけを覆うように重なっても、
また両方の幅面を覆うように重なってもよい。ソースお
よびドレイン２の電極幅Ｗ1 はチャネル保護層１の幅Ｗ
0 よりも大きく、かつ両方の幅面を覆うように重なると
きは、ＴＦＴのリーク電流を小さくすることのできるの
でより好ましい。なお、一方の幅面だけを覆うように重
なるときは、ＴＦＴの寄生容量を下げることができる。
【００１３】ソースおよびドレインとチャネル保護層と
の重なり交点において半導体層とも重なり交点を有する
とは、図１に示すようにソースおよびドレイン２とチャ
ネル保護層１の重なり交点 IIIにおいて、ソースおよび
ドレイン２が直接半導体層５と接触しており、コンタク
ト層６を介していないことをいう（図１（ｃ）および図
１（ｄ））。このような構造とすることによりリーク電
流を大幅に下げることができる。ここで、ソースおよび
ドレイン２は低抵抗半導体層あるいは金属からなっても
よいし、またこれらを重ねたものであってもよい。
【００１４】
【作用】本発明の構造とすることによりリーク電流が大
幅に下がることを図３（ａ）、図３（ｂ）、図３（ｃ）
により説明する。図３（ａ）、図３（ｂ）は従来のＴＦ
Ｔの平面構造を、図３（ｃ）は本発明のＴＦＴの平面構
造を示す。なお、図３（ｂ）は半導体層５がチャネル領
域以外はエッチングで除去されていることが図３（ａ）
と異なる。
【００１５】本発明は、光照射によって生じるリーク電
流経路の有無がリーク電流値に大きく影響することに注
目した結果なされたものである。したがって、本発明の
ＴＦＴは光照射によって生じるリーク電流経路を遮断す
る構造にする。
【００１６】液晶表示装置やイメージセンサー等では、
大面積に低コストで堆積可能な半導体層として非晶質シ
リコンが使用されることが多い。非晶質シリコンは、そ
の性質上光が照射されると電気伝導性を帯びる。このた
めにソースおよびドレイン間にリーク電流経路が存在す
ると本来ならばゲート電位によって制御されるべきチャ
ネル領域にリーク電流が流れる。たとえば、図３（ａ）
の構造のＴＦＴの場合、光照射によって生じるリーク電
流経路はＡ→Ｂ、Ａ´→Ｂ´およびＣ→Ｄ、Ｃ´→Ｄ´
である。また図３（ｂ）の場合、リーク電流経路はＡ→
Ｂ、Ａ´→Ｂ´である。リーク電流経路はＡ→Ｂ、Ａ´
→Ｂ´において、点Ａ（またはＡ´）および点Ｂ（また
はＢ´）は光照射によって高い電気伝導性になっている
領域（ハッチングされている領域）とコンタクト層６が
接している点であるためにソースおよびドレイン間に電
位差があるとリーク電流が流れてしまう。さらに図３
（ａ）の場合、リーク電流経路Ｃ→Ｄに見られるように
半導体層５がチャネル領域以外に残留していると半導体
層とコンタクト領域はＡＣやＢＦのように線で接してい
るのでリーク電流は図３（ｂ）の場合よりもさらに大き
くなる。 本発明のＴＦＴの平面構造を示す図３（ｃ）
においては、光照射によってハッチング部に示す領域は
高い電気伝導性になるが、この領域とコンタクト層とが
接している箇所は存在しない。したがって本発明の構造
とすることによってリーク電流経路を遮断することがで
きる。
【００１７】
【実施例】実施例１ 以下、本発明のＴＦＴを前述の図１を参照して具体的に
説明する。基板７上にゲート電極層３を形成する。たと
えばＴＦＴを液晶表示装置に使用する場合は、ガラス、
石英などの透明基板を基板７の材料として使用する。ま
た、ゲート電極層３には、モリブデン（Mo）、タンタル
（Ta）、アルミニウム（Al）単独層またはこれらの金属
の積層膜が材料として使用され、プラズマエッチングや
ウエットエッチングを用いて所望の形状に形成される。
【００１８】つぎにゲート絶縁層４、半導体層５、チャ
ネル保護層１を順に堆積させる。具体的には以下の例を
挙げることができる。ゲート絶縁層４としてはシリコン
窒化膜（ SiNx ）、シリコン酸化膜（ SiOx ）またはシ
リコン窒化膜とシリコン酸化膜との積層膜等の材料を使
用して、堆積方法はプラズマＣＶＤ法などを使用する。
半導体層５としては非晶質シリコンなどを、チャネル保
護層１としてはシリコン窒化膜やシリコン酸化膜等の材
料を使用する。積層膜が堆積された後にチャネル保護層
１を所望のチャネル長さが得られるように形成する。つ
ぎにコンタクト層６として、たとえば燐（ P）などの不
純物をドーピングしたｎ＋コンタクト層を堆積させる。
その後、素子分離のために半導体層５とコンタクト層６
をパターニングする。このパターニングの際にＴＦＴの
チャネル幅を決定する。したがって、パターニングの合
わせ精度を緩和することを考慮してチャネル保護層１を
形成する際、実際のチャネル幅よりも大きく形成してお
くのが好ましい。チャネル保護層１を所望のチャネル幅
よりも大きく形成しておくので、素子分離のエッチング
工程でチャネル保護層１のエッチングを同時に行う。こ
のようなエッチングはチャネル保護層１と半導体層５と
の間に選択性がないエッチング方法を用いれば容易に実
現できる。たとえばチャネル保護層１にシリコン窒化膜
を半導体層５に非晶質シリコンを用いた場合、エッチン
グ方法としてパーフルオロメタン（CF4 ）と酸素（
O2 ）系の混合ガスを用いた乾式エッチング法が好まし
い。
【００１９】ついでソース２およびドレイン２を形成す
る。電極材料としては、たとえばモリブデン（Mo）、ク
ロム（Cr）、アルミニウム（Al）またはこれらの積層膜
が使用できる。この電極層を形成する際、チャネル保護
層１のチャネル幅方向に対してソース２およびドレイン
２の幅を図１（ａ）に示すようにＷ0 ＜Ｗ1 となるよう
に形成する。その後、コンタクト層６をソース２および
ドレイン２をマスクにしてエッチングする。
【００２０】このようにして形成された本実施例のＴＦ
Ｔ構造は、図２に示す従来例のＴＦＴ構造と比較して、
ソース２およびドレイン２がチャネル幅方向に関してチ
ャネル保護層１、半導体層５およびコンタクト層６より
も幅広いことが特徴である。すなわち、従来例はＷ0 ＞
Ｗ1 であるのに対して、本実施例はＷ0 ＜Ｗ1 である。
したがって、ＴＦＴの製造工程を増加させたり、複雑化
させることがない。
【００２１】本実施例のＴＦＴの特性を従来例と比較し
て図４に示す。図４は、ＴＦＴの Id − Vg 特性を示し
たもので、図４（ａ）は本実施例を、図４（ｂ）は従来
例をそれぞれ示す。なお、 Id − Vg 特性は、ＴＦＴの
ソースおよびドレイン側から光をそれぞれ 70 lx、250
lx、750 lx照射した場合と光照射なしの場合とを示した
ものである。たとえば、ゲート電圧 0[V] での電流値を
比較すれば、それぞれの光照射量に対して本実施例のＴ
ＦＴはリーク電流値が明らかに小さくなっている。この
ようなＴＦＴを用いると表示品位に優れた液晶表示装置
が得られる。
【００２２】なお、本実施例のＴＦＴ構造の特別な例と
して、図５を考えることができる。図５（ａ）は平面図
を、図５（ｂ）は図５（ａ）の I−I 断面図をそれぞれ
示す。 図５においては、Ｗ0 ＝Ｗ1 である。したがっ
て、コンタクト層６および半導体層５は断面にて露出し
ている。このため、ソース２およびドレイン２間のコン
タクト層エッチングの際にコンタクト層６および半導体
層５が端部よりエッチングされＴＦＴのソース・ドレイ
ンコンタクト部を劣化させ、良好なＴＦＴ特性が得られ
なくなる。以上より、Ｗ0 ＝Ｗ1 は望ましくなく、Ｗ0
＜Ｗ1 であることが重要となる。
【００２３】実施例２ 製造工程を簡略化することのできる実施例について説明
する。透明絶縁基板上にゲート電極層を形成し、ゲート
絶縁層、半導体層、チャネル保護層を順に堆積させる。
チャネル保護層のパターニング工程において、レジスト
を塗布した後、ゲート電極層をマスクにして基板側から
露光する裏面露光法で自己整合的にチャネル保護層を形
成する。この方法を用いることにより、ゲート電極層パ
ターンとソース・ドレインパターンとの重なり領域を精
度よく制御することができる。また、チャネル保護層を
パターニングするためのレチクルが不要となり製造コス
トを下げることができる。チャネル幅に関しては、実施
例１に示したように素子分離を図るためのマスクを用い
所望のチャネル幅を決定できるので、実施例１と工程の
変更は不要である。その後の製造工程は実施例１と同じ
である。
【００２４】実施例２によれば、自己整合的な製造工程
を取り入れることによって、製造工程を簡略化させ、ま
た、製造コストを下げることができる。
【００２５】
【発明の効果】本発明のＴＦＴは、チャネル保護層上に
チャネル保護層、半導体層およびコンタクト層の幅より
も広いソースおよびドレインを形成するので、光照射に
よるリーク電流を下げることができる。
【００２６】また、このような構造とすることにより、
従来の製造工程数を増やしたり、製造工程を複雑にした
りしないでＴＦＴを製造できる。
【００２７】さらに、本発明のＴＦＴを液晶表示装置に
使用すると、表示品位に優れた液晶表示装置が得られ
る。
【図面の簡単な説明】
【図１】本発明のＴＦＴを示す図である。なお、図１
（ａ）は平面図を、図１（ｂ）は図１（ａ）の I−I 断
面図を、図１（ｃ）は図１（ａ）のII−II断面図を、図
１（ｄ）は図１（ａ）のIV−IV断面図をそれぞれ示す。
【図２】従来のＴＦＴを示す図である。なお、図２
（ａ）は平面図を、図２（ｂ）は図２（ａ）のII−II断
面図を、図２（ｃ）は図２（ａ）のIV−IV断面図をそれ
ぞれ示す。
【図３】リーク電流経路を説明する図である。なお、図
３（ａ）、図３（ｂ）は従来のＴＦＴの平面構造を、図
３（ｃ）は本発明のＴＦＴの平面構造をそれぞれ示す。
【図４】ＴＦＴの Id − Vg 特性を示す図である。な
お、図４（ａ）は実施例１を、図４（ｂ）は従来例をそ
れぞれ示す。
【図５】実施例１のＴＦＴ構造の特別な例を示す図であ
る。なお、図５（ａ）は平面図を、図５（ｂ）は図５
（ａ）の I−I 断面図をそれぞれ示す。
【符号の説明】
１………チャネル保護層、２………ソースおよびドレイ
ン、３………ゲート電極層、４………ゲート絶縁層、５
………半導体層、６………コンタクト層、７………基
板。
フロントページの続き (72)発明者 福田 加一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 茨木 伸樹 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 基板と、この基板上に配設されたゲート
    電極層と、絶縁層を介して前記ゲート電極層上に配設さ
    れた半導体層からなるチャネル領域と、前記チャネル領
    域上に配設されたチャネル保護層と、前記チャネル領域
    を介して電気的に接続されたソースおよびドレインとか
    らなる薄膜半導体素子であって、 前記ソースおよびドレインがそれぞれ前記チャネル保護
    層上に重なる領域を有し、前記重なる領域において前記
    チャネル保護層の幅方向の少なくとも一方の幅面よりも
    前記ソースおよびドレインの幅面が前記重なる領域の外
    側にあり、かつ前記ソースおよびドレインと前記チャネ
    ル保護層との重なり交点において前記半導体層とも重な
    り交点を有することを特徴とする薄膜半導体素子。
JP05401993A 1993-03-15 1993-03-15 薄膜半導体素子 Expired - Lifetime JP3340782B2 (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100484571B1 (ko) * 2000-11-30 2005-04-20 엔이씨 엘씨디 테크놀로지스, 엘티디. 액티브 매트릭스형 액정 표시 장치 및 이 장치에 사용하는스위칭 소자
JP2010045390A (ja) * 2004-09-02 2010-02-25 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP2010113253A (ja) * 2008-11-07 2010-05-20 Hitachi Displays Ltd 表示装置及び表示装置の製造方法
JP2011077509A (ja) * 2009-09-02 2011-04-14 Semiconductor Energy Lab Co Ltd トランジスタ、及び当該トランジスタを具備する半導体装置、並びにそれらの作製方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100484571B1 (ko) * 2000-11-30 2005-04-20 엔이씨 엘씨디 테크놀로지스, 엘티디. 액티브 매트릭스형 액정 표시 장치 및 이 장치에 사용하는스위칭 소자
JP2010045390A (ja) * 2004-09-02 2010-02-25 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP2010113253A (ja) * 2008-11-07 2010-05-20 Hitachi Displays Ltd 表示装置及び表示装置の製造方法
JP2011077509A (ja) * 2009-09-02 2011-04-14 Semiconductor Energy Lab Co Ltd トランジスタ、及び当該トランジスタを具備する半導体装置、並びにそれらの作製方法

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