JP4582877B2 - Tftアレイの製造方法 - Google Patents
Tftアレイの製造方法 Download PDFInfo
- Publication number
- JP4582877B2 JP4582877B2 JP2000241264A JP2000241264A JP4582877B2 JP 4582877 B2 JP4582877 B2 JP 4582877B2 JP 2000241264 A JP2000241264 A JP 2000241264A JP 2000241264 A JP2000241264 A JP 2000241264A JP 4582877 B2 JP4582877 B2 JP 4582877B2
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- region
- pattern
- transmission
- tft array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/50—Mask blanks not covered by G03F1/20 - G03F1/34; Preparation thereof
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の属する技術分野】
本発明は、液晶ディスプレイのTFTアレイの製造方法に関するものであり、特にホトレジストを感光させてホトレジストパターンを形成する際に使用するホトマスクに関するものである。
【0002】
【従来の技術】
液晶ディスプレイは、対向する基板間に挟持された液晶に電界を加えることによって表示をおこなうものであり、CRTに比べ重量、消費電力が小さく携帯性に優れている。なかでも、基板に薄膜トランジスタ(TFT)などのスイッチング素子を設けて液晶に印加する電界の制御をおこなうアクティブマトリクス液晶ディスプレイ(AMLCD)は、表示品質がきわめて優れており、近年、幅広い用途に適用されている。
【0003】
図1および図2を参照してアクティブマトリクス液晶ディスプレイ(AMLCD)を説明する。図1は、AMLCDの回路構成の一例を表わしており、いわゆるCs on Gate型と呼ばれるものである。ここで101は走査電圧を供給するためのゲート配線、102は信号電圧を供給するためのソース配線、103は液晶に電圧を印加する際のスイッチング素子として用いる薄膜トランジスタ(TFT)、104は光の透過/非透過のスイッチングを行なう液晶を等価回路的に容量で示したもの、105は液晶104に並列に配置されTFTの寄生容量の影響を低減するための保持容量、106は液晶104の片側の電極をコモン電圧に接続する接続部、107はゲート側外部回路をゲート配線101にTCPなどを用いて接続するためのゲート端子、108はソース側外部回路をソース配線102にTCPなどを用いて接続するためのソース端子、111はゲート配線101と接続されている配線、112はソース配線102と接続されている配線、113は配線111と配線112とを接続するための接続部である。114はソース配線がオープンとなっている場合などに用いられるリペア配線である。図示はしていないが、TFTや高抵抗の線形あるいは非線形素子で形成され、ゲート端子107とソース端子108を信号印加時には電気的に分離し、高電圧の静電気が入った場合には電気的に接続するための素子をゲート端子107と配線111、およびソース端子108と配線112の間に設置してもよい。TFTアレイは以上説明したような図1のような形状で形成されることが多い。カラーフィルターが形成された対向基板と組み合わせ液晶を注入後、一般的に図中の点線で示した領域115の外側は切り離して液晶ディスプレイとする。
【0004】
また、図1において、たとえばゲート配線と同じ材料を用いて形成したソース配線のリペア配線114が図示されているが、これは状況によっては形成しなくともよい。
【0005】
図2(a)は、図1のAMLCDのTFTアレイを部分拡大して示した平面図であり、図2(b)は図2(a)のX−X断面を表わした断面図である。端子部303は図2(a)の領域外にあるため、図2(b)にのみ図示されている。
【0006】
図2において211は絶縁性基板、212は導電膜から形成されたゲート配線、221は保持容量電極、224はソース配線、225はドレイン電極、214は透明導電層より形成された画素電極である。Cs on Gate型では、ゲート配線212が保持容量電極221をかねており、画素電極214とのあいだに保持容量105が形成される。
【0007】
図2のTFTアレイの製造工程を図3、図4および図5を用いて説明する。
【0008】
まず、第1の絶縁性基板211上に第1の導電膜を成膜する。第1の導電膜は、たとえばCr、Al、Ti、Ta、Au、Ag、W、Mo、Mo−W、Cuなどの金属やこれらを主成分とする合金、もしくはこれらの積層からなり、スパッタ、蒸着、CVD、印刷法などの手法で成膜する。ついで写真製版およびそれに続くエッチング法などによりゲート配線212および保持容量電極221などを形成する(図3(a))。
【0009】
ついで、プラズマCVD法などの各種CVD法やスパッタ法、蒸着、塗布法などでSi3N4などからなる絶縁膜216を成膜し、さらにプラズマCVD法などの各種CVD法やスパッタ法でa−Si:H膜217(水酸化非晶質シリコン膜)、リンなどの不純物をドーピングしたn+Si:H膜218を連続的に形成する。
【0010】
つぎに、たとえばCr、Al、Ti、Ta、Au、Ag、W、Mo、Mo−W、Cuなどの金属やこれらを主成分とする合金、もしくはこれらの積層からなる第2の導電体層220を成膜する(図3(b))。
【0011】
ついで、ホトレジストとして用いることのできる感光性有機物樹脂をまず全面に塗布する。ついでホトマスクを用いた露光により、ホトレジストパターン219を形成する(図3(c))。このホトレジストパターン219の形状を、詳細に説明する。
【0012】
まず、少なくとものちに画素電極となる部分の一部はホトレジストを形成しない領域(領域C)とする。また、少なくとものちにソース電極およびドレイン電極となる部分は、ホトレジストの厚さが厚い領域(領域A)とする。また、TFTのチャネル部226のように、のちに第2の導電体層220およびn+Si:H膜218をエッチングして取り除き、a−Si:H膜217を残したい部分については、ホトレジストの厚さの薄い領域(領域B)とする。
【0013】
ついで、このホトレジストパターン219を使用してエッチングを行なう。まず、第2の導電体層220をウェットあるいはドライエッチングなどでエッチングする。ついでn+Si:H膜218、a−Si:H膜217をエッチングする。領域Cの導電体層220、n+Si:H膜218、a−Si:H膜217が取り除かれる(図4(a))。
【0014】
ついで、酸素プラズマなどのホトレジストの膜厚を低減できるプラズマを用いてアッシングを行ない、ホトレジストを削って領域Bからホトレジストを取り除く(図4(b))。このとき、領域Aのホトレジストの膜厚は初期の厚さよりも薄くなるが、つづく工程でのエッチング時にエッチングしない部分を充分保護できるような厚みを保つように、アッシングを制御する。
【0015】
ついで、領域Bのホトレジストを除去したことにより露出した第2の導電体層220を、ウェットあるいはドライエッチングなどで取り除く。
【0016】
ついで、少なくとも、領域Bのn+Si:H膜218をドライエッチングなどで取り除き、最後にホトレジストを剥離することで所定のパターンを形成する(図4(c))。
【0017】
ついで、Si3N4やSiO2など、あるいはこれらの混入物および積層物からなる絶縁膜で形成した保護膜222を成膜する。ゲート端子部、ソース端子部およびドレイン電極部などにコンタクトホール233を形成するためのホトレジストパターンを写真製版で形成し、ついでCF4系などのガスを用いたドライエッチングやウェットエッチング法でコンタクトホール233を形成する。エッチング完了後、ホトレジストを除去する(図5(a))。
【0018】
ついで、ITO、SnO2、InZnOなどの透明導電膜あるいはこれらの積層、あるいは混合層からなる透明導電層を保護膜222上にスパッタ、蒸着、塗布、CVD、印刷法、ゾルゲル法などの手法で形成し、写真製版とそれに続くウェットあるいはドライエッチングなどにより画素電極214、上部パッド215などの所望のパターンを形成し、TFTアレイが形成される(図5(b))。
【0019】
さらに、図示はしていないが、TFTアレイ上に配向膜を形成し、少なくとも表面に配向膜とコモン電極とを形成した対向基板と向かい合わせ、両者のあいだに液晶を注入し、アクティブマトリクス液晶ディスプレイを形成する。以上の工程によって、TFTアレイおよびそれを用いた液晶ディスプレイが形成される。
【0020】
ところで、図3(c)に示したような、ホトレジストの厚さが厚い領域A、厚さが薄い領域B、およびホトレジストが取り除かれた(厚さが実質的に零の)領域Cを有するホトレジストパターン219を形成するためには、ホトマスクとしていわゆるハーフトーンマスクを用いる。
【0021】
ハーフトーンマスクとは、遮光膜の有無によって露光機からの照射光を透過もしくは遮断するという2値化処理に加え、中間的な露光をすることができるホトマスクである。中間的な露光は、照射光が透過する透過部と照射光が透過しない遮断部とを交互に配列して透過/遮断パターンを構成し、この透過/遮断パターンの空気周波数を露光機のパターン分解能力より充分高くすることにより得ることができる。露光機のパターン分解能力では、透過/遮断パターンを正確に露光することができず、ホトレジスト上では透過/遮断パターンの領域全体が中間的な露光量で露光される。
【0022】
実際のハーフトーンマスクのパターンを、図6および図7に例示する。図6のマスクパターンSH1は、露光機の照射光を遮断する領域A1と、ホトレジストパターン219の領域Bに対応するハーフトーン領域B1とを有しており、ハーフトーン領域B1は、微細な矩形の透過部を複数ならべた透過/遮断パターンによって構成されている。露光機のパターン分解能力では、この微細な透過/遮断パターンを描画することはできないため、ハーフトーン領域B1全体が弱めに露光されることになる。
【0023】
図7のマスクパターンSH2は、露光機の照射光を遮断する領域A2と、ホトレジストパターン219の領域Bに対応するハーフトーン領域B2とを有しており、ハーフトーン領域B2は、ストライプ状の透過/遮断パターンから構成されている。やはり、露光機のパターン分解能力では、この微細な透過/遮断パターンを描画することはできないため、ハーフトーン領域B2全体が弱めに露光されることになる。
【0024】
図6あるいは図7のハーフトーンマスクを使用して形成したホトレジストパターンの厚さは、図8に示す模式図のようになる。図8は、ホトレジストの厚さを色の濃淡で表わしており、色の濃い部分はホトレジストの厚い領域を、色の薄い部分はホトレジストの薄い領域を表わしている。また、図9は図6あるいは図7のハーフトーンマスクを使用して露光を行なった場合の、TFTアレイ表面における露光量をシミュレーション(セイコーインスツルメンツ製:LILE)した結果である。結果は、ハーフトーンマスクがない場合の露光量を1とした相対値で示してある。また、シミュレーションの条件は次のとおりである。
【0025】
【0026】
図8および図9から明らかなように、領域B(ハーフトーン領域B1、B2)のホトレジストの厚さは、領域Aのホトレジストより薄くなってはいる。しかし、領域B内におけるホトレジスト膜厚の均一性は悪く、ばらつきが見られる。
【0027】
したがって、露光時の露光量の変動により、領域Bのホトレジストが部分的に消失してしまったり、逆に領域Bのホトレジストが厚く残りすぎてアッシング時のホトレジスト除去時間の増加、あるいは部分的なホトレジストの除去不良が生じたりして、歩留りの低下、タクトの増加を招いていた。
【0028】
また、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合、各領域Bの露光量にばらつきが生じ、やはりホトレジストの部分的消失、ホトレジスト除去時間の増加、部分的なホトレジストの除去不良などが生じ、歩留りの低下、タクトの増加を招いていた。
【0029】
これらの理由から、必然的にTFTアレイの製造コストは増加し、また、ホトレジスト膜厚の不均一からTFTの形状不良が生じ、特にTFTチャネル部の長さのばらつきが大きくなり表示特性の劣化が生じていた。
【0030】
【発明が解決しようとする課題】
本発明は以上のような従来の問題点に鑑みてなされたものであって、ハーフトーンマスクを使用してホトレジストパターンを形成する際に、ハーフトーン領域でのホトレジスト膜厚の均一性を高め、高歩留まり、低タクトを実現するとともに、TFTのチャネル長のばらつきを抑制し、高品質な表示を得ることを目的とする。
【0031】
【課題を解決するための手段】
前述の課題を解決するために、本発明は、ハーフトーン領域でのホトマスクの寸法精度を0.1μm以下、望ましくは0.05μm以下に設定することで、膜厚の均一性を高める。
【0032】
また、ハーフトーン領域の両端部のホトマスク形状を変更し、両端部の露光量を増加させる。
【0033】
さらに、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合、これら複数のホトマスクの間の寸法のばらつきを±0.1μm以下、望ましくは0.05μm以下に設定することで、各ハーフトーン領域間でホトレジストの膜厚が同一になるようにする。
【0034】
【発明の実施の形態】
実施の形態1
本発明の実施の形態を図10、図11および図12を使用して詳細に説明する。
【0035】
まず、第1の絶縁性基板211上に第1の導電膜を成膜する。第1の導電膜は、たとえばCr、Al、Ti、Ta、Au、Ag、W、Mo、Mo−W、Cuなどの金属やこれらを主成分とする合金、もしくはこれらの積層からなり、スパッタ、蒸着、CVD、印刷法などの手法で成膜する。ついで写真製版およびそれに続くエッチング法などによりゲート配線212および保持容量電極221などを形成する(図10(a))。
【0036】
ついで、プラズマCVD法などの各種CVD法やスパッタ法、蒸着、塗布法などにより、Si3N4などあるいはこれらの物質で化学量論組成より幾分ずれたものあるいはそれらの組成物からなる絶縁膜216を成膜する。さらに、プラズマCVD法などの各種CVD法やスパッタ法により、不純物をドーピングしていない、あるいは意図的にドーピングしていてもその不純物の濃度が50ppm程度以下または実使用電圧条件の暗時のリーク電流が50pAを超えない程度以下にドーパントの濃度が控えてあるチャネル用半導体層として用いるa−Si:H膜(水酸化非晶質シリコン膜)217、金属とのコンタクトを得るためにリン、アンチモン、ボロンなどの不純物を膜中に原子比でたとえば0.05%以上存在させた高濃度に不純物をドーピングした半導体層、たとえばn+Si:H膜やマクロクリスタルn+Si層を連続的に形成する(図中ではn+Si:H膜218を例示した)。
【0037】
つぎに、たとえばCr、Al、Ti、Ta、Au、Ag、W、Mo、Mo−W、Cuなどの金属やこれらを主成分とする合金、もしくはこれらの積層からなる第2の導電膜220を成膜する(図10(b))。
【0038】
つぎに、ホトレジストをまず全面に塗布する。ついでホトマスクを用いた露光によりホトレジストパターン219を形成する(図10(c))。ホトレジストパターン219の形状は次のようにする。
【0039】
まず、少なくとものちに画素電極となる部分の一部など、導電体層220、n+Si:H膜218およびa−Si:H膜217を取り除く部分についてはホトレジストを形成しない領域(領域C)とする。また、少なくとものちにソース電極およびドレイン電極となる部分は、ホトレジストの厚さが厚い領域(領域A)とする。また、TFTのチャネル部226のように、のちに第2の導電体層220およびn+Si:H膜218をエッチングして取り除き、a−Si:H膜217を残したい部分については、ホトレジストの厚さの薄い領域(領域B)とする。
【0040】
ゲート配線212上かつ隣り合うソース配線間は、少なくとも一部を領域Cとして、導電体層220、n+Si:H膜218に加えa−Si:H膜217も取り除き、電気的に隣合うソース配線間は電気的に絶縁状態に(半導体層が連続していない状態に)しておくことが望ましい。
【0041】
このような場所によって厚さの異なるホトレジストパターンを形成するために、ハーフトーンマスクを使用する。以下、このハーフトーンマスクについて説明する。なお、本実施の形態ではポジ型のホトレジストを使用しているが、ネガ型のホトレジストであっても、基本的に同じ方法でホトレジストパターンを形成することができる。
【0042】
まず、ホトレジストのない領域Cを形成する部分は、ホトマスク上をほぼ透明な状態としておき、充分に露光光を透過させ、ホトレジストが現像時に残存しないよう充分な光量をあてるように設定する。この結果、現像時にホトレジストはすべて除去され、ホトレジストの存在しない領域Cが形成される。
【0043】
一方、ホトレジストの厚さの厚い領域Aを形成する部分は、露光光が透過しないように、ホトマスク上にCrなどの光を通さない材料の層を充分な厚さで形成しておく。この結果、この部分のホトレジストには露光時に充分な照射光が当たらないため、現像時にホトレジストが充分な厚さで残存する領域Aを実現することができる。
【0044】
ホトレジストの厚さが薄い領域Bを形成する部分は、ホトマスク上に露光光が透過する透過部と露光光が透過しない遮断部とを交互に設け、透過/遮断パターンを構成する。この透過/遮断パターンの空気周波数を露光機のパターン分解能力より充分高くすることにより、領域Aと領域Cのあいだの中間的な露光量が得られるようにする。
【0045】
ホトマスク上に、露光光が透過する領域、透過しない領域、そして透過/遮断パターンを設けることにより、領域C、領域A、領域Bの膜厚の異なる三種類の領域からなるホトレジストパターンを形成することができる。露光量あるいは光量は照射される光強度×時間で示される。
【0046】
前記のようにホトマスクによる露光量の調整によって、現像時にホトレジストの厚みは領域A>領域B>領域C(実質的に0)となることが実現される。
【0047】
しかし、すでに図8および図9で説明したように、従来のハーフトーンマスクを用いて領域A、領域B、領域Cを形成した場合、領域Bのホトレジストの膜厚の均一性が悪く、さらに露光時の露光量の変動により、領域Bでのホトレジストが部分的に消失したり、逆にホトレジストが厚く残ってアッシング時のホトレジスト除去時間が増加したり、部分的にホトレジストの除去不良が生じたりしていた。
【0048】
加えて、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合、各領域Bの露光量にばらつきが生じ、やはりホトレジストの部分的消失、ホトレジスト除去時間の増加、部分的なホトレジストの除去不良などが生じていた。
【0049】
ホトレジストの膜厚が不均一となる原因の一つは、透過/遮断パターンの寸法精度にある。
【0050】
図6に示した従来のホトマスクSH1において、透過/遮断パターンは長さa、幅cの矩形の透過部と長さbの遮光部とを交互に配置して構成されている。この透過/遮断パターンにおいて、寸法aに誤差が生じた場合の、領域B中央部でのホトレジストの膜厚を図13に示している。一般的に、マスクパターンの寸法誤差は、マスクをパターニングする際のオーバーエッチング/アンダーエッチングにより生じる。したがって、寸法aに誤差が生じた場合でも、寸法a+bはほぼ一定と考えることができる。したがって、図13においては、寸法a+bは一定であると仮定している。
【0051】
寸法aが設計通りで誤差がない場合、領域Bのホトレジストの膜厚は領域Aの膜厚の約半分(0.5)である。寸法aの誤差が0.1μmを超えた場合、領域Bのホトレジストの膜厚が1.0、すなわち領域Aと同等となったり、あるいはホトレジストの膜厚が0、すなわち領域Cと同等となったりする。
【0052】
従来の、一般的なTFTアレイを形成するためのホトマスクの寸法誤差は±0.1μmよりも大きいため、透過/遮断パターンの寸法誤差により、領域Bのホトレジストの膜厚が1.0、すなわち領域Aと同等となったり、あるいはホトレジストの膜厚が0、すなわち領域Cと同等となったりする。このため領域Bを形成する際の歩留まり低下が生じていた。
【0053】
そこで本実施の形態では、ホトマスクの少なくとも透過/遮断パターンの寸法誤差を±0.1μm以下とする。これにより、領域Bのホトレジストが部分的に消失したり、逆にホトレジストが厚く残ってアッシング時のホトレジスト除去時間が増加したり、部分的にホトレジストの除去不良が生じたりすることがなくなり、歩留まりの向上、タクト短縮をはかることが可能となる。
【0054】
さらに、透過/遮断パターンの寸法誤差を±0.05μm以下とすることにより、領域B内のホトレジストの膜厚均一性は一層向上し、露光時の露光量や続く工程での領域Bのレジスト除去量にばらつきが生じた場合でも、ホトレジストの部分的消失や除去不良が減少し、大幅な歩留まり向上が可能となる。
【0055】
さらに、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合には、これらホトマスクの透過/遮断パターンの寸法のばらつきが0.1μm以下となるように複数のホトマスクを選択し、これらのホトマスクを使用して露光を行なうことにより、複数の領域Bの間の膜厚のばらつきを抑制することができ、領域Bのホトレジストが部分的に消失したり、逆に部分的にホトレジストの除去不良が生じたりすることがなくなる。さらに、複数のホトマスクを透過/遮断パターンの寸法のばらつきが±0.05μm以下となるように選択して使用すれば、露光機の露光量がばらつくことを考慮しても、複数の露光領域に対し同一の露光条件で露光することが可能となる。
【0056】
このようなホトマスクを使用してホトレジストパターン219を形成し、まず第2の導電体層220をウェットあるいはドライエッチングなどでエッチングし、ソース配線、ソース電極およびドレイン電極を形成する。ついでn+Si:H膜218およびa−Si:H膜217をエッチングする。このエッチングはたとえばHClを主成分とするガスやCF4を主成分とするガス、CF4とO2の混合ガス、SF6を主成分とするガスなどで行なう。この結果、少なくとも画素電極となる部分でかつ光を透過させようとする部分のn+Si:H膜218およびa−Si:H膜217は取り除かれる。また、ゲート配線に外部から信号を入力するためTCPなどと接続する端子部303や、静電気防止のため直接あるいはTFTや抵抗を介してソース配線と短絡する部分においては、この工程でn+Si:H膜218およびa−Si:H膜217を除去してもよい(図11(a))。
【0057】
ついで、酸素プラズマなどのホトレジストの膜厚を低減できるプラズマを用いてアッシングを行ない、ホトレジストを削って領域Bからホトレジストを取り除く(図11(b))。このとき領域Aのホトレジストの膜厚は初期の膜厚より薄くなるが、つづくエッチング時にエッチングしない部分を充分保護できるように充分な厚みを保持しておく。なお、n+Si:H膜218、a−Si:H膜217を除去する際のドライエッチで領域Bのホトレジストを削ってもよい。
【0058】
このとき、前記ホトマスクパターンにより露光された領域Bでのホトレジストの膜厚均一性が良好であるため、ホトレジスト残の低減が可能となり、ホトレジスト除去の歩留りの向上、ホトレジスト除去タクトの短縮が可能となる。また、B領域のホトレジストの除去後の領域Aのホトレジストの形状が良好となり、TFTチャネル部226の第2の導電層220の除去を正確に行なうことができ、したがって、とくにTFTのチャネル長の制御が容易となり表示品質の向上が可能となる。
【0059】
また、高電圧の静電気に対する保護のために表示部以外にTFTを形成する場合、このTFTと表示部のTFTの領域Bを形成するマスクパターンを同等とすることで、レジスト膜厚を同等にすることが可能となり、歩留まり向上ができる。
【0060】
ついで、領域Bのホトレジストを除去したことにより露出した部分、少なくともTFTチャネル部226の第2の導電体層220をウェットあるいはドライエッチングなどでエッチングする。
【0061】
ついで、少なくともTFTチャネル部226のn+Si:H膜218をドライエッチングなどで取り除き、最後にホトレジスト219を剥離することで所定のパターンを形成する(図11(c))。
【0062】
ついで、Si3N4やSiO2など、あるいはこれらの混入物および積層物からなる絶縁膜で形成した保護膜222を成膜する。ゲート端子部、ソース端子部およびドレイン電極部などにコンタクトホール233を形成するためのホトレジストパターンを写真製版で形成し、ついでCF4系などのガスを用いたドライエッチングやウェットエッチング法でコンタクトホール233を形成する。エッチング完了後、ホトレジストを除去する(図12(a))。
【0063】
ついで、ITO、SnO2、InZnOなどの透明導電膜あるいはこれらの積層、あるいは混合層からなる透明導電層を保護膜222上にスパッタ、蒸着、塗布、CVD、印刷法、ゾルゲル法などの手法で形成し、写真製版とそれに続くウェットあるいはドライエッチングなどにより画素電極214、上部パッド215などの所望のパターンを形成し、TFTアレイが形成される(図12(b))。
【0064】
さらに、図示はしていないが、TFTアレイ上に配向膜を形成し、少なくとも表面に配向膜とコモン電極とを形成した対向基板と向かい合わせ、両者のあいだに液晶を注入し、アクティブマトリクス液晶ディスプレイを形成する。以上の工程によって、TFTアレイおよびそれを用いたアクティブマトリクス液晶ディスプレイが形成される。
【0065】
実施の形態2
実施の形態1では、ホトマスクの透過/遮断パターンの寸法誤差が±0.1μm以下、望ましくは0.05μm以下となるようにして、領域B内の膜厚の均一性を高めた。また、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合には、これら複数のホトマスクを、透過/遮断パターンの寸法のばらつきが±0.1μm以下、望ましくは0.05μm以下となるように選択することにより、同一の露光条件で露光を行ない露光機の露光量がばらついたとしても、複数の領域B間での膜厚のばらつきは抑えられ、ホトレジストが部分的に消失したり、部分的にホトレジストの除去不良が生じたりすることを防止した。
【0066】
本実施の形態は、透過/遮断パターンを補正することにより、領域B内におけるホトレジストの膜厚のばらつきを抑えることを目的とする。
【0067】
本実施の形態によるフォトマスクのパターンSH3を図14に示す。
【0068】
図14のマスクパターンSH3は、露光機の照射光を遮断する領域A3と、ホトレジストパターン219の領域Bに対応するハーフトーン領域B3とを有しており、ハーフトーン領域B3が、複数の矩形の透過部と遮光部とを交互に配置した透過/遮断パターンで構成されている点で、図6に示した従来のマスクパターンSH1と同一である。しかし、従来のマスクパターンSH1では、図8および図9に示したように、特に領域Bの端部付近で露光量が不足し、ホトレジストの膜厚が厚くなってしまうといった問題があった。
【0069】
そこで本実施の形態では、複数ある透過部のうち両端部に位置する透過部PE1の面積を他の透過部よりも大きくした。
【0070】
両端の透過部PE1はそれぞれ長さa1、幅c1であり、隣の透過部PE2は長さa2、幅c2である。
【0071】
透過部PE1の長さa1と透過部PE2の長さa2をa1>a2とすると、透過部の面積はPE1>PE2となり、ホトマスクパターンの領域Bの両端部の露光量を増加させることができる。とくに、a2+0.1μm<a1<a2+0.5μmの範囲であればホトマスクパターンを製造精度の範囲内でホトマスクを形成でき、かつ領域B全体の露光量の均一性を良好にすることができる。例として、a1=a2+0.25μmなどがあげられる。
【0072】
また、透過部PE1の幅c1と透過部PE2の幅c2を、c1>c2とすると、透過部の面積はPE1>PE2となり、領域Bの両端部の露光量を増加させることができる。とくにc2+0.1μm<c1<c2+0.5μmの範囲内であればホトマスクパターンの製造精度の範囲内でホトマスクを形成でき、かつ領域B全体の露光量の均一性を良好にすることができる。例としてc1=c2+0.6μm1などがある。
【0073】
また、ホトマスクパターンの端辺と透過部PE1との距離b1、および透過部PE1と透過部PE2のあいだ遮光部の長さb2を、b2>b1とすると、領域Bの端部付近で透過部の占める割合が大きくなるため、露光量を増加させることができる。とくにb1+0.1μm<b2<b1+0.5μmの範囲内であればホトマスクパターンの製造精度の範囲内でホトマスクを形成でき、かつ領域B全体の露光量の均一性を良好にすることができる。例としてb2=b1+0.25μmなどがある。
【0074】
以上述べたように、マスクパターンの形状を、領域Bの端部に近づくほど透過部の割合が大きくなるように設定することによって、領域Bの端部近傍での露光量を増加させ、領域B全体の露光量の均一性を良好にすることができる。
【0075】
また、領域Bの露光量を均一にするためのホトマスクのパターンとしては、前記した3つのパターンが考えられ、いずれか一つを用いることでホトレジストの膜厚の均一化が図れるが、2つ以上の組み合わせを用いるとさらに均一性を向上させることができる。
【0076】
前記のホトマスクを使用して、形成されるホトレジストの厚みは領域A>領域B>領域Cに設定でき、かつ露光されたホトレジストの膜厚の均一性は良好となる。
【0077】
また、同一基板内に形成される各領域Bについては、マスクパターンの寸法a1、a2、b1、b2、c1、c2の大きさが同程度であるハーフトーンマスクを使用することで、同一基板内に形成される領域Bのホトレジストの膜厚の均一性が良好となる。
【0078】
また、これらホトマスクの透過/遮断パターンの補正は、各画素のTFTの領域Bだけでなく、静電気に対する保護のためにTFTを用いて形成される素子などの形成時にも応用することができ、同様にホトレジストの膜厚の均一性を良好とすることができる。
【0079】
また、前記素子および各画素のTFTなどの、同一基板内に形成される各領域Bの大きさを同程度とすることで、領域Bのホトレジスト除去の均一性が向上し、ホトレジストの部分的消失や、ホトレジストの部分的除去不良を防止することができ、歩留まりの向上が期待できる。
【0080】
さらに、これら前記素子および各画素のTFTなどの、同一基板内に形成される各領域Bについて、マスクパターンの寸法a1、a2、b1、b2、c1、c2の大きさが同程度であるハーフトーンマスクを使用することで、同一基板内に形成される領域Bのホトレジストの膜厚の均一性が良好となる。
【0081】
実施の形態3
実施の形態1および実施の形態2とは別の形状のハーフトーンマスクを用いて、領域Bを形成することもできる。
【0082】
図7に示した従来のホトマスクSH2において、領域Bを形成するための透過/遮断パターンは、ホトマスクの全長にわたり所定の幅dを有する透過部と、ホトマスクの全長にわたり所定の幅eを有する遮光部とを交互に設けたストライプ状である。
【0083】
この透過/遮断パターンにおいて、透過部の幅dに寸法の誤差が生じた場合、領域B中央部でのホトレジストの膜厚は図13のようになる。ここで、幅d+eは一定と仮定した。幅dの寸法が設計通りで誤差がない場合、領域Bのホトレジストの膜厚は領域Aの膜厚の約半分(0.5)である。幅dの誤差が0.1μmを超えた場合、B領域のホトレジストの膜厚が1.0、すなわち領域Aと同等となったり、あるいはホトレジストの膜厚が0、すなわち領域Cと同等となったりする。
【0084】
従来の、一般的なTFTアレイを形成するためのホトマスクの寸法誤差は±0.1μmよりも大きいため、透過/遮断パターンの寸法誤差により、領域Bのホトレジストの膜厚が1.0、すなわち領域Aと同等となったり、あるいはホトレジストの膜厚が0、すなわち領域Cと同等となったりする。このため領域Bを形成する際の歩留まり低下が生じていた。
【0085】
そこで本実施の形態では、ホトマスクの少なくとも透過/遮断パターンの寸法誤差を±0.1μm以下とする。これにより、領域Bのホトレジストが部分的に消失したり、逆にホトレジストが厚く残ってアッシング時のホトレジスト除去時間が増加したり、部分的にホトレジストの除去不良が生じたりすることがなくなり、歩留まりの向上、タクト短縮をはかることが可能となる。さらに、透過/遮断パターンの寸法誤差を±0.05μm以下とすることにより、領域B内のホトレジストの膜厚均一性は一層向上し、露光時の露光量や続く工程での領域Bのレジスト除去量にばらつきが生じた場合でも、ホトレジストの部分的消失や除去不良はなく、大幅な歩留まり向上が可能となる。
【0086】
さらに、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合には、これらホトマスクの透過/遮断パターンの隣り合う一対の透過部および遮光部の幅d+eの寸法のばらつきが0.1μm以下となるように複数のホトマスクを選択し、これらのホトマスクを使用して露光を行なうことにより、複数の領域B間の膜厚のばらつきを抑制することができ、領域Bのホトレジストが部分的に消失したり、逆に部分的にホトレジストの除去不良が生じたりすることがなくなる。さらに、複数のホトマスクを透過/遮断パターンの寸法のばらつきが±0.05μm以下となるように選択して使用すれば、露光機の露光量がばらつくことを考慮しても、複数の露光領域に対し同一の露光条件で露光することが可能となる。
【0087】
実施の形態4
実施の形態3では、ホトマスクの透過/遮断パターンの寸法誤差が±0.1μm以下、望ましくは0.05μm以下となるようにして、領域B内の膜厚の均一性を高めた。また、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合には、これら複数のホトマスクを、透過/遮断パターンの寸法のばらつきが±0.1μm以下、望ましくは0.05μm以下となるように選択することにより、同一の露光条件で露光を行ない露光機の露光量がばらついたとしても、複数の領域B間での膜厚のばらつきは抑えられ、ホトレジストが部分的に消失したり、部分的にホトレジストの除去不良が生じたりすることを防止した。
【0088】
本実施の形態は、透過/遮断パターンを補正することにより、領域B内におけるホトレジストの膜厚のばらつきを抑えることを目的とする。
【0089】
本実施の形態によるフォトマスクのパターンSH4を図15に示す。
【0090】
図15のマスクパターンSH4は、露光機の照射光を遮断する領域A4と、ホトレジストパターン219の領域Bに対応するハーフトーン領域B4とを有しており、ハーフトーン領域B4が、ホトマスクの全長にわたり、所定の幅dを有する透過部と所定の幅eを有する遮光部とを交互に設けたストライプ状の透過/遮断パターンで構成される点で、図7に示した従来のマスクパターンSH2と同一である。しかし、従来のマスクパターンSH2では、図8および図9に示したように、特に領域Bの端部付近で露光量が不足し、ホトレジストの膜厚が厚くなってしまうといった問題があった。
【0091】
そこで本実施の形態では、ストライプ状の透過部の両端部に補正パターンとして突起部PR1、PR2、PR3、PR4を設け、領域Bの両端部での露光量を増加させる。
【0092】
各突起部PR1、PR2、PR3、PR4の透過部からの突出量はf、幅はgであり、各突起部からホトマスク端部までの寸法はhである。
【0093】
このとき、d<e、f>0.1μm、g≧0.5μm、h>0.5μmとなるように透過/遮断パターンを形成する。突起部PR1、PR2、PR3、PR4をストライプ状の透過部の両端に設けたことで、領域Bの両端部の露光量を増加できる。とくにe−0.5μm≦d≦e−0.1μm、0.1μm<f<1.0μm、g>0.5μm、0.5μm<h<2.0μmの範囲であればホトマスクパターンの製造精度の範囲内で、ホトマスクを形成でき、かつ領域B全体の露光量の均一性を良好にすることができる。
【0094】
例としてd=1.1μm、e=1.4μm、f=0.3μm、g=1.8μm、h=0.9μmなどがある。
【0095】
さらに、ストライプ状の遮光部の長さをストライプ状の透過部の長さよりも長くし、ストライプ状遮光部の両端が寸法kだけストライプ状透過部の端部よりも突き出るようにすることにより、さらに均一な露光量分布を得ることができる。
このとき、0.1μm<k<0.5μmの範囲内でホトマスクパターンを形成する。
【0096】
透過部に突起突起部PR1、PR2、PR3、PR4を設けることに加え、遮光部を突き出させることにより、さらにB領域のホトレジストの膜厚の均一性が良好となり、ホトレジスト除去の歩留りの向上、ホトレジスト除去のタクトの短縮が可能となる。また領域Bのホトレジストの膜厚均一性が良好となるため、領域Bのホトレジストを除去した後の領域Aの第2の導電膜の形状が良好となり、とくにTFTのチャネル長の抑制が容易となり表示品質の向上が可能となる。
【0097】
図15のハーフトーンマスクを使用して形成したホトレジストパターンの厚さは、図16に示す模式図のようになる。図16は、ホトレジストの厚さを色の濃淡で表わしており、色の濃い部分はホトレジストの厚い領域を、色の薄い部分はホトレジストの薄い領域を表わしている。また、図17は図15のハーフトーンマスクを使用して露光を行なった場合の、TFTアレイ表面における露光量をシミュレーション(セイコーインスツルメンツ製:LILE)した結果である。結果は、ハーフトーンマスクがない場合の露光量を1とした相対値で示してある。
また、シミュレーションの条件は次のとおりである。
【0098】
【0099】
図8および図9に示した従来のホトマスクと比較して、明らかにB領域両端での露光量が均一となっており、B領域内の膜厚の均一性が向上している。
【0100】
実施の形態5
前記実施の形態1ないし実施の形態4では、保持容量105が画素電極214と隣接する画素のゲート配線212(保持容量電極221をかねている)とのあいだで形成される、いわゆるCs On gate構造に関して説明したが、保持容量電極をゲート配線とは別に形成した共通配線構造としてもよい。共通配線構造はゲート信号の遅延が生じにくく有利である。
【0101】
回路図を図18に示す。ここで保持容量105は共通配線120に接続されている。また、共通配線120はコンタクトホールを介して、共通配線引き出し線121に接続されている。コモン電圧は共通配線引き出し線に接続されている共通配線端子を介して外部から印加される。その他の部分の機能と図中参照番号は図1と同様であるので説明は省略する。
【0102】
図18に示したような共通配線構造の液晶ディスプレイにおいて、TFTアレイはたとえば図19に示すような平面および断面構造をとる。
【0103】
図18および図19に示すように、共通配線構造をとる場合には、ゲート配線と平行に引き出される共通配線120(保持容量電極221)と共通配線120をまとめゲート配線101(ゲート配線212)と垂直に走る共通配線引き出し線121が必要となる。共通配線120(保持容量電極221)はゲート配線101(ゲート配線212)と同じ材料で同時に、つまり第1の導電膜で形成することが最も好ましく、共通配線引き出し線121は少なくともゲート配線101と交差する部分124においてはゲート配線101とは異層の材料、たとえばソース配線と同一の第2の金属層で形成する。共通配線引き出し線121のうち、ゲート配線101と交差する部分以外は、ゲート配線101と同じ材料で同時に、つまり第1の導電膜で形成してもよい。
【0104】
実施の形態6
実施の形態1ないし実施の形態5においては、液晶に電圧を印加するコモン電極が対向基板にある場合について説明したが、広視野角を実現できるIn−Plane−switchingモードの液晶ディスプレイなど、TFTアレイに液晶に電界を印加するためのすべての電極がある場合に関しても適用できる。この場合にはたとえば画素電極214は透明導電膜である必要はなく、Crなどの金属でもよい。本実施の形態のTFTアレイの平面図を図20に示す。ここで、図中の参照番号については、図2、図19と同じものを使用している。図20(a)において画素電極214は図13(b)の工程で形成する。図20(b)において画素電極232は図12(c)のドレイン電極225形成時に同時に形成する。この場合、図13(b)の工程は行わない。
【0105】
実施の形態7
実施の形態1ないし実施の形態6においては、半導体層はa−Siであったが、Poly−Siであってもよい。
【0106】
【発明の効果】
以上のように本発明によれば、TFTのチャネル部を形成するためのホトレジストの厚みを制御するために、ホトマスクの寸法精度、とくにハーフトーン露光を行なうための透過/遮断パターンの寸法精度を向上させるとともに、透過/遮断パターンの形状を工夫することで、ホトレジストの膜厚均一性、膜厚形成の再現性を向上させることができ、歩留りの向上、コスト低下が可能となる。またTFTのチャネル長変化が抑制できるため表示品質向上を実現することができる。
【図面の簡単な説明】
【図1】アクティブマトリクス液晶ディスプレイの回路構成の一例を表わす図である。
【図2】図1のアクティブマトリクス液晶ディスプレイのTFTアレイについて、平面を部分拡大して示した図2(a)と、図2(a)のX−X断面を表わした図2(b)である。
【図3】図2のTFTアレイの製造工程を説明する図である。
【図4】図2のTFTアレイの製造工程を説明する図であり、図3に引き続く工程を表わす図である。
【図5】図2のTFTアレイの製造工程を説明する図であり、図4に引き続く工程を表わす図である。
【図6】ハーフトーンマスクのパターンの一例を示した図である。
【図7】ハーフトーンマスクのパターンのほかの例を示した図である。
【図8】ホトレジストの膜厚分布を説明する模式図である。
【図9】TFTアレイ表面における露光量をシミュレーションした結果を表わした図である。
【図10】TFTアレイの製造工程を説明する図である。
【図11】TFTアレイの製造工程を説明する図であり、図10に引き続く工程を表わす図である。
【図12】TFTアレイの製造工程を説明する図であり、図11に引き続く工程を表わす図である。
【図13】透過/遮断パターンの寸法誤差と、ホトレジストの膜厚との関係を説明する図である。
【図14】本実施の形態によるフォトマスクのパターンの一例を示す図である。
【図15】本実施の形態によるフォトマスクのパターンのほかの例を表わす図である。
【図16】ホトレジストパターンの膜厚分布を説明する模式図である。
【図17】TFTアレイ表面における露光量をシミュレーションした結果を表わした図である。
【図18】共通配線構造の液晶ディスプレイについて、回路構成を説明する図である。
【図19】図18のアクティブマトリクス液晶ディスプレイのTFTアレイについて、平面を部分拡大して示した図19(a)と、図19(a)のY−Y断面を表わした図19(b)である。
【図20】In−Plane−switchingモードの液晶ディスプレイにおけるTFTアレイを説明する図である。
【符号の説明】
101 ゲート配線
102 ソース配線
103 薄膜トランジスタ(TFT)
104 液晶容量
105 保持容量
107 ゲート端子
108 ソース端子
211 絶縁性基板
212 ゲート配線
214 画素電極
216 絶縁膜
217 a−Si:H膜
218 n+Si:H膜
219 ホトレジストパターン
220 第2の導電体層
221 保持容量電極
224 ソース配線
225 ドレイン電極
226 TFTチャネル部
233 コンタクトホール
Claims (19)
- 被エッチング膜上にホトレジストを塗布する工程と、該ホトレジストをホトマスクを用いて露光、現像することにより所定のパターンを有するホトレジストパターンを形成する工程と、該ホトレジストパターンを用いて被エッチング膜のエッチングを行う工程と、該ホトレジストパターンの一部を除去する工程と、該一部を除去したホトレジストパターンを用いて被エッチング膜のエッチングを行なう工程とを有するTFTアレイの製造方法であって、
前記ホトマスクが、
前記露光時の露光機の照射光を、前記ホトレジストパターンの一部を除去する工程でレジストパターンが残存する照射光光量まで遮断する領域A*と、
前記露光時の露光機の照射光を、前記現像時にホトレジストが除去できる照射光光量まで透過させる領域C*と、
露光機の解像能力以下の寸法である透過/遮断パターンを有することにより、前記露光時の照射光光量が前記領域A*と前記領域C*の中間となる領域B*と、
を備え、
前記透過/遮断パターンが、所定の長さおよび幅を有する矩形の透過部を、長さ方向に少なくとも3つ以上配置したはしご形状であり、
前記透過/遮断パターンの両端部に位置する透過部の面積が、その他の透過部の面積よりも大きくされており、
前記透過パターンの寸法精度が±0.1μm以下であることを特徴とするTFTアレイの製造方法。 - 前記透過パターンの寸法精度が±0.05μm以下であることを特徴とする請求項1記載のTFTアレイの製造方法。
- 前記透過/遮断パターンの両端部に位置する透過部の長さが、その他の透過部の長さよりも大きくされていることを特徴とする請求項1または2記載のTFTアレイの製造方法。
- 前記透過/遮断パターンの両端部に位置する透過部の長さが、その他の透過部の長さよりも0.1〜0.5μm大きくされていることを特徴とする請求項1または2記載のTFTアレイの製造方法。
- 前記透過/遮断パターンの両端部に位置する透過部とホトマスクパターンの端辺との距離が、前記透過/遮断パターンの両端部に位置する透過部と隣り合う透過部とのあいだの距離よりも小さくされていることを特徴とする請求項1または2記載のTFTアレイの製造方法。
- 前記透過/遮断パターンの両端部に位置する透過部とホトマスクパターンの端辺との距離が、前記透過/遮断パターンの両端部に位置する透過部と隣り合う透過部とのあいだの距離よりも0.1〜0.5μm小さくされていることを特徴とする請求項1または2記載のTFTアレイの製造方法。
- 前記透過/遮断パターンの両端部に位置する透過部の幅が、その他の透過部の幅よりも大きくされていることを特徴とする請求項1または2記載のTFTアレイの製造方法。
- 前記透過/遮断パターンの両端部に位置する透過部の幅が、その他の透過部の幅よりも0.1〜0.5μm大きくされていることを特徴とする請求項1または2記載のTFTアレイの製造方法。
- 被エッチング膜上にホトレジストを塗布する工程と、該ホトレジストをホトマスクを用いて露光、現像することにより所定のパターンを有するホトレジストパターンを形成する工程と、該ホトレジストパターンを用いて被エッチング膜のエッチングを行う工程と、該ホトレジストパターンの一部を除去する工程と、該一部を除去したホトレジストパターンを用いて被エッチング膜のエッチングを行なう工程とを有するTFTアレイの製造方法であって、
前記ホトマスクが、
前記露光時の露光機の照射光を、前記ホトレジストパターンの一部を除去する工程でレジストパターンが残存する照射光光量まで遮断する領域A*と、
前記露光時の露光機の照射光を、前記現像時にホトレジストが除去できる照射光光量まで透過させる領域C*と、
露光機の解像能力以下の寸法である透過/遮断パターンを有することにより、前記露光時の照射光光量が前記領域A*と前記領域C*の中間となる領域B*と、
を備え、
前記透過/遮断パターンが、ホトマスクの全長にわたり、所定の幅dを有する透過部と所定の幅eを有する遮光部とを交互に設けたストライプ状であり、
前記透過部の端部付近に突起部が設けられることにより、端部付近の透過部の面積が広げられており、
前記透過部の寸法精度が±0.1μm以下であることを特徴とするTFTアレイの製造方法。 - 前記透過部の寸法精度が±0.05μm以下であることを特徴とする請求項9記載のTFTアレイの製造方法。
- 前記突起部が前記透過部から凸型に0.1〜0.5μm突き出していることを特徴とする請求項9記載のTFTアレイの製造方法。
- 前記突起部の幅が0.5〜2μmであり、前記透過部から凸型に0.1〜0.5μm突き出していることを特徴とする請求項9記載のTFTアレイの製造方法。
- 前記突起部が前記透過部の端部から1〜3μmの位置に形成されることを特徴とする請求項12記載のTFTアレイの製造方法。
- 前記遮光部の長さが前記透過部の長さよりも長く、遮光部の両端が透過部の両端よりも突き出していることを特徴とする請求項13記載のTFTアレイの製造方法。
- 前記遮光部の長さが前記透過部の長さよりも長く、遮光部の両端が透過部の両端よりも0.1〜0.5μm突き出していることを特徴とする請求項13記載のTFTアレイの製造方法。
- 前記ホトレジストパターンが複数のホトマスクを使用して形成され、該複数のホトマスクの間の透過/遮断パターンの寸法のばらつきが±0.1μm以下であることを特徴とする請求項1〜15のいずれかに記載のTFTアレイの製造方法。
- 前記ホトレジストパターンが複数のホトマスクを使用して形成され、該複数のホトマスクの間の透過/遮断パターンの寸法のばらつきが±0.05μm以下であることを特徴とする請求項1〜16のいずれかに記載のTFTアレイの製造方法。
- 複数のホトマスクを使用した露光工程によって前記ホトレジストを感光させ、
前記ホトマスクの領域A*で、TFTのソース電極およびドレイン電極を形成するためのホトレジストの厚い領域Aが形成され、
前記ホトマスクの領域B*で、TFTのチャネル部を形成するためのホトレジストの薄い領域Bが形成され、
前記ホトマスクの領域C*で、画素電極を露出させるためのホトレジストを除去した領域Cが形成される
ことを特徴とする請求項1〜17のいずれかに記載のTFTアレイの製造方法。 - 基板上にゲート配線を形成する工程と、前記ゲート配線を被覆する絶縁膜を形成する工程と、該絶縁膜上に半導体層を形成する工程と、該半導体層上に金属層を成膜する工程と、該金属層上にホトレジストを塗布する工程と、
前記ホトマスクを使用し、露光機の照射光を照射して前記ホトレジストを感光させ現像をおこなうことにより、ホトレジストが厚く残された領域Aと、ホトレジストが薄く残された領域Bと、ホトレジストを除去した領域Cとを形成する工程と、
前記領域Cの金属層、半導体層をエッチングする工程と、
領域Aのホトレジストを残しつつ、領域Bのホトレジストを取り除く工程と、
領域Bの金属層および半導体層の一部をエッチングする工程と、
を含むTFTアレイの製造方法であって、
少なくとも領域AにTFTのソースおよびドレイン電極が形成され、かつ領域BにTFTのチャネル部が形成されることを特徴とする請求項1〜18のいずれかに記載のTFTアレイの製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000241264A JP4582877B2 (ja) | 2000-08-09 | 2000-08-09 | Tftアレイの製造方法 |
PCT/JP2001/006286 WO2002013277A1 (fr) | 2000-08-09 | 2001-07-19 | Procede permettant de produire un reseau de transistors a couche mince |
KR1020027004433A KR100810807B1 (ko) | 2000-08-09 | 2001-07-19 | 티에프티어레이 제조방법 |
US10/132,579 US6884569B2 (en) | 2000-08-09 | 2002-04-03 | Method of manufacturing TFT array |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000241264A JP4582877B2 (ja) | 2000-08-09 | 2000-08-09 | Tftアレイの製造方法 |
US10/132,579 US6884569B2 (en) | 2000-08-09 | 2002-04-03 | Method of manufacturing TFT array |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002057338A JP2002057338A (ja) | 2002-02-22 |
JP4582877B2 true JP4582877B2 (ja) | 2010-11-17 |
Family
ID=30117318
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000241264A Expired - Lifetime JP4582877B2 (ja) | 2000-08-09 | 2000-08-09 | Tftアレイの製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6884569B2 (ja) |
JP (1) | JP4582877B2 (ja) |
WO (1) | WO2002013277A1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100436181B1 (ko) | 2002-04-16 | 2004-06-12 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 제조방법 |
KR100866976B1 (ko) * | 2002-09-03 | 2008-11-05 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판과 제조방법 |
GB0229226D0 (en) * | 2002-12-14 | 2003-01-22 | Koninkl Philips Electronics Nv | Liquid crystal displays with post spacers, and their manufacture |
JP4221314B2 (ja) | 2004-02-10 | 2009-02-12 | Nec液晶テクノロジー株式会社 | 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法 |
US20050257738A1 (en) * | 2004-05-21 | 2005-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing apparatus of semiconductor device and pattern-forming method |
KR20060090523A (ko) * | 2005-02-07 | 2006-08-11 | 삼성전자주식회사 | 표시 장치용 배선 및 상기 배선을 포함하는 박막트랜지스터 표시판 |
TW200636820A (en) | 2005-04-04 | 2006-10-16 | Adv Lcd Tech Dev Ct Co Ltd | Thin film transistor, integrated circuit, liquid crystal display, method of producing thin film transistor, and method of exposure using attenuated type mask |
KR100922800B1 (ko) * | 2005-05-27 | 2009-10-21 | 엘지디스플레이 주식회사 | 하프톤 마스크와 그 제조방법 및 이를 이용한 표시장치의 제조방법 |
US9645457B2 (en) * | 2006-11-22 | 2017-05-09 | Mitsubishi Electric Corporation | Array substrate, display device, and method for manufacturing the array substrate |
US8530273B2 (en) | 2010-09-29 | 2013-09-10 | Guardian Industries Corp. | Method of making oxide thin film transistor array |
US8541792B2 (en) | 2010-10-15 | 2013-09-24 | Guardian Industries Corp. | Method of treating the surface of a soda lime silica glass substrate, surface-treated glass substrate, and device incorporating the same |
US20120200816A1 (en) | 2011-02-04 | 2012-08-09 | Guardian Industries Corp. | Electronic devices having reduced susceptibility to newton rings, and/or methods of making the same |
US8747959B2 (en) | 2011-06-30 | 2014-06-10 | Guardian Industries Corp. | Planar patterned transparent contact, devices with planar patterned transparent contacts, and/or methods of making the same |
US20130005135A1 (en) | 2011-06-30 | 2013-01-03 | Guardian Industries Corp. | Planar patterned transparent contact, devices with planar patterned transparent contacts, and/or methods of making the same |
US20130005139A1 (en) | 2011-06-30 | 2013-01-03 | Guardian Industries Corp. | Techniques for manufacturing planar patterned transparent contact and/or electronic devices including same |
KR102370385B1 (ko) * | 2015-02-05 | 2022-03-07 | 삼성디스플레이 주식회사 | 포토마스크 레이아웃 및 이를 이용한 패턴 형성 방법 |
KR102378211B1 (ko) * | 2015-06-23 | 2022-03-25 | 삼성디스플레이 주식회사 | 마스크 및 이를 이용한 표시장치의 제조방법 |
US11049658B2 (en) * | 2016-12-22 | 2021-06-29 | Kymeta Corporation | Storage capacitor for use in an antenna aperture |
US11148228B2 (en) | 2017-07-10 | 2021-10-19 | Guardian Glass, LLC | Method of making insulated glass window units |
US10987902B2 (en) | 2017-07-10 | 2021-04-27 | Guardian Glass, LLC | Techniques for laser ablation/scribing of coatings in pre- and post-laminated assemblies, and/or associated methods |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09319067A (ja) * | 1995-12-22 | 1997-12-12 | Toshiba Corp | 光近接効果補正方法 |
JP2000066240A (ja) * | 1998-08-17 | 2000-03-03 | Sakae Tanaka | 液晶表示装置とその製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3539652B2 (ja) * | 1996-08-28 | 2004-07-07 | シャープ株式会社 | フォトマスクの製造方法 |
JP3410617B2 (ja) * | 1996-11-29 | 2003-05-26 | シャープ株式会社 | 薄膜のパターニング方法 |
JP3433632B2 (ja) * | 1996-12-10 | 2003-08-04 | カシオ計算機株式会社 | 薄膜トランジスタの製造方法 |
-
2000
- 2000-08-09 JP JP2000241264A patent/JP4582877B2/ja not_active Expired - Lifetime
-
2001
- 2001-07-19 WO PCT/JP2001/006286 patent/WO2002013277A1/ja active Application Filing
-
2002
- 2002-04-03 US US10/132,579 patent/US6884569B2/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09319067A (ja) * | 1995-12-22 | 1997-12-12 | Toshiba Corp | 光近接効果補正方法 |
JP2000066240A (ja) * | 1998-08-17 | 2000-03-03 | Sakae Tanaka | 液晶表示装置とその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2002057338A (ja) | 2002-02-22 |
US6884569B2 (en) | 2005-04-26 |
US20030190556A1 (en) | 2003-10-09 |
WO2002013277A1 (fr) | 2002-02-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4582877B2 (ja) | Tftアレイの製造方法 | |
US7410818B2 (en) | Thin film transistor, liquid crystal display using thin film transistor, and method of manufacturing thin film transistor | |
KR100759627B1 (ko) | 박막의 패턴닝 방법 및 그것을 이용한 tft 어레이 기판 및그 제조 방법 | |
KR100190023B1 (ko) | 박막트랜지스터-액정표시장치 및 그 제조방법 | |
JP4657587B2 (ja) | 薄膜トランジスタ表示板 | |
US20080203393A1 (en) | Thin film transistor array panel and fabrication | |
JP2009128558A (ja) | フォトマスク及びフォトマスクの製造方法、並びにパターン転写方法 | |
KR20070012081A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
US8003451B2 (en) | Method of manufacturing array substrate of liquid crystal display device | |
US7605416B2 (en) | Thin film translator array panel and a method for manufacturing the panel | |
KR101341024B1 (ko) | 박막 패턴의 제조 방법과 그를 가지는 평판 표시 소자 | |
KR100601168B1 (ko) | 박막 트랜지스터 기판 및 그의 제조 방법 | |
JP3706033B2 (ja) | 液晶用マトリクス基板の製造方法 | |
KR20030056531A (ko) | 액정표시장치의 제조방법 | |
KR100508034B1 (ko) | 박막의 사진 식각 방법 및 이를 이용한 액정 표시 장치용 박막트랜지스터 기판의 제조 방법 | |
KR100603852B1 (ko) | 회절 노광 기술을 이용한 액정 표시 장치 제조 방법 | |
KR20010109681A (ko) | 프린지 필드 구동 액정 표시장치의 제조방법 | |
KR100810807B1 (ko) | 티에프티어레이 제조방법 | |
KR100601174B1 (ko) | 박막 트랜지스터 기판용 광마스크 제작 방법 | |
KR100837884B1 (ko) | 액정표시장치의 제조방법 | |
KR100646779B1 (ko) | 박막 트랜지스터 어레이 기판의 제조 방법 | |
JPH11119251A (ja) | アクティブマトリックス基板の製造方法 | |
JPH06268217A (ja) | 薄膜半導体素子 | |
JPH04282839A (ja) | 薄膜トランジスタ及びその製造方法 | |
KR20000045306A (ko) | 박막 트랜지스터 액정표시소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070112 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20071106 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100609 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100804 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100824 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100831 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4582877 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |