JP4582877B2 - Ｔｆｔアレイの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶ディスプレイのＴＦＴアレイの製造方法に関するものであり、特にホトレジストを感光させてホトレジストパターンを形成する際に使用するホトマスクに関するものである。
【０００２】
【従来の技術】
液晶ディスプレイは、対向する基板間に挟持された液晶に電界を加えることによって表示をおこなうものであり、ＣＲＴに比べ重量、消費電力が小さく携帯性に優れている。なかでも、基板に薄膜トランジスタ（ＴＦＴ）などのスイッチング素子を設けて液晶に印加する電界の制御をおこなうアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）は、表示品質がきわめて優れており、近年、幅広い用途に適用されている。
【０００３】
図１および図２を参照してアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）を説明する。図１は、ＡＭＬＣＤの回路構成の一例を表わしており、いわゆるＣｓ ｏｎ Ｇａｔｅ型と呼ばれるものである。ここで１０１は走査電圧を供給するためのゲート配線、１０２は信号電圧を供給するためのソース配線、１０３は液晶に電圧を印加する際のスイッチング素子として用いる薄膜トランジスタ（ＴＦＴ）、１０４は光の透過／非透過のスイッチングを行なう液晶を等価回路的に容量で示したもの、１０５は液晶１０４に並列に配置されＴＦＴの寄生容量の影響を低減するための保持容量、１０６は液晶１０４の片側の電極をコモン電圧に接続する接続部、１０７はゲート側外部回路をゲート配線１０１にＴＣＰなどを用いて接続するためのゲート端子、１０８はソース側外部回路をソース配線１０２にＴＣＰなどを用いて接続するためのソース端子、１１１はゲート配線１０１と接続されている配線、１１２はソース配線１０２と接続されている配線、１１３は配線１１１と配線１１２とを接続するための接続部である。１１４はソース配線がオープンとなっている場合などに用いられるリペア配線である。図示はしていないが、ＴＦＴや高抵抗の線形あるいは非線形素子で形成され、ゲート端子１０７とソース端子１０８を信号印加時には電気的に分離し、高電圧の静電気が入った場合には電気的に接続するための素子をゲート端子１０７と配線１１１、およびソース端子１０８と配線１１２の間に設置してもよい。ＴＦＴアレイは以上説明したような図１のような形状で形成されることが多い。カラーフィルターが形成された対向基板と組み合わせ液晶を注入後、一般的に図中の点線で示した領域１１５の外側は切り離して液晶ディスプレイとする。
【０００４】
また、図１において、たとえばゲート配線と同じ材料を用いて形成したソース配線のリペア配線１１４が図示されているが、これは状況によっては形成しなくともよい。
【０００５】
図２（ａ）は、図１のＡＭＬＣＤのＴＦＴアレイを部分拡大して示した平面図であり、図２（ｂ）は図２（ａ）のＸ−Ｘ断面を表わした断面図である。端子部３０３は図２（ａ）の領域外にあるため、図２（ｂ）にのみ図示されている。
【０００６】
図２において２１１は絶縁性基板、２１２は導電膜から形成されたゲート配線、２２１は保持容量電極、２２４はソース配線、２２５はドレイン電極、２１４は透明導電層より形成された画素電極である。Ｃｓ ｏｎ Ｇａｔｅ型では、ゲート配線２１２が保持容量電極２２１をかねており、画素電極２１４とのあいだに保持容量１０５が形成される。
【０００７】
図２のＴＦＴアレイの製造工程を図３、図４および図５を用いて説明する。
【０００８】
まず、第１の絶縁性基板２１１上に第１の導電膜を成膜する。第１の導電膜は、たとえばＣｒ、Ａｌ、Ｔｉ、Ｔａ、Ａｕ、Ａｇ、Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕなどの金属やこれらを主成分とする合金、もしくはこれらの積層からなり、スパッタ、蒸着、ＣＶＤ、印刷法などの手法で成膜する。ついで写真製版およびそれに続くエッチング法などによりゲート配線２１２および保持容量電極２２１などを形成する（図３（ａ））。
【０００９】
ついで、プラズマＣＶＤ法などの各種ＣＶＤ法やスパッタ法、蒸着、塗布法などでＳｉ3Ｎ4などからなる絶縁膜２１６を成膜し、さらにプラズマＣＶＤ法などの各種ＣＶＤ法やスパッタ法でａ−Ｓｉ：Ｈ膜２１７（水酸化非晶質シリコン膜）、リンなどの不純物をドーピングしたｎ＋Ｓｉ：Ｈ膜２１８を連続的に形成する。
【００１０】
つぎに、たとえばＣｒ、Ａｌ、Ｔｉ、Ｔａ、Ａｕ、Ａｇ、Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕなどの金属やこれらを主成分とする合金、もしくはこれらの積層からなる第２の導電体層２２０を成膜する（図３（ｂ））。
【００１１】
ついで、ホトレジストとして用いることのできる感光性有機物樹脂をまず全面に塗布する。ついでホトマスクを用いた露光により、ホトレジストパターン２１９を形成する（図３（ｃ））。このホトレジストパターン２１９の形状を、詳細に説明する。
【００１２】
まず、少なくとものちに画素電極となる部分の一部はホトレジストを形成しない領域（領域Ｃ）とする。また、少なくとものちにソース電極およびドレイン電極となる部分は、ホトレジストの厚さが厚い領域（領域Ａ）とする。また、ＴＦＴのチャネル部２２６のように、のちに第２の導電体層２２０およびｎ＋Ｓｉ：Ｈ膜２１８をエッチングして取り除き、ａ−Ｓｉ：Ｈ膜２１７を残したい部分については、ホトレジストの厚さの薄い領域（領域Ｂ）とする。
【００１３】
ついで、このホトレジストパターン２１９を使用してエッチングを行なう。まず、第２の導電体層２２０をウェットあるいはドライエッチングなどでエッチングする。ついでｎ＋Ｓｉ：Ｈ膜２１８、ａ−Ｓｉ：Ｈ膜２１７をエッチングする。領域Ｃの導電体層２２０、ｎ＋Ｓｉ：Ｈ膜２１８、ａ−Ｓｉ：Ｈ膜２１７が取り除かれる（図４（ａ））。
【００１４】
ついで、酸素プラズマなどのホトレジストの膜厚を低減できるプラズマを用いてアッシングを行ない、ホトレジストを削って領域Ｂからホトレジストを取り除く（図４（ｂ））。このとき、領域Ａのホトレジストの膜厚は初期の厚さよりも薄くなるが、つづく工程でのエッチング時にエッチングしない部分を充分保護できるような厚みを保つように、アッシングを制御する。
【００１５】
ついで、領域Ｂのホトレジストを除去したことにより露出した第２の導電体層２２０を、ウェットあるいはドライエッチングなどで取り除く。
【００１６】
ついで、少なくとも、領域Ｂのｎ＋Ｓｉ：Ｈ膜２１８をドライエッチングなどで取り除き、最後にホトレジストを剥離することで所定のパターンを形成する（図４（ｃ））。
【００１７】
ついで、Ｓｉ3Ｎ4やＳｉＯ2など、あるいはこれらの混入物および積層物からなる絶縁膜で形成した保護膜２２２を成膜する。ゲート端子部、ソース端子部およびドレイン電極部などにコンタクトホール２３３を形成するためのホトレジストパターンを写真製版で形成し、ついでＣＦ4系などのガスを用いたドライエッチングやウェットエッチング法でコンタクトホール２３３を形成する。エッチング完了後、ホトレジストを除去する（図５（ａ））。
【００１８】
ついで、ＩＴＯ、ＳｎＯ2、ＩｎＺｎＯなどの透明導電膜あるいはこれらの積層、あるいは混合層からなる透明導電層を保護膜２２２上にスパッタ、蒸着、塗布、ＣＶＤ、印刷法、ゾルゲル法などの手法で形成し、写真製版とそれに続くウェットあるいはドライエッチングなどにより画素電極２１４、上部パッド２１５などの所望のパターンを形成し、ＴＦＴアレイが形成される（図５（ｂ））。
【００１９】
さらに、図示はしていないが、ＴＦＴアレイ上に配向膜を形成し、少なくとも表面に配向膜とコモン電極とを形成した対向基板と向かい合わせ、両者のあいだに液晶を注入し、アクティブマトリクス液晶ディスプレイを形成する。以上の工程によって、ＴＦＴアレイおよびそれを用いた液晶ディスプレイが形成される。
【００２０】
ところで、図３（ｃ）に示したような、ホトレジストの厚さが厚い領域Ａ、厚さが薄い領域Ｂ、およびホトレジストが取り除かれた（厚さが実質的に零の）領域Ｃを有するホトレジストパターン２１９を形成するためには、ホトマスクとしていわゆるハーフトーンマスクを用いる。
【００２１】
ハーフトーンマスクとは、遮光膜の有無によって露光機からの照射光を透過もしくは遮断するという２値化処理に加え、中間的な露光をすることができるホトマスクである。中間的な露光は、照射光が透過する透過部と照射光が透過しない遮断部とを交互に配列して透過／遮断パターンを構成し、この透過／遮断パターンの空気周波数を露光機のパターン分解能力より充分高くすることにより得ることができる。露光機のパターン分解能力では、透過／遮断パターンを正確に露光することができず、ホトレジスト上では透過／遮断パターンの領域全体が中間的な露光量で露光される。
【００２２】
実際のハーフトーンマスクのパターンを、図６および図７に例示する。図６のマスクパターンＳＨ１は、露光機の照射光を遮断する領域Ａ１と、ホトレジストパターン２１９の領域Ｂに対応するハーフトーン領域Ｂ１とを有しており、ハーフトーン領域Ｂ１は、微細な矩形の透過部を複数ならべた透過／遮断パターンによって構成されている。露光機のパターン分解能力では、この微細な透過／遮断パターンを描画することはできないため、ハーフトーン領域Ｂ１全体が弱めに露光されることになる。
【００２３】
図７のマスクパターンＳＨ２は、露光機の照射光を遮断する領域Ａ２と、ホトレジストパターン２１９の領域Ｂに対応するハーフトーン領域Ｂ２とを有しており、ハーフトーン領域Ｂ２は、ストライプ状の透過／遮断パターンから構成されている。やはり、露光機のパターン分解能力では、この微細な透過／遮断パターンを描画することはできないため、ハーフトーン領域Ｂ２全体が弱めに露光されることになる。
【００２４】
図６あるいは図７のハーフトーンマスクを使用して形成したホトレジストパターンの厚さは、図８に示す模式図のようになる。図８は、ホトレジストの厚さを色の濃淡で表わしており、色の濃い部分はホトレジストの厚い領域を、色の薄い部分はホトレジストの薄い領域を表わしている。また、図９は図６あるいは図７のハーフトーンマスクを使用して露光を行なった場合の、ＴＦＴアレイ表面における露光量をシミュレーション（セイコーインスツルメンツ製：ＬＩＬＥ）した結果である。結果は、ハーフトーンマスクがない場合の露光量を１とした相対値で示してある。また、シミュレーションの条件は次のとおりである。
【００２５】
【００２６】
図８および図９から明らかなように、領域Ｂ（ハーフトーン領域Ｂ１、Ｂ２）のホトレジストの厚さは、領域Ａのホトレジストより薄くなってはいる。しかし、領域Ｂ内におけるホトレジスト膜厚の均一性は悪く、ばらつきが見られる。
【００２７】
したがって、露光時の露光量の変動により、領域Ｂのホトレジストが部分的に消失してしまったり、逆に領域Ｂのホトレジストが厚く残りすぎてアッシング時のホトレジスト除去時間の増加、あるいは部分的なホトレジストの除去不良が生じたりして、歩留りの低下、タクトの増加を招いていた。
【００２８】
また、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合、各領域Ｂの露光量にばらつきが生じ、やはりホトレジストの部分的消失、ホトレジスト除去時間の増加、部分的なホトレジストの除去不良などが生じ、歩留りの低下、タクトの増加を招いていた。
【００２９】
これらの理由から、必然的にＴＦＴアレイの製造コストは増加し、また、ホトレジスト膜厚の不均一からＴＦＴの形状不良が生じ、特にＴＦＴチャネル部の長さのばらつきが大きくなり表示特性の劣化が生じていた。
【００３０】
【発明が解決しようとする課題】
本発明は以上のような従来の問題点に鑑みてなされたものであって、ハーフトーンマスクを使用してホトレジストパターンを形成する際に、ハーフトーン領域でのホトレジスト膜厚の均一性を高め、高歩留まり、低タクトを実現するとともに、ＴＦＴのチャネル長のばらつきを抑制し、高品質な表示を得ることを目的とする。
【００３１】
【課題を解決するための手段】
前述の課題を解決するために、本発明は、ハーフトーン領域でのホトマスクの寸法精度を０．１μｍ以下、望ましくは０．０５μｍ以下に設定することで、膜厚の均一性を高める。
【００３２】
また、ハーフトーン領域の両端部のホトマスク形状を変更し、両端部の露光量を増加させる。
【００３３】
さらに、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合、これら複数のホトマスクの間の寸法のばらつきを±０．１μｍ以下、望ましくは０．０５μｍ以下に設定することで、各ハーフトーン領域間でホトレジストの膜厚が同一になるようにする。
【００３４】
【発明の実施の形態】
実施の形態１
本発明の実施の形態を図１０、図１１および図１２を使用して詳細に説明する。
【００３５】
まず、第１の絶縁性基板２１１上に第１の導電膜を成膜する。第１の導電膜は、たとえばＣｒ、Ａｌ、Ｔｉ、Ｔａ、Ａｕ、Ａｇ、Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕなどの金属やこれらを主成分とする合金、もしくはこれらの積層からなり、スパッタ、蒸着、ＣＶＤ、印刷法などの手法で成膜する。ついで写真製版およびそれに続くエッチング法などによりゲート配線２１２および保持容量電極２２１などを形成する（図１０（ａ））。
【００３６】
ついで、プラズマＣＶＤ法などの各種ＣＶＤ法やスパッタ法、蒸着、塗布法などにより、Ｓｉ3Ｎ4などあるいはこれらの物質で化学量論組成より幾分ずれたものあるいはそれらの組成物からなる絶縁膜２１６を成膜する。さらに、プラズマＣＶＤ法などの各種ＣＶＤ法やスパッタ法により、不純物をドーピングしていない、あるいは意図的にドーピングしていてもその不純物の濃度が５０ｐｐｍ程度以下または実使用電圧条件の暗時のリーク電流が５０ｐＡを超えない程度以下にドーパントの濃度が控えてあるチャネル用半導体層として用いるａ−Ｓｉ：Ｈ膜（水酸化非晶質シリコン膜）２１７、金属とのコンタクトを得るためにリン、アンチモン、ボロンなどの不純物を膜中に原子比でたとえば０．０５％以上存在させた高濃度に不純物をドーピングした半導体層、たとえばｎ＋Ｓｉ：Ｈ膜やマクロクリスタルｎ＋Ｓｉ層を連続的に形成する（図中ではｎ＋Ｓｉ：Ｈ膜２１８を例示した）。
【００３７】
つぎに、たとえばＣｒ、Ａｌ、Ｔｉ、Ｔａ、Ａｕ、Ａｇ、Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕなどの金属やこれらを主成分とする合金、もしくはこれらの積層からなる第２の導電膜２２０を成膜する（図１０（ｂ））。
【００３８】
つぎに、ホトレジストをまず全面に塗布する。ついでホトマスクを用いた露光によりホトレジストパターン２１９を形成する（図１０（ｃ））。ホトレジストパターン２１９の形状は次のようにする。
【００３９】
まず、少なくとものちに画素電極となる部分の一部など、導電体層２２０、ｎ＋Ｓｉ：Ｈ膜２１８およびａ−Ｓｉ：Ｈ膜２１７を取り除く部分についてはホトレジストを形成しない領域（領域Ｃ）とする。また、少なくとものちにソース電極およびドレイン電極となる部分は、ホトレジストの厚さが厚い領域（領域Ａ）とする。また、ＴＦＴのチャネル部２２６のように、のちに第２の導電体層２２０およびｎ＋Ｓｉ：Ｈ膜２１８をエッチングして取り除き、ａ−Ｓｉ：Ｈ膜２１７を残したい部分については、ホトレジストの厚さの薄い領域（領域Ｂ）とする。
【００４０】
ゲート配線２１２上かつ隣り合うソース配線間は、少なくとも一部を領域Ｃとして、導電体層２２０、ｎ＋Ｓｉ：Ｈ膜２１８に加えａ−Ｓｉ：Ｈ膜２１７も取り除き、電気的に隣合うソース配線間は電気的に絶縁状態に（半導体層が連続していない状態に）しておくことが望ましい。
【００４１】
このような場所によって厚さの異なるホトレジストパターンを形成するために、ハーフトーンマスクを使用する。以下、このハーフトーンマスクについて説明する。なお、本実施の形態ではポジ型のホトレジストを使用しているが、ネガ型のホトレジストであっても、基本的に同じ方法でホトレジストパターンを形成することができる。
【００４２】
まず、ホトレジストのない領域Ｃを形成する部分は、ホトマスク上をほぼ透明な状態としておき、充分に露光光を透過させ、ホトレジストが現像時に残存しないよう充分な光量をあてるように設定する。この結果、現像時にホトレジストはすべて除去され、ホトレジストの存在しない領域Ｃが形成される。
【００４３】
一方、ホトレジストの厚さの厚い領域Ａを形成する部分は、露光光が透過しないように、ホトマスク上にＣｒなどの光を通さない材料の層を充分な厚さで形成しておく。この結果、この部分のホトレジストには露光時に充分な照射光が当たらないため、現像時にホトレジストが充分な厚さで残存する領域Ａを実現することができる。
【００４４】
ホトレジストの厚さが薄い領域Ｂを形成する部分は、ホトマスク上に露光光が透過する透過部と露光光が透過しない遮断部とを交互に設け、透過／遮断パターンを構成する。この透過／遮断パターンの空気周波数を露光機のパターン分解能力より充分高くすることにより、領域Ａと領域Ｃのあいだの中間的な露光量が得られるようにする。
【００４５】
ホトマスク上に、露光光が透過する領域、透過しない領域、そして透過／遮断パターンを設けることにより、領域Ｃ、領域Ａ、領域Ｂの膜厚の異なる三種類の領域からなるホトレジストパターンを形成することができる。露光量あるいは光量は照射される光強度×時間で示される。
【００４６】
前記のようにホトマスクによる露光量の調整によって、現像時にホトレジストの厚みは領域Ａ＞領域Ｂ＞領域Ｃ（実質的に０）となることが実現される。
【００４７】
しかし、すでに図８および図９で説明したように、従来のハーフトーンマスクを用いて領域Ａ、領域Ｂ、領域Ｃを形成した場合、領域Ｂのホトレジストの膜厚の均一性が悪く、さらに露光時の露光量の変動により、領域Ｂでのホトレジストが部分的に消失したり、逆にホトレジストが厚く残ってアッシング時のホトレジスト除去時間が増加したり、部分的にホトレジストの除去不良が生じたりしていた。
【００４８】
加えて、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合、各領域Ｂの露光量にばらつきが生じ、やはりホトレジストの部分的消失、ホトレジスト除去時間の増加、部分的なホトレジストの除去不良などが生じていた。
【００４９】
ホトレジストの膜厚が不均一となる原因の一つは、透過／遮断パターンの寸法精度にある。
【００５０】
図６に示した従来のホトマスクＳＨ１において、透過／遮断パターンは長さａ、幅ｃの矩形の透過部と長さｂの遮光部とを交互に配置して構成されている。この透過／遮断パターンにおいて、寸法ａに誤差が生じた場合の、領域Ｂ中央部でのホトレジストの膜厚を図１３に示している。一般的に、マスクパターンの寸法誤差は、マスクをパターニングする際のオーバーエッチング／アンダーエッチングにより生じる。したがって、寸法ａに誤差が生じた場合でも、寸法ａ＋ｂはほぼ一定と考えることができる。したがって、図１３においては、寸法ａ＋ｂは一定であると仮定している。
【００５１】
寸法ａが設計通りで誤差がない場合、領域Ｂのホトレジストの膜厚は領域Ａの膜厚の約半分（０．５）である。寸法ａの誤差が０．１μｍを超えた場合、領域Ｂのホトレジストの膜厚が１．０、すなわち領域Ａと同等となったり、あるいはホトレジストの膜厚が０、すなわち領域Ｃと同等となったりする。
【００５２】
従来の、一般的なＴＦＴアレイを形成するためのホトマスクの寸法誤差は±０．１μｍよりも大きいため、透過／遮断パターンの寸法誤差により、領域Ｂのホトレジストの膜厚が１．０、すなわち領域Ａと同等となったり、あるいはホトレジストの膜厚が０、すなわち領域Ｃと同等となったりする。このため領域Ｂを形成する際の歩留まり低下が生じていた。
【００５３】
そこで本実施の形態では、ホトマスクの少なくとも透過／遮断パターンの寸法誤差を±０．１μｍ以下とする。これにより、領域Ｂのホトレジストが部分的に消失したり、逆にホトレジストが厚く残ってアッシング時のホトレジスト除去時間が増加したり、部分的にホトレジストの除去不良が生じたりすることがなくなり、歩留まりの向上、タクト短縮をはかることが可能となる。
【００５４】
さらに、透過／遮断パターンの寸法誤差を±０．０５μｍ以下とすることにより、領域Ｂ内のホトレジストの膜厚均一性は一層向上し、露光時の露光量や続く工程での領域Ｂのレジスト除去量にばらつきが生じた場合でも、ホトレジストの部分的消失や除去不良が減少し、大幅な歩留まり向上が可能となる。
【００５５】
さらに、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合には、これらホトマスクの透過／遮断パターンの寸法のばらつきが０．１μｍ以下となるように複数のホトマスクを選択し、これらのホトマスクを使用して露光を行なうことにより、複数の領域Ｂの間の膜厚のばらつきを抑制することができ、領域Ｂのホトレジストが部分的に消失したり、逆に部分的にホトレジストの除去不良が生じたりすることがなくなる。さらに、複数のホトマスクを透過／遮断パターンの寸法のばらつきが±０．０５μｍ以下となるように選択して使用すれば、露光機の露光量がばらつくことを考慮しても、複数の露光領域に対し同一の露光条件で露光することが可能となる。
【００５６】
このようなホトマスクを使用してホトレジストパターン２１９を形成し、まず第２の導電体層２２０をウェットあるいはドライエッチングなどでエッチングし、ソース配線、ソース電極およびドレイン電極を形成する。ついでｎ＋Ｓｉ：Ｈ膜２１８およびａ−Ｓｉ：Ｈ膜２１７をエッチングする。このエッチングはたとえばＨＣｌを主成分とするガスやＣＦ4を主成分とするガス、ＣＦ4とＯ2の混合ガス、ＳＦ6を主成分とするガスなどで行なう。この結果、少なくとも画素電極となる部分でかつ光を透過させようとする部分のｎ＋Ｓｉ：Ｈ膜２１８およびａ−Ｓｉ：Ｈ膜２１７は取り除かれる。また、ゲート配線に外部から信号を入力するためＴＣＰなどと接続する端子部３０３や、静電気防止のため直接あるいはＴＦＴや抵抗を介してソース配線と短絡する部分においては、この工程でｎ＋Ｓｉ：Ｈ膜２１８およびａ−Ｓｉ：Ｈ膜２１７を除去してもよい（図１１（ａ））。
【００５７】
ついで、酸素プラズマなどのホトレジストの膜厚を低減できるプラズマを用いてアッシングを行ない、ホトレジストを削って領域Ｂからホトレジストを取り除く（図１１（ｂ））。このとき領域Ａのホトレジストの膜厚は初期の膜厚より薄くなるが、つづくエッチング時にエッチングしない部分を充分保護できるように充分な厚みを保持しておく。なお、ｎ＋Ｓｉ：Ｈ膜２１８、ａ−Ｓｉ：Ｈ膜２１７を除去する際のドライエッチで領域Ｂのホトレジストを削ってもよい。
【００５８】
このとき、前記ホトマスクパターンにより露光された領域Ｂでのホトレジストの膜厚均一性が良好であるため、ホトレジスト残の低減が可能となり、ホトレジスト除去の歩留りの向上、ホトレジスト除去タクトの短縮が可能となる。また、Ｂ領域のホトレジストの除去後の領域Ａのホトレジストの形状が良好となり、ＴＦＴチャネル部２２６の第２の導電層２２０の除去を正確に行なうことができ、したがって、とくにＴＦＴのチャネル長の制御が容易となり表示品質の向上が可能となる。
【００５９】
また、高電圧の静電気に対する保護のために表示部以外にＴＦＴを形成する場合、このＴＦＴと表示部のＴＦＴの領域Ｂを形成するマスクパターンを同等とすることで、レジスト膜厚を同等にすることが可能となり、歩留まり向上ができる。
【００６０】
ついで、領域Ｂのホトレジストを除去したことにより露出した部分、少なくともＴＦＴチャネル部２２６の第２の導電体層２２０をウェットあるいはドライエッチングなどでエッチングする。
【００６１】
ついで、少なくともＴＦＴチャネル部２２６のｎ＋Ｓｉ：Ｈ膜２１８をドライエッチングなどで取り除き、最後にホトレジスト２１９を剥離することで所定のパターンを形成する（図１１（ｃ））。
【００６２】
ついで、Ｓｉ3Ｎ4やＳｉＯ2など、あるいはこれらの混入物および積層物からなる絶縁膜で形成した保護膜２２２を成膜する。ゲート端子部、ソース端子部およびドレイン電極部などにコンタクトホール２３３を形成するためのホトレジストパターンを写真製版で形成し、ついでＣＦ4系などのガスを用いたドライエッチングやウェットエッチング法でコンタクトホール２３３を形成する。エッチング完了後、ホトレジストを除去する（図１２（ａ））。
【００６３】
ついで、ＩＴＯ、ＳｎＯ2、ＩｎＺｎＯなどの透明導電膜あるいはこれらの積層、あるいは混合層からなる透明導電層を保護膜２２２上にスパッタ、蒸着、塗布、ＣＶＤ、印刷法、ゾルゲル法などの手法で形成し、写真製版とそれに続くウェットあるいはドライエッチングなどにより画素電極２１４、上部パッド２１５などの所望のパターンを形成し、ＴＦＴアレイが形成される（図１２（ｂ））。
【００６４】
さらに、図示はしていないが、ＴＦＴアレイ上に配向膜を形成し、少なくとも表面に配向膜とコモン電極とを形成した対向基板と向かい合わせ、両者のあいだに液晶を注入し、アクティブマトリクス液晶ディスプレイを形成する。以上の工程によって、ＴＦＴアレイおよびそれを用いたアクティブマトリクス液晶ディスプレイが形成される。
【００６５】
実施の形態２
実施の形態１では、ホトマスクの透過／遮断パターンの寸法誤差が±０．１μｍ以下、望ましくは０．０５μｍ以下となるようにして、領域Ｂ内の膜厚の均一性を高めた。また、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合には、これら複数のホトマスクを、透過／遮断パターンの寸法のばらつきが±０．１μｍ以下、望ましくは０．０５μｍ以下となるように選択することにより、同一の露光条件で露光を行ない露光機の露光量がばらついたとしても、複数の領域Ｂ間での膜厚のばらつきは抑えられ、ホトレジストが部分的に消失したり、部分的にホトレジストの除去不良が生じたりすることを防止した。
【００６６】
本実施の形態は、透過／遮断パターンを補正することにより、領域Ｂ内におけるホトレジストの膜厚のばらつきを抑えることを目的とする。
【００６７】
本実施の形態によるフォトマスクのパターンＳＨ３を図１４に示す。
【００６８】
図１４のマスクパターンＳＨ３は、露光機の照射光を遮断する領域Ａ３と、ホトレジストパターン２１９の領域Ｂに対応するハーフトーン領域Ｂ３とを有しており、ハーフトーン領域Ｂ３が、複数の矩形の透過部と遮光部とを交互に配置した透過／遮断パターンで構成されている点で、図６に示した従来のマスクパターンＳＨ１と同一である。しかし、従来のマスクパターンＳＨ１では、図８および図９に示したように、特に領域Ｂの端部付近で露光量が不足し、ホトレジストの膜厚が厚くなってしまうといった問題があった。
【００６９】
そこで本実施の形態では、複数ある透過部のうち両端部に位置する透過部ＰＥ１の面積を他の透過部よりも大きくした。
【００７０】
両端の透過部ＰＥ１はそれぞれ長さａ１、幅ｃ１であり、隣の透過部ＰＥ２は長さａ２、幅ｃ２である。
【００７１】
透過部ＰＥ１の長さａ１と透過部ＰＥ２の長さａ２をａ１＞ａ２とすると、透過部の面積はＰＥ１＞ＰＥ２となり、ホトマスクパターンの領域Ｂの両端部の露光量を増加させることができる。とくに、ａ２＋０．１μｍ＜ａ１＜ａ２＋０．５μｍの範囲であればホトマスクパターンを製造精度の範囲内でホトマスクを形成でき、かつ領域Ｂ全体の露光量の均一性を良好にすることができる。例として、ａ１＝ａ２＋０．２５μｍなどがあげられる。
【００７２】
また、透過部ＰＥ１の幅ｃ１と透過部ＰＥ２の幅ｃ２を、ｃ１＞ｃ２とすると、透過部の面積はＰＥ１＞ＰＥ２となり、領域Ｂの両端部の露光量を増加させることができる。とくにｃ２＋０．１μｍ＜ｃ１＜ｃ２＋０．５μｍの範囲内であればホトマスクパターンの製造精度の範囲内でホトマスクを形成でき、かつ領域Ｂ全体の露光量の均一性を良好にすることができる。例としてｃ１＝ｃ２＋０．６μｍ1などがある。
【００７３】
また、ホトマスクパターンの端辺と透過部ＰＥ１との距離ｂ１、および透過部ＰＥ１と透過部ＰＥ２のあいだ遮光部の長さｂ２を、ｂ２＞ｂ１とすると、領域Ｂの端部付近で透過部の占める割合が大きくなるため、露光量を増加させることができる。とくにｂ１＋０．１μｍ＜ｂ２＜ｂ１＋０．５μｍの範囲内であればホトマスクパターンの製造精度の範囲内でホトマスクを形成でき、かつ領域Ｂ全体の露光量の均一性を良好にすることができる。例としてｂ２＝ｂ１＋０．２５μｍなどがある。
【００７４】
以上述べたように、マスクパターンの形状を、領域Ｂの端部に近づくほど透過部の割合が大きくなるように設定することによって、領域Ｂの端部近傍での露光量を増加させ、領域Ｂ全体の露光量の均一性を良好にすることができる。
【００７５】
また、領域Ｂの露光量を均一にするためのホトマスクのパターンとしては、前記した３つのパターンが考えられ、いずれか一つを用いることでホトレジストの膜厚の均一化が図れるが、２つ以上の組み合わせを用いるとさらに均一性を向上させることができる。
【００７６】
前記のホトマスクを使用して、形成されるホトレジストの厚みは領域Ａ＞領域Ｂ＞領域Ｃに設定でき、かつ露光されたホトレジストの膜厚の均一性は良好となる。
【００７７】
また、同一基板内に形成される各領域Ｂについては、マスクパターンの寸法ａ１、ａ２、ｂ１、ｂ２、ｃ１、ｃ２の大きさが同程度であるハーフトーンマスクを使用することで、同一基板内に形成される領域Ｂのホトレジストの膜厚の均一性が良好となる。
【００７８】
また、これらホトマスクの透過／遮断パターンの補正は、各画素のＴＦＴの領域Ｂだけでなく、静電気に対する保護のためにＴＦＴを用いて形成される素子などの形成時にも応用することができ、同様にホトレジストの膜厚の均一性を良好とすることができる。
【００７９】
また、前記素子および各画素のＴＦＴなどの、同一基板内に形成される各領域Ｂの大きさを同程度とすることで、領域Ｂのホトレジスト除去の均一性が向上し、ホトレジストの部分的消失や、ホトレジストの部分的除去不良を防止することができ、歩留まりの向上が期待できる。
【００８０】
さらに、これら前記素子および各画素のＴＦＴなどの、同一基板内に形成される各領域Ｂについて、マスクパターンの寸法ａ１、ａ２、ｂ１、ｂ２、ｃ１、ｃ２の大きさが同程度であるハーフトーンマスクを使用することで、同一基板内に形成される領域Ｂのホトレジストの膜厚の均一性が良好となる。
【００８１】
実施の形態３
実施の形態１および実施の形態２とは別の形状のハーフトーンマスクを用いて、領域Ｂを形成することもできる。
【００８２】
図７に示した従来のホトマスクＳＨ２において、領域Ｂを形成するための透過／遮断パターンは、ホトマスクの全長にわたり所定の幅ｄを有する透過部と、ホトマスクの全長にわたり所定の幅ｅを有する遮光部とを交互に設けたストライプ状である。
【００８３】
この透過／遮断パターンにおいて、透過部の幅ｄに寸法の誤差が生じた場合、領域Ｂ中央部でのホトレジストの膜厚は図１３のようになる。ここで、幅ｄ＋ｅは一定と仮定した。幅ｄの寸法が設計通りで誤差がない場合、領域Ｂのホトレジストの膜厚は領域Ａの膜厚の約半分（０．５）である。幅ｄの誤差が０．１μｍを超えた場合、Ｂ領域のホトレジストの膜厚が１．０、すなわち領域Ａと同等となったり、あるいはホトレジストの膜厚が０、すなわち領域Ｃと同等となったりする。
【００８４】
従来の、一般的なＴＦＴアレイを形成するためのホトマスクの寸法誤差は±０．１μｍよりも大きいため、透過／遮断パターンの寸法誤差により、領域Ｂのホトレジストの膜厚が１．０、すなわち領域Ａと同等となったり、あるいはホトレジストの膜厚が０、すなわち領域Ｃと同等となったりする。このため領域Ｂを形成する際の歩留まり低下が生じていた。
【００８５】
そこで本実施の形態では、ホトマスクの少なくとも透過／遮断パターンの寸法誤差を±０．１μｍ以下とする。これにより、領域Ｂのホトレジストが部分的に消失したり、逆にホトレジストが厚く残ってアッシング時のホトレジスト除去時間が増加したり、部分的にホトレジストの除去不良が生じたりすることがなくなり、歩留まりの向上、タクト短縮をはかることが可能となる。さらに、透過／遮断パターンの寸法誤差を±０．０５μｍ以下とすることにより、領域Ｂ内のホトレジストの膜厚均一性は一層向上し、露光時の露光量や続く工程での領域Ｂのレジスト除去量にばらつきが生じた場合でも、ホトレジストの部分的消失や除去不良はなく、大幅な歩留まり向上が可能となる。
【００８６】
さらに、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合には、これらホトマスクの透過／遮断パターンの隣り合う一対の透過部および遮光部の幅ｄ＋ｅの寸法のばらつきが０．１μｍ以下となるように複数のホトマスクを選択し、これらのホトマスクを使用して露光を行なうことにより、複数の領域Ｂ間の膜厚のばらつきを抑制することができ、領域Ｂのホトレジストが部分的に消失したり、逆に部分的にホトレジストの除去不良が生じたりすることがなくなる。さらに、複数のホトマスクを透過／遮断パターンの寸法のばらつきが±０．０５μｍ以下となるように選択して使用すれば、露光機の露光量がばらつくことを考慮しても、複数の露光領域に対し同一の露光条件で露光することが可能となる。
【００８７】
実施の形態４
実施の形態３では、ホトマスクの透過／遮断パターンの寸法誤差が±０．１μｍ以下、望ましくは０．０５μｍ以下となるようにして、領域Ｂ内の膜厚の均一性を高めた。また、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合には、これら複数のホトマスクを、透過／遮断パターンの寸法のばらつきが±０．１μｍ以下、望ましくは０．０５μｍ以下となるように選択することにより、同一の露光条件で露光を行ない露光機の露光量がばらついたとしても、複数の領域Ｂ間での膜厚のばらつきは抑えられ、ホトレジストが部分的に消失したり、部分的にホトレジストの除去不良が生じたりすることを防止した。
【００８８】
本実施の形態は、透過／遮断パターンを補正することにより、領域Ｂ内におけるホトレジストの膜厚のばらつきを抑えることを目的とする。
【００８９】
本実施の形態によるフォトマスクのパターンＳＨ４を図１５に示す。
【００９０】
図１５のマスクパターンＳＨ４は、露光機の照射光を遮断する領域Ａ４と、ホトレジストパターン２１９の領域Ｂに対応するハーフトーン領域Ｂ４とを有しており、ハーフトーン領域Ｂ４が、ホトマスクの全長にわたり、所定の幅ｄを有する透過部と所定の幅ｅを有する遮光部とを交互に設けたストライプ状の透過／遮断パターンで構成される点で、図７に示した従来のマスクパターンＳＨ２と同一である。しかし、従来のマスクパターンＳＨ２では、図８および図９に示したように、特に領域Ｂの端部付近で露光量が不足し、ホトレジストの膜厚が厚くなってしまうといった問題があった。
【００９１】
そこで本実施の形態では、ストライプ状の透過部の両端部に補正パターンとして突起部ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４を設け、領域Ｂの両端部での露光量を増加させる。
【００９２】
各突起部ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４の透過部からの突出量はｆ、幅はｇであり、各突起部からホトマスク端部までの寸法はｈである。
【００９３】
このとき、ｄ＜ｅ、ｆ＞０．１μｍ、ｇ≧０．５μｍ、ｈ＞０．５μｍとなるように透過／遮断パターンを形成する。突起部ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４をストライプ状の透過部の両端に設けたことで、領域Ｂの両端部の露光量を増加できる。とくにｅ−０．５μｍ≦ｄ≦ｅ−０．１μｍ、０．１μｍ＜ｆ＜１．０μｍ、ｇ＞０．５μｍ、０．５μｍ＜ｈ＜２．０μｍの範囲であればホトマスクパターンの製造精度の範囲内で、ホトマスクを形成でき、かつ領域Ｂ全体の露光量の均一性を良好にすることができる。
【００９４】
例としてｄ＝１．１μｍ、ｅ＝１．４μｍ、ｆ＝０．３μｍ、ｇ＝１．８μｍ、ｈ＝０．９μｍなどがある。
【００９５】
さらに、ストライプ状の遮光部の長さをストライプ状の透過部の長さよりも長くし、ストライプ状遮光部の両端が寸法ｋだけストライプ状透過部の端部よりも突き出るようにすることにより、さらに均一な露光量分布を得ることができる。
このとき、０．１μｍ＜ｋ＜０．５μｍの範囲内でホトマスクパターンを形成する。
【００９６】
透過部に突起突起部ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４を設けることに加え、遮光部を突き出させることにより、さらにＢ領域のホトレジストの膜厚の均一性が良好となり、ホトレジスト除去の歩留りの向上、ホトレジスト除去のタクトの短縮が可能となる。また領域Ｂのホトレジストの膜厚均一性が良好となるため、領域Ｂのホトレジストを除去した後の領域Ａの第２の導電膜の形状が良好となり、とくにＴＦＴのチャネル長の抑制が容易となり表示品質の向上が可能となる。
【００９７】
図１５のハーフトーンマスクを使用して形成したホトレジストパターンの厚さは、図１６に示す模式図のようになる。図１６は、ホトレジストの厚さを色の濃淡で表わしており、色の濃い部分はホトレジストの厚い領域を、色の薄い部分はホトレジストの薄い領域を表わしている。また、図１７は図１５のハーフトーンマスクを使用して露光を行なった場合の、ＴＦＴアレイ表面における露光量をシミュレーション（セイコーインスツルメンツ製：ＬＩＬＥ）した結果である。結果は、ハーフトーンマスクがない場合の露光量を１とした相対値で示してある。
また、シミュレーションの条件は次のとおりである。
【００９８】
【００９９】
図８および図９に示した従来のホトマスクと比較して、明らかにＢ領域両端での露光量が均一となっており、Ｂ領域内の膜厚の均一性が向上している。
【０１００】
実施の形態５
前記実施の形態１ないし実施の形態４では、保持容量１０５が画素電極２１４と隣接する画素のゲート配線２１２（保持容量電極２２１をかねている）とのあいだで形成される、いわゆるＣｓ Ｏｎ ｇａｔｅ構造に関して説明したが、保持容量電極をゲート配線とは別に形成した共通配線構造としてもよい。共通配線構造はゲート信号の遅延が生じにくく有利である。
【０１０１】
回路図を図１８に示す。ここで保持容量１０５は共通配線１２０に接続されている。また、共通配線１２０はコンタクトホールを介して、共通配線引き出し線１２１に接続されている。コモン電圧は共通配線引き出し線に接続されている共通配線端子を介して外部から印加される。その他の部分の機能と図中参照番号は図１と同様であるので説明は省略する。
【０１０２】
図１８に示したような共通配線構造の液晶ディスプレイにおいて、ＴＦＴアレイはたとえば図１９に示すような平面および断面構造をとる。
【０１０３】
図１８および図１９に示すように、共通配線構造をとる場合には、ゲート配線と平行に引き出される共通配線１２０（保持容量電極２２１）と共通配線１２０をまとめゲート配線１０１（ゲート配線２１２）と垂直に走る共通配線引き出し線１２１が必要となる。共通配線１２０（保持容量電極２２１）はゲート配線１０１（ゲート配線２１２）と同じ材料で同時に、つまり第１の導電膜で形成することが最も好ましく、共通配線引き出し線１２１は少なくともゲート配線１０１と交差する部分１２４においてはゲート配線１０１とは異層の材料、たとえばソース配線と同一の第２の金属層で形成する。共通配線引き出し線１２１のうち、ゲート配線１０１と交差する部分以外は、ゲート配線１０１と同じ材料で同時に、つまり第１の導電膜で形成してもよい。
【０１０４】
実施の形態６
実施の形態１ないし実施の形態５においては、液晶に電圧を印加するコモン電極が対向基板にある場合について説明したが、広視野角を実現できるＩｎ−Ｐｌａｎｅ−ｓｗｉｔｃｈｉｎｇモードの液晶ディスプレイなど、ＴＦＴアレイに液晶に電界を印加するためのすべての電極がある場合に関しても適用できる。この場合にはたとえば画素電極２１４は透明導電膜である必要はなく、Ｃｒなどの金属でもよい。本実施の形態のＴＦＴアレイの平面図を図２０に示す。ここで、図中の参照番号については、図２、図１９と同じものを使用している。図２０（ａ）において画素電極２１４は図１３（ｂ）の工程で形成する。図２０（ｂ）において画素電極２３２は図１２（ｃ）のドレイン電極２２５形成時に同時に形成する。この場合、図１３（ｂ）の工程は行わない。
【０１０５】
実施の形態７
実施の形態１ないし実施の形態６においては、半導体層はａ−Ｓｉであったが、Ｐｏｌｙ−Ｓｉであってもよい。
【０１０６】
【発明の効果】
以上のように本発明によれば、ＴＦＴのチャネル部を形成するためのホトレジストの厚みを制御するために、ホトマスクの寸法精度、とくにハーフトーン露光を行なうための透過／遮断パターンの寸法精度を向上させるとともに、透過／遮断パターンの形状を工夫することで、ホトレジストの膜厚均一性、膜厚形成の再現性を向上させることができ、歩留りの向上、コスト低下が可能となる。またＴＦＴのチャネル長変化が抑制できるため表示品質向上を実現することができる。
【図面の簡単な説明】
【図１】アクティブマトリクス液晶ディスプレイの回路構成の一例を表わす図である。
【図２】図１のアクティブマトリクス液晶ディスプレイのＴＦＴアレイについて、平面を部分拡大して示した図２（ａ）と、図２（ａ）のＸ−Ｘ断面を表わした図２（ｂ）である。
【図３】図２のＴＦＴアレイの製造工程を説明する図である。
【図４】図２のＴＦＴアレイの製造工程を説明する図であり、図３に引き続く工程を表わす図である。
【図５】図２のＴＦＴアレイの製造工程を説明する図であり、図４に引き続く工程を表わす図である。
【図６】ハーフトーンマスクのパターンの一例を示した図である。
【図７】ハーフトーンマスクのパターンのほかの例を示した図である。
【図８】ホトレジストの膜厚分布を説明する模式図である。
【図９】ＴＦＴアレイ表面における露光量をシミュレーションした結果を表わした図である。
【図１０】ＴＦＴアレイの製造工程を説明する図である。
【図１１】ＴＦＴアレイの製造工程を説明する図であり、図１０に引き続く工程を表わす図である。
【図１２】ＴＦＴアレイの製造工程を説明する図であり、図１１に引き続く工程を表わす図である。
【図１３】透過／遮断パターンの寸法誤差と、ホトレジストの膜厚との関係を説明する図である。
【図１４】本実施の形態によるフォトマスクのパターンの一例を示す図である。
【図１５】本実施の形態によるフォトマスクのパターンのほかの例を表わす図である。
【図１６】ホトレジストパターンの膜厚分布を説明する模式図である。
【図１７】ＴＦＴアレイ表面における露光量をシミュレーションした結果を表わした図である。
【図１８】共通配線構造の液晶ディスプレイについて、回路構成を説明する図である。
【図１９】図１８のアクティブマトリクス液晶ディスプレイのＴＦＴアレイについて、平面を部分拡大して示した図１９（ａ）と、図１９（ａ）のＹ−Ｙ断面を表わした図１９（ｂ）である。
【図２０】Ｉｎ−Ｐｌａｎｅ−ｓｗｉｔｃｈｉｎｇモードの液晶ディスプレイにおけるＴＦＴアレイを説明する図である。
【符号の説明】
１０１ ゲート配線
１０２ ソース配線
１０３ 薄膜トランジスタ（ＴＦＴ）
１０４ 液晶容量
１０５ 保持容量
１０７ ゲート端子
１０８ ソース端子
２１１ 絶縁性基板
２１２ ゲート配線
２１４ 画素電極
２１６ 絶縁膜
２１７ ａ−Ｓｉ：Ｈ膜
２１８ ｎ＋Ｓｉ：Ｈ膜
２１９ ホトレジストパターン
２２０ 第２の導電体層
２２１ 保持容量電極
２２４ ソース配線
２２５ ドレイン電極
２２６ ＴＦＴチャネル部
２３３ コンタクトホール
【発明の属する技術分野】
本発明は、液晶ディスプレイのＴＦＴアレイの製造方法に関するものであり、特にホトレジストを感光させてホトレジストパターンを形成する際に使用するホトマスクに関するものである。
【０００２】
【従来の技術】
液晶ディスプレイは、対向する基板間に挟持された液晶に電界を加えることによって表示をおこなうものであり、ＣＲＴに比べ重量、消費電力が小さく携帯性に優れている。なかでも、基板に薄膜トランジスタ（ＴＦＴ）などのスイッチング素子を設けて液晶に印加する電界の制御をおこなうアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）は、表示品質がきわめて優れており、近年、幅広い用途に適用されている。
【０００３】
図１および図２を参照してアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）を説明する。図１は、ＡＭＬＣＤの回路構成の一例を表わしており、いわゆるＣｓ ｏｎ Ｇａｔｅ型と呼ばれるものである。ここで１０１は走査電圧を供給するためのゲート配線、１０２は信号電圧を供給するためのソース配線、１０３は液晶に電圧を印加する際のスイッチング素子として用いる薄膜トランジスタ（ＴＦＴ）、１０４は光の透過／非透過のスイッチングを行なう液晶を等価回路的に容量で示したもの、１０５は液晶１０４に並列に配置されＴＦＴの寄生容量の影響を低減するための保持容量、１０６は液晶１０４の片側の電極をコモン電圧に接続する接続部、１０７はゲート側外部回路をゲート配線１０１にＴＣＰなどを用いて接続するためのゲート端子、１０８はソース側外部回路をソース配線１０２にＴＣＰなどを用いて接続するためのソース端子、１１１はゲート配線１０１と接続されている配線、１１２はソース配線１０２と接続されている配線、１１３は配線１１１と配線１１２とを接続するための接続部である。１１４はソース配線がオープンとなっている場合などに用いられるリペア配線である。図示はしていないが、ＴＦＴや高抵抗の線形あるいは非線形素子で形成され、ゲート端子１０７とソース端子１０８を信号印加時には電気的に分離し、高電圧の静電気が入った場合には電気的に接続するための素子をゲート端子１０７と配線１１１、およびソース端子１０８と配線１１２の間に設置してもよい。ＴＦＴアレイは以上説明したような図１のような形状で形成されることが多い。カラーフィルターが形成された対向基板と組み合わせ液晶を注入後、一般的に図中の点線で示した領域１１５の外側は切り離して液晶ディスプレイとする。
【０００４】
また、図１において、たとえばゲート配線と同じ材料を用いて形成したソース配線のリペア配線１１４が図示されているが、これは状況によっては形成しなくともよい。
【０００５】
図２（ａ）は、図１のＡＭＬＣＤのＴＦＴアレイを部分拡大して示した平面図であり、図２（ｂ）は図２（ａ）のＸ−Ｘ断面を表わした断面図である。端子部３０３は図２（ａ）の領域外にあるため、図２（ｂ）にのみ図示されている。
【０００６】
図２において２１１は絶縁性基板、２１２は導電膜から形成されたゲート配線、２２１は保持容量電極、２２４はソース配線、２２５はドレイン電極、２１４は透明導電層より形成された画素電極である。Ｃｓ ｏｎ Ｇａｔｅ型では、ゲート配線２１２が保持容量電極２２１をかねており、画素電極２１４とのあいだに保持容量１０５が形成される。
【０００７】
図２のＴＦＴアレイの製造工程を図３、図４および図５を用いて説明する。
【０００８】
まず、第１の絶縁性基板２１１上に第１の導電膜を成膜する。第１の導電膜は、たとえばＣｒ、Ａｌ、Ｔｉ、Ｔａ、Ａｕ、Ａｇ、Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕなどの金属やこれらを主成分とする合金、もしくはこれらの積層からなり、スパッタ、蒸着、ＣＶＤ、印刷法などの手法で成膜する。ついで写真製版およびそれに続くエッチング法などによりゲート配線２１２および保持容量電極２２１などを形成する（図３（ａ））。
【０００９】
ついで、プラズマＣＶＤ法などの各種ＣＶＤ法やスパッタ法、蒸着、塗布法などでＳｉ3Ｎ4などからなる絶縁膜２１６を成膜し、さらにプラズマＣＶＤ法などの各種ＣＶＤ法やスパッタ法でａ−Ｓｉ：Ｈ膜２１７（水酸化非晶質シリコン膜）、リンなどの不純物をドーピングしたｎ＋Ｓｉ：Ｈ膜２１８を連続的に形成する。
【００１０】
つぎに、たとえばＣｒ、Ａｌ、Ｔｉ、Ｔａ、Ａｕ、Ａｇ、Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕなどの金属やこれらを主成分とする合金、もしくはこれらの積層からなる第２の導電体層２２０を成膜する（図３（ｂ））。
【００１１】
ついで、ホトレジストとして用いることのできる感光性有機物樹脂をまず全面に塗布する。ついでホトマスクを用いた露光により、ホトレジストパターン２１９を形成する（図３（ｃ））。このホトレジストパターン２１９の形状を、詳細に説明する。
【００１２】
まず、少なくとものちに画素電極となる部分の一部はホトレジストを形成しない領域（領域Ｃ）とする。また、少なくとものちにソース電極およびドレイン電極となる部分は、ホトレジストの厚さが厚い領域（領域Ａ）とする。また、ＴＦＴのチャネル部２２６のように、のちに第２の導電体層２２０およびｎ＋Ｓｉ：Ｈ膜２１８をエッチングして取り除き、ａ−Ｓｉ：Ｈ膜２１７を残したい部分については、ホトレジストの厚さの薄い領域（領域Ｂ）とする。
【００１３】
ついで、このホトレジストパターン２１９を使用してエッチングを行なう。まず、第２の導電体層２２０をウェットあるいはドライエッチングなどでエッチングする。ついでｎ＋Ｓｉ：Ｈ膜２１８、ａ−Ｓｉ：Ｈ膜２１７をエッチングする。領域Ｃの導電体層２２０、ｎ＋Ｓｉ：Ｈ膜２１８、ａ−Ｓｉ：Ｈ膜２１７が取り除かれる（図４（ａ））。
【００１４】
ついで、酸素プラズマなどのホトレジストの膜厚を低減できるプラズマを用いてアッシングを行ない、ホトレジストを削って領域Ｂからホトレジストを取り除く（図４（ｂ））。このとき、領域Ａのホトレジストの膜厚は初期の厚さよりも薄くなるが、つづく工程でのエッチング時にエッチングしない部分を充分保護できるような厚みを保つように、アッシングを制御する。
【００１５】
ついで、領域Ｂのホトレジストを除去したことにより露出した第２の導電体層２２０を、ウェットあるいはドライエッチングなどで取り除く。
【００１６】
ついで、少なくとも、領域Ｂのｎ＋Ｓｉ：Ｈ膜２１８をドライエッチングなどで取り除き、最後にホトレジストを剥離することで所定のパターンを形成する（図４（ｃ））。
【００１７】
ついで、Ｓｉ3Ｎ4やＳｉＯ2など、あるいはこれらの混入物および積層物からなる絶縁膜で形成した保護膜２２２を成膜する。ゲート端子部、ソース端子部およびドレイン電極部などにコンタクトホール２３３を形成するためのホトレジストパターンを写真製版で形成し、ついでＣＦ4系などのガスを用いたドライエッチングやウェットエッチング法でコンタクトホール２３３を形成する。エッチング完了後、ホトレジストを除去する（図５（ａ））。
【００１８】
ついで、ＩＴＯ、ＳｎＯ2、ＩｎＺｎＯなどの透明導電膜あるいはこれらの積層、あるいは混合層からなる透明導電層を保護膜２２２上にスパッタ、蒸着、塗布、ＣＶＤ、印刷法、ゾルゲル法などの手法で形成し、写真製版とそれに続くウェットあるいはドライエッチングなどにより画素電極２１４、上部パッド２１５などの所望のパターンを形成し、ＴＦＴアレイが形成される（図５（ｂ））。
【００１９】
さらに、図示はしていないが、ＴＦＴアレイ上に配向膜を形成し、少なくとも表面に配向膜とコモン電極とを形成した対向基板と向かい合わせ、両者のあいだに液晶を注入し、アクティブマトリクス液晶ディスプレイを形成する。以上の工程によって、ＴＦＴアレイおよびそれを用いた液晶ディスプレイが形成される。
【００２０】
ところで、図３（ｃ）に示したような、ホトレジストの厚さが厚い領域Ａ、厚さが薄い領域Ｂ、およびホトレジストが取り除かれた（厚さが実質的に零の）領域Ｃを有するホトレジストパターン２１９を形成するためには、ホトマスクとしていわゆるハーフトーンマスクを用いる。
【００２１】
ハーフトーンマスクとは、遮光膜の有無によって露光機からの照射光を透過もしくは遮断するという２値化処理に加え、中間的な露光をすることができるホトマスクである。中間的な露光は、照射光が透過する透過部と照射光が透過しない遮断部とを交互に配列して透過／遮断パターンを構成し、この透過／遮断パターンの空気周波数を露光機のパターン分解能力より充分高くすることにより得ることができる。露光機のパターン分解能力では、透過／遮断パターンを正確に露光することができず、ホトレジスト上では透過／遮断パターンの領域全体が中間的な露光量で露光される。
【００２２】
実際のハーフトーンマスクのパターンを、図６および図７に例示する。図６のマスクパターンＳＨ１は、露光機の照射光を遮断する領域Ａ１と、ホトレジストパターン２１９の領域Ｂに対応するハーフトーン領域Ｂ１とを有しており、ハーフトーン領域Ｂ１は、微細な矩形の透過部を複数ならべた透過／遮断パターンによって構成されている。露光機のパターン分解能力では、この微細な透過／遮断パターンを描画することはできないため、ハーフトーン領域Ｂ１全体が弱めに露光されることになる。
【００２３】
図７のマスクパターンＳＨ２は、露光機の照射光を遮断する領域Ａ２と、ホトレジストパターン２１９の領域Ｂに対応するハーフトーン領域Ｂ２とを有しており、ハーフトーン領域Ｂ２は、ストライプ状の透過／遮断パターンから構成されている。やはり、露光機のパターン分解能力では、この微細な透過／遮断パターンを描画することはできないため、ハーフトーン領域Ｂ２全体が弱めに露光されることになる。
【００２４】
図６あるいは図７のハーフトーンマスクを使用して形成したホトレジストパターンの厚さは、図８に示す模式図のようになる。図８は、ホトレジストの厚さを色の濃淡で表わしており、色の濃い部分はホトレジストの厚い領域を、色の薄い部分はホトレジストの薄い領域を表わしている。また、図９は図６あるいは図７のハーフトーンマスクを使用して露光を行なった場合の、ＴＦＴアレイ表面における露光量をシミュレーション（セイコーインスツルメンツ製：ＬＩＬＥ）した結果である。結果は、ハーフトーンマスクがない場合の露光量を１とした相対値で示してある。また、シミュレーションの条件は次のとおりである。
【００２５】
図８および図９から明らかなように、領域Ｂ（ハーフトーン領域Ｂ１、Ｂ２）のホトレジストの厚さは、領域Ａのホトレジストより薄くなってはいる。しかし、領域Ｂ内におけるホトレジスト膜厚の均一性は悪く、ばらつきが見られる。
【００２７】
したがって、露光時の露光量の変動により、領域Ｂのホトレジストが部分的に消失してしまったり、逆に領域Ｂのホトレジストが厚く残りすぎてアッシング時のホトレジスト除去時間の増加、あるいは部分的なホトレジストの除去不良が生じたりして、歩留りの低下、タクトの増加を招いていた。
【００２８】
また、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合、各領域Ｂの露光量にばらつきが生じ、やはりホトレジストの部分的消失、ホトレジスト除去時間の増加、部分的なホトレジストの除去不良などが生じ、歩留りの低下、タクトの増加を招いていた。
【００２９】
これらの理由から、必然的にＴＦＴアレイの製造コストは増加し、また、ホトレジスト膜厚の不均一からＴＦＴの形状不良が生じ、特にＴＦＴチャネル部の長さのばらつきが大きくなり表示特性の劣化が生じていた。
【００３０】
【発明が解決しようとする課題】
本発明は以上のような従来の問題点に鑑みてなされたものであって、ハーフトーンマスクを使用してホトレジストパターンを形成する際に、ハーフトーン領域でのホトレジスト膜厚の均一性を高め、高歩留まり、低タクトを実現するとともに、ＴＦＴのチャネル長のばらつきを抑制し、高品質な表示を得ることを目的とする。
【００３１】
【課題を解決するための手段】
前述の課題を解決するために、本発明は、ハーフトーン領域でのホトマスクの寸法精度を０．１μｍ以下、望ましくは０．０５μｍ以下に設定することで、膜厚の均一性を高める。
【００３２】
また、ハーフトーン領域の両端部のホトマスク形状を変更し、両端部の露光量を増加させる。
【００３３】
さらに、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合、これら複数のホトマスクの間の寸法のばらつきを±０．１μｍ以下、望ましくは０．０５μｍ以下に設定することで、各ハーフトーン領域間でホトレジストの膜厚が同一になるようにする。
【００３４】
【発明の実施の形態】
実施の形態１
本発明の実施の形態を図１０、図１１および図１２を使用して詳細に説明する。
【００３５】
まず、第１の絶縁性基板２１１上に第１の導電膜を成膜する。第１の導電膜は、たとえばＣｒ、Ａｌ、Ｔｉ、Ｔａ、Ａｕ、Ａｇ、Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕなどの金属やこれらを主成分とする合金、もしくはこれらの積層からなり、スパッタ、蒸着、ＣＶＤ、印刷法などの手法で成膜する。ついで写真製版およびそれに続くエッチング法などによりゲート配線２１２および保持容量電極２２１などを形成する（図１０（ａ））。
【００３６】
ついで、プラズマＣＶＤ法などの各種ＣＶＤ法やスパッタ法、蒸着、塗布法などにより、Ｓｉ3Ｎ4などあるいはこれらの物質で化学量論組成より幾分ずれたものあるいはそれらの組成物からなる絶縁膜２１６を成膜する。さらに、プラズマＣＶＤ法などの各種ＣＶＤ法やスパッタ法により、不純物をドーピングしていない、あるいは意図的にドーピングしていてもその不純物の濃度が５０ｐｐｍ程度以下または実使用電圧条件の暗時のリーク電流が５０ｐＡを超えない程度以下にドーパントの濃度が控えてあるチャネル用半導体層として用いるａ−Ｓｉ：Ｈ膜（水酸化非晶質シリコン膜）２１７、金属とのコンタクトを得るためにリン、アンチモン、ボロンなどの不純物を膜中に原子比でたとえば０．０５％以上存在させた高濃度に不純物をドーピングした半導体層、たとえばｎ＋Ｓｉ：Ｈ膜やマクロクリスタルｎ＋Ｓｉ層を連続的に形成する（図中ではｎ＋Ｓｉ：Ｈ膜２１８を例示した）。
【００３７】
つぎに、たとえばＣｒ、Ａｌ、Ｔｉ、Ｔａ、Ａｕ、Ａｇ、Ｗ、Ｍｏ、Ｍｏ−Ｗ、Ｃｕなどの金属やこれらを主成分とする合金、もしくはこれらの積層からなる第２の導電膜２２０を成膜する（図１０（ｂ））。
【００３８】
つぎに、ホトレジストをまず全面に塗布する。ついでホトマスクを用いた露光によりホトレジストパターン２１９を形成する（図１０（ｃ））。ホトレジストパターン２１９の形状は次のようにする。
【００３９】
まず、少なくとものちに画素電極となる部分の一部など、導電体層２２０、ｎ＋Ｓｉ：Ｈ膜２１８およびａ−Ｓｉ：Ｈ膜２１７を取り除く部分についてはホトレジストを形成しない領域（領域Ｃ）とする。また、少なくとものちにソース電極およびドレイン電極となる部分は、ホトレジストの厚さが厚い領域（領域Ａ）とする。また、ＴＦＴのチャネル部２２６のように、のちに第２の導電体層２２０およびｎ＋Ｓｉ：Ｈ膜２１８をエッチングして取り除き、ａ−Ｓｉ：Ｈ膜２１７を残したい部分については、ホトレジストの厚さの薄い領域（領域Ｂ）とする。
【００４０】
ゲート配線２１２上かつ隣り合うソース配線間は、少なくとも一部を領域Ｃとして、導電体層２２０、ｎ＋Ｓｉ：Ｈ膜２１８に加えａ−Ｓｉ：Ｈ膜２１７も取り除き、電気的に隣合うソース配線間は電気的に絶縁状態に（半導体層が連続していない状態に）しておくことが望ましい。
【００４１】
このような場所によって厚さの異なるホトレジストパターンを形成するために、ハーフトーンマスクを使用する。以下、このハーフトーンマスクについて説明する。なお、本実施の形態ではポジ型のホトレジストを使用しているが、ネガ型のホトレジストであっても、基本的に同じ方法でホトレジストパターンを形成することができる。
【００４２】
まず、ホトレジストのない領域Ｃを形成する部分は、ホトマスク上をほぼ透明な状態としておき、充分に露光光を透過させ、ホトレジストが現像時に残存しないよう充分な光量をあてるように設定する。この結果、現像時にホトレジストはすべて除去され、ホトレジストの存在しない領域Ｃが形成される。
【００４３】
一方、ホトレジストの厚さの厚い領域Ａを形成する部分は、露光光が透過しないように、ホトマスク上にＣｒなどの光を通さない材料の層を充分な厚さで形成しておく。この結果、この部分のホトレジストには露光時に充分な照射光が当たらないため、現像時にホトレジストが充分な厚さで残存する領域Ａを実現することができる。
【００４４】
ホトレジストの厚さが薄い領域Ｂを形成する部分は、ホトマスク上に露光光が透過する透過部と露光光が透過しない遮断部とを交互に設け、透過／遮断パターンを構成する。この透過／遮断パターンの空気周波数を露光機のパターン分解能力より充分高くすることにより、領域Ａと領域Ｃのあいだの中間的な露光量が得られるようにする。
【００４５】
ホトマスク上に、露光光が透過する領域、透過しない領域、そして透過／遮断パターンを設けることにより、領域Ｃ、領域Ａ、領域Ｂの膜厚の異なる三種類の領域からなるホトレジストパターンを形成することができる。露光量あるいは光量は照射される光強度×時間で示される。
【００４６】
前記のようにホトマスクによる露光量の調整によって、現像時にホトレジストの厚みは領域Ａ＞領域Ｂ＞領域Ｃ（実質的に０）となることが実現される。
【００４７】
しかし、すでに図８および図９で説明したように、従来のハーフトーンマスクを用いて領域Ａ、領域Ｂ、領域Ｃを形成した場合、領域Ｂのホトレジストの膜厚の均一性が悪く、さらに露光時の露光量の変動により、領域Ｂでのホトレジストが部分的に消失したり、逆にホトレジストが厚く残ってアッシング時のホトレジスト除去時間が増加したり、部分的にホトレジストの除去不良が生じたりしていた。
【００４８】
加えて、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合、各領域Ｂの露光量にばらつきが生じ、やはりホトレジストの部分的消失、ホトレジスト除去時間の増加、部分的なホトレジストの除去不良などが生じていた。
【００４９】
ホトレジストの膜厚が不均一となる原因の一つは、透過／遮断パターンの寸法精度にある。
【００５０】
図６に示した従来のホトマスクＳＨ１において、透過／遮断パターンは長さａ、幅ｃの矩形の透過部と長さｂの遮光部とを交互に配置して構成されている。この透過／遮断パターンにおいて、寸法ａに誤差が生じた場合の、領域Ｂ中央部でのホトレジストの膜厚を図１３に示している。一般的に、マスクパターンの寸法誤差は、マスクをパターニングする際のオーバーエッチング／アンダーエッチングにより生じる。したがって、寸法ａに誤差が生じた場合でも、寸法ａ＋ｂはほぼ一定と考えることができる。したがって、図１３においては、寸法ａ＋ｂは一定であると仮定している。
【００５１】
寸法ａが設計通りで誤差がない場合、領域Ｂのホトレジストの膜厚は領域Ａの膜厚の約半分（０．５）である。寸法ａの誤差が０．１μｍを超えた場合、領域Ｂのホトレジストの膜厚が１．０、すなわち領域Ａと同等となったり、あるいはホトレジストの膜厚が０、すなわち領域Ｃと同等となったりする。
【００５２】
従来の、一般的なＴＦＴアレイを形成するためのホトマスクの寸法誤差は±０．１μｍよりも大きいため、透過／遮断パターンの寸法誤差により、領域Ｂのホトレジストの膜厚が１．０、すなわち領域Ａと同等となったり、あるいはホトレジストの膜厚が０、すなわち領域Ｃと同等となったりする。このため領域Ｂを形成する際の歩留まり低下が生じていた。
【００５３】
そこで本実施の形態では、ホトマスクの少なくとも透過／遮断パターンの寸法誤差を±０．１μｍ以下とする。これにより、領域Ｂのホトレジストが部分的に消失したり、逆にホトレジストが厚く残ってアッシング時のホトレジスト除去時間が増加したり、部分的にホトレジストの除去不良が生じたりすることがなくなり、歩留まりの向上、タクト短縮をはかることが可能となる。
【００５４】
さらに、透過／遮断パターンの寸法誤差を±０．０５μｍ以下とすることにより、領域Ｂ内のホトレジストの膜厚均一性は一層向上し、露光時の露光量や続く工程での領域Ｂのレジスト除去量にばらつきが生じた場合でも、ホトレジストの部分的消失や除去不良が減少し、大幅な歩留まり向上が可能となる。
【００５５】
さらに、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合には、これらホトマスクの透過／遮断パターンの寸法のばらつきが０．１μｍ以下となるように複数のホトマスクを選択し、これらのホトマスクを使用して露光を行なうことにより、複数の領域Ｂの間の膜厚のばらつきを抑制することができ、領域Ｂのホトレジストが部分的に消失したり、逆に部分的にホトレジストの除去不良が生じたりすることがなくなる。さらに、複数のホトマスクを透過／遮断パターンの寸法のばらつきが±０．０５μｍ以下となるように選択して使用すれば、露光機の露光量がばらつくことを考慮しても、複数の露光領域に対し同一の露光条件で露光することが可能となる。
【００５６】
このようなホトマスクを使用してホトレジストパターン２１９を形成し、まず第２の導電体層２２０をウェットあるいはドライエッチングなどでエッチングし、ソース配線、ソース電極およびドレイン電極を形成する。ついでｎ＋Ｓｉ：Ｈ膜２１８およびａ−Ｓｉ：Ｈ膜２１７をエッチングする。このエッチングはたとえばＨＣｌを主成分とするガスやＣＦ4を主成分とするガス、ＣＦ4とＯ2の混合ガス、ＳＦ6を主成分とするガスなどで行なう。この結果、少なくとも画素電極となる部分でかつ光を透過させようとする部分のｎ＋Ｓｉ：Ｈ膜２１８およびａ−Ｓｉ：Ｈ膜２１７は取り除かれる。また、ゲート配線に外部から信号を入力するためＴＣＰなどと接続する端子部３０３や、静電気防止のため直接あるいはＴＦＴや抵抗を介してソース配線と短絡する部分においては、この工程でｎ＋Ｓｉ：Ｈ膜２１８およびａ−Ｓｉ：Ｈ膜２１７を除去してもよい（図１１（ａ））。
【００５７】
ついで、酸素プラズマなどのホトレジストの膜厚を低減できるプラズマを用いてアッシングを行ない、ホトレジストを削って領域Ｂからホトレジストを取り除く（図１１（ｂ））。このとき領域Ａのホトレジストの膜厚は初期の膜厚より薄くなるが、つづくエッチング時にエッチングしない部分を充分保護できるように充分な厚みを保持しておく。なお、ｎ＋Ｓｉ：Ｈ膜２１８、ａ−Ｓｉ：Ｈ膜２１７を除去する際のドライエッチで領域Ｂのホトレジストを削ってもよい。
【００５８】
このとき、前記ホトマスクパターンにより露光された領域Ｂでのホトレジストの膜厚均一性が良好であるため、ホトレジスト残の低減が可能となり、ホトレジスト除去の歩留りの向上、ホトレジスト除去タクトの短縮が可能となる。また、Ｂ領域のホトレジストの除去後の領域Ａのホトレジストの形状が良好となり、ＴＦＴチャネル部２２６の第２の導電層２２０の除去を正確に行なうことができ、したがって、とくにＴＦＴのチャネル長の制御が容易となり表示品質の向上が可能となる。
【００５９】
また、高電圧の静電気に対する保護のために表示部以外にＴＦＴを形成する場合、このＴＦＴと表示部のＴＦＴの領域Ｂを形成するマスクパターンを同等とすることで、レジスト膜厚を同等にすることが可能となり、歩留まり向上ができる。
【００６０】
ついで、領域Ｂのホトレジストを除去したことにより露出した部分、少なくともＴＦＴチャネル部２２６の第２の導電体層２２０をウェットあるいはドライエッチングなどでエッチングする。
【００６１】
ついで、少なくともＴＦＴチャネル部２２６のｎ＋Ｓｉ：Ｈ膜２１８をドライエッチングなどで取り除き、最後にホトレジスト２１９を剥離することで所定のパターンを形成する（図１１（ｃ））。
【００６２】
ついで、Ｓｉ3Ｎ4やＳｉＯ2など、あるいはこれらの混入物および積層物からなる絶縁膜で形成した保護膜２２２を成膜する。ゲート端子部、ソース端子部およびドレイン電極部などにコンタクトホール２３３を形成するためのホトレジストパターンを写真製版で形成し、ついでＣＦ4系などのガスを用いたドライエッチングやウェットエッチング法でコンタクトホール２３３を形成する。エッチング完了後、ホトレジストを除去する（図１２（ａ））。
【００６３】
ついで、ＩＴＯ、ＳｎＯ2、ＩｎＺｎＯなどの透明導電膜あるいはこれらの積層、あるいは混合層からなる透明導電層を保護膜２２２上にスパッタ、蒸着、塗布、ＣＶＤ、印刷法、ゾルゲル法などの手法で形成し、写真製版とそれに続くウェットあるいはドライエッチングなどにより画素電極２１４、上部パッド２１５などの所望のパターンを形成し、ＴＦＴアレイが形成される（図１２（ｂ））。
【００６４】
さらに、図示はしていないが、ＴＦＴアレイ上に配向膜を形成し、少なくとも表面に配向膜とコモン電極とを形成した対向基板と向かい合わせ、両者のあいだに液晶を注入し、アクティブマトリクス液晶ディスプレイを形成する。以上の工程によって、ＴＦＴアレイおよびそれを用いたアクティブマトリクス液晶ディスプレイが形成される。
【００６５】
実施の形態２
実施の形態１では、ホトマスクの透過／遮断パターンの寸法誤差が±０．１μｍ以下、望ましくは０．０５μｍ以下となるようにして、領域Ｂ内の膜厚の均一性を高めた。また、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合には、これら複数のホトマスクを、透過／遮断パターンの寸法のばらつきが±０．１μｍ以下、望ましくは０．０５μｍ以下となるように選択することにより、同一の露光条件で露光を行ない露光機の露光量がばらついたとしても、複数の領域Ｂ間での膜厚のばらつきは抑えられ、ホトレジストが部分的に消失したり、部分的にホトレジストの除去不良が生じたりすることを防止した。
【００６６】
本実施の形態は、透過／遮断パターンを補正することにより、領域Ｂ内におけるホトレジストの膜厚のばらつきを抑えることを目的とする。
【００６７】
本実施の形態によるフォトマスクのパターンＳＨ３を図１４に示す。
【００６８】
図１４のマスクパターンＳＨ３は、露光機の照射光を遮断する領域Ａ３と、ホトレジストパターン２１９の領域Ｂに対応するハーフトーン領域Ｂ３とを有しており、ハーフトーン領域Ｂ３が、複数の矩形の透過部と遮光部とを交互に配置した透過／遮断パターンで構成されている点で、図６に示した従来のマスクパターンＳＨ１と同一である。しかし、従来のマスクパターンＳＨ１では、図８および図９に示したように、特に領域Ｂの端部付近で露光量が不足し、ホトレジストの膜厚が厚くなってしまうといった問題があった。
【００６９】
そこで本実施の形態では、複数ある透過部のうち両端部に位置する透過部ＰＥ１の面積を他の透過部よりも大きくした。
【００７０】
両端の透過部ＰＥ１はそれぞれ長さａ１、幅ｃ１であり、隣の透過部ＰＥ２は長さａ２、幅ｃ２である。
【００７１】
透過部ＰＥ１の長さａ１と透過部ＰＥ２の長さａ２をａ１＞ａ２とすると、透過部の面積はＰＥ１＞ＰＥ２となり、ホトマスクパターンの領域Ｂの両端部の露光量を増加させることができる。とくに、ａ２＋０．１μｍ＜ａ１＜ａ２＋０．５μｍの範囲であればホトマスクパターンを製造精度の範囲内でホトマスクを形成でき、かつ領域Ｂ全体の露光量の均一性を良好にすることができる。例として、ａ１＝ａ２＋０．２５μｍなどがあげられる。
【００７２】
また、透過部ＰＥ１の幅ｃ１と透過部ＰＥ２の幅ｃ２を、ｃ１＞ｃ２とすると、透過部の面積はＰＥ１＞ＰＥ２となり、領域Ｂの両端部の露光量を増加させることができる。とくにｃ２＋０．１μｍ＜ｃ１＜ｃ２＋０．５μｍの範囲内であればホトマスクパターンの製造精度の範囲内でホトマスクを形成でき、かつ領域Ｂ全体の露光量の均一性を良好にすることができる。例としてｃ１＝ｃ２＋０．６μｍ1などがある。
【００７３】
また、ホトマスクパターンの端辺と透過部ＰＥ１との距離ｂ１、および透過部ＰＥ１と透過部ＰＥ２のあいだ遮光部の長さｂ２を、ｂ２＞ｂ１とすると、領域Ｂの端部付近で透過部の占める割合が大きくなるため、露光量を増加させることができる。とくにｂ１＋０．１μｍ＜ｂ２＜ｂ１＋０．５μｍの範囲内であればホトマスクパターンの製造精度の範囲内でホトマスクを形成でき、かつ領域Ｂ全体の露光量の均一性を良好にすることができる。例としてｂ２＝ｂ１＋０．２５μｍなどがある。
【００７４】
以上述べたように、マスクパターンの形状を、領域Ｂの端部に近づくほど透過部の割合が大きくなるように設定することによって、領域Ｂの端部近傍での露光量を増加させ、領域Ｂ全体の露光量の均一性を良好にすることができる。
【００７５】
また、領域Ｂの露光量を均一にするためのホトマスクのパターンとしては、前記した３つのパターンが考えられ、いずれか一つを用いることでホトレジストの膜厚の均一化が図れるが、２つ以上の組み合わせを用いるとさらに均一性を向上させることができる。
【００７６】
前記のホトマスクを使用して、形成されるホトレジストの厚みは領域Ａ＞領域Ｂ＞領域Ｃに設定でき、かつ露光されたホトレジストの膜厚の均一性は良好となる。
【００７７】
また、同一基板内に形成される各領域Ｂについては、マスクパターンの寸法ａ１、ａ２、ｂ１、ｂ２、ｃ１、ｃ２の大きさが同程度であるハーフトーンマスクを使用することで、同一基板内に形成される領域Ｂのホトレジストの膜厚の均一性が良好となる。
【００７８】
また、これらホトマスクの透過／遮断パターンの補正は、各画素のＴＦＴの領域Ｂだけでなく、静電気に対する保護のためにＴＦＴを用いて形成される素子などの形成時にも応用することができ、同様にホトレジストの膜厚の均一性を良好とすることができる。
【００７９】
また、前記素子および各画素のＴＦＴなどの、同一基板内に形成される各領域Ｂの大きさを同程度とすることで、領域Ｂのホトレジスト除去の均一性が向上し、ホトレジストの部分的消失や、ホトレジストの部分的除去不良を防止することができ、歩留まりの向上が期待できる。
【００８０】
さらに、これら前記素子および各画素のＴＦＴなどの、同一基板内に形成される各領域Ｂについて、マスクパターンの寸法ａ１、ａ２、ｂ１、ｂ２、ｃ１、ｃ２の大きさが同程度であるハーフトーンマスクを使用することで、同一基板内に形成される領域Ｂのホトレジストの膜厚の均一性が良好となる。
【００８１】
実施の形態３
実施の形態１および実施の形態２とは別の形状のハーフトーンマスクを用いて、領域Ｂを形成することもできる。
【００８２】
図７に示した従来のホトマスクＳＨ２において、領域Ｂを形成するための透過／遮断パターンは、ホトマスクの全長にわたり所定の幅ｄを有する透過部と、ホトマスクの全長にわたり所定の幅ｅを有する遮光部とを交互に設けたストライプ状である。
【００８３】
この透過／遮断パターンにおいて、透過部の幅ｄに寸法の誤差が生じた場合、領域Ｂ中央部でのホトレジストの膜厚は図１３のようになる。ここで、幅ｄ＋ｅは一定と仮定した。幅ｄの寸法が設計通りで誤差がない場合、領域Ｂのホトレジストの膜厚は領域Ａの膜厚の約半分（０．５）である。幅ｄの誤差が０．１μｍを超えた場合、Ｂ領域のホトレジストの膜厚が１．０、すなわち領域Ａと同等となったり、あるいはホトレジストの膜厚が０、すなわち領域Ｃと同等となったりする。
【００８４】
従来の、一般的なＴＦＴアレイを形成するためのホトマスクの寸法誤差は±０．１μｍよりも大きいため、透過／遮断パターンの寸法誤差により、領域Ｂのホトレジストの膜厚が１．０、すなわち領域Ａと同等となったり、あるいはホトレジストの膜厚が０、すなわち領域Ｃと同等となったりする。このため領域Ｂを形成する際の歩留まり低下が生じていた。
【００８５】
そこで本実施の形態では、ホトマスクの少なくとも透過／遮断パターンの寸法誤差を±０．１μｍ以下とする。これにより、領域Ｂのホトレジストが部分的に消失したり、逆にホトレジストが厚く残ってアッシング時のホトレジスト除去時間が増加したり、部分的にホトレジストの除去不良が生じたりすることがなくなり、歩留まりの向上、タクト短縮をはかることが可能となる。さらに、透過／遮断パターンの寸法誤差を±０．０５μｍ以下とすることにより、領域Ｂ内のホトレジストの膜厚均一性は一層向上し、露光時の露光量や続く工程での領域Ｂのレジスト除去量にばらつきが生じた場合でも、ホトレジストの部分的消失や除去不良はなく、大幅な歩留まり向上が可能となる。
【００８６】
さらに、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合には、これらホトマスクの透過／遮断パターンの隣り合う一対の透過部および遮光部の幅ｄ＋ｅの寸法のばらつきが０．１μｍ以下となるように複数のホトマスクを選択し、これらのホトマスクを使用して露光を行なうことにより、複数の領域Ｂ間の膜厚のばらつきを抑制することができ、領域Ｂのホトレジストが部分的に消失したり、逆に部分的にホトレジストの除去不良が生じたりすることがなくなる。さらに、複数のホトマスクを透過／遮断パターンの寸法のばらつきが±０．０５μｍ以下となるように選択して使用すれば、露光機の露光量がばらつくことを考慮しても、複数の露光領域に対し同一の露光条件で露光することが可能となる。
【００８７】
実施の形態４
実施の形態３では、ホトマスクの透過／遮断パターンの寸法誤差が±０．１μｍ以下、望ましくは０．０５μｍ以下となるようにして、領域Ｂ内の膜厚の均一性を高めた。また、一枚の基板に対し複数のハーフトーンマスクを使用して露光を行なう場合には、これら複数のホトマスクを、透過／遮断パターンの寸法のばらつきが±０．１μｍ以下、望ましくは０．０５μｍ以下となるように選択することにより、同一の露光条件で露光を行ない露光機の露光量がばらついたとしても、複数の領域Ｂ間での膜厚のばらつきは抑えられ、ホトレジストが部分的に消失したり、部分的にホトレジストの除去不良が生じたりすることを防止した。
【００８８】
本実施の形態は、透過／遮断パターンを補正することにより、領域Ｂ内におけるホトレジストの膜厚のばらつきを抑えることを目的とする。
【００８９】
本実施の形態によるフォトマスクのパターンＳＨ４を図１５に示す。
【００９０】
図１５のマスクパターンＳＨ４は、露光機の照射光を遮断する領域Ａ４と、ホトレジストパターン２１９の領域Ｂに対応するハーフトーン領域Ｂ４とを有しており、ハーフトーン領域Ｂ４が、ホトマスクの全長にわたり、所定の幅ｄを有する透過部と所定の幅ｅを有する遮光部とを交互に設けたストライプ状の透過／遮断パターンで構成される点で、図７に示した従来のマスクパターンＳＨ２と同一である。しかし、従来のマスクパターンＳＨ２では、図８および図９に示したように、特に領域Ｂの端部付近で露光量が不足し、ホトレジストの膜厚が厚くなってしまうといった問題があった。
【００９１】
そこで本実施の形態では、ストライプ状の透過部の両端部に補正パターンとして突起部ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４を設け、領域Ｂの両端部での露光量を増加させる。
【００９２】
各突起部ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４の透過部からの突出量はｆ、幅はｇであり、各突起部からホトマスク端部までの寸法はｈである。
【００９３】
このとき、ｄ＜ｅ、ｆ＞０．１μｍ、ｇ≧０．５μｍ、ｈ＞０．５μｍとなるように透過／遮断パターンを形成する。突起部ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４をストライプ状の透過部の両端に設けたことで、領域Ｂの両端部の露光量を増加できる。とくにｅ−０．５μｍ≦ｄ≦ｅ−０．１μｍ、０．１μｍ＜ｆ＜１．０μｍ、ｇ＞０．５μｍ、０．５μｍ＜ｈ＜２．０μｍの範囲であればホトマスクパターンの製造精度の範囲内で、ホトマスクを形成でき、かつ領域Ｂ全体の露光量の均一性を良好にすることができる。
【００９４】
例としてｄ＝１．１μｍ、ｅ＝１．４μｍ、ｆ＝０．３μｍ、ｇ＝１．８μｍ、ｈ＝０．９μｍなどがある。
【００９５】
さらに、ストライプ状の遮光部の長さをストライプ状の透過部の長さよりも長くし、ストライプ状遮光部の両端が寸法ｋだけストライプ状透過部の端部よりも突き出るようにすることにより、さらに均一な露光量分布を得ることができる。
このとき、０．１μｍ＜ｋ＜０．５μｍの範囲内でホトマスクパターンを形成する。
【００９６】
透過部に突起突起部ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４を設けることに加え、遮光部を突き出させることにより、さらにＢ領域のホトレジストの膜厚の均一性が良好となり、ホトレジスト除去の歩留りの向上、ホトレジスト除去のタクトの短縮が可能となる。また領域Ｂのホトレジストの膜厚均一性が良好となるため、領域Ｂのホトレジストを除去した後の領域Ａの第２の導電膜の形状が良好となり、とくにＴＦＴのチャネル長の抑制が容易となり表示品質の向上が可能となる。
【００９７】
図１５のハーフトーンマスクを使用して形成したホトレジストパターンの厚さは、図１６に示す模式図のようになる。図１６は、ホトレジストの厚さを色の濃淡で表わしており、色の濃い部分はホトレジストの厚い領域を、色の薄い部分はホトレジストの薄い領域を表わしている。また、図１７は図１５のハーフトーンマスクを使用して露光を行なった場合の、ＴＦＴアレイ表面における露光量をシミュレーション（セイコーインスツルメンツ製：ＬＩＬＥ）した結果である。結果は、ハーフトーンマスクがない場合の露光量を１とした相対値で示してある。
また、シミュレーションの条件は次のとおりである。
【００９８】
図８および図９に示した従来のホトマスクと比較して、明らかにＢ領域両端での露光量が均一となっており、Ｂ領域内の膜厚の均一性が向上している。
【０１００】
実施の形態５
前記実施の形態１ないし実施の形態４では、保持容量１０５が画素電極２１４と隣接する画素のゲート配線２１２（保持容量電極２２１をかねている）とのあいだで形成される、いわゆるＣｓ Ｏｎ ｇａｔｅ構造に関して説明したが、保持容量電極をゲート配線とは別に形成した共通配線構造としてもよい。共通配線構造はゲート信号の遅延が生じにくく有利である。
【０１０１】
回路図を図１８に示す。ここで保持容量１０５は共通配線１２０に接続されている。また、共通配線１２０はコンタクトホールを介して、共通配線引き出し線１２１に接続されている。コモン電圧は共通配線引き出し線に接続されている共通配線端子を介して外部から印加される。その他の部分の機能と図中参照番号は図１と同様であるので説明は省略する。
【０１０２】
図１８に示したような共通配線構造の液晶ディスプレイにおいて、ＴＦＴアレイはたとえば図１９に示すような平面および断面構造をとる。
【０１０３】
図１８および図１９に示すように、共通配線構造をとる場合には、ゲート配線と平行に引き出される共通配線１２０（保持容量電極２２１）と共通配線１２０をまとめゲート配線１０１（ゲート配線２１２）と垂直に走る共通配線引き出し線１２１が必要となる。共通配線１２０（保持容量電極２２１）はゲート配線１０１（ゲート配線２１２）と同じ材料で同時に、つまり第１の導電膜で形成することが最も好ましく、共通配線引き出し線１２１は少なくともゲート配線１０１と交差する部分１２４においてはゲート配線１０１とは異層の材料、たとえばソース配線と同一の第２の金属層で形成する。共通配線引き出し線１２１のうち、ゲート配線１０１と交差する部分以外は、ゲート配線１０１と同じ材料で同時に、つまり第１の導電膜で形成してもよい。
【０１０４】
実施の形態６
実施の形態１ないし実施の形態５においては、液晶に電圧を印加するコモン電極が対向基板にある場合について説明したが、広視野角を実現できるＩｎ−Ｐｌａｎｅ−ｓｗｉｔｃｈｉｎｇモードの液晶ディスプレイなど、ＴＦＴアレイに液晶に電界を印加するためのすべての電極がある場合に関しても適用できる。この場合にはたとえば画素電極２１４は透明導電膜である必要はなく、Ｃｒなどの金属でもよい。本実施の形態のＴＦＴアレイの平面図を図２０に示す。ここで、図中の参照番号については、図２、図１９と同じものを使用している。図２０（ａ）において画素電極２１４は図１３（ｂ）の工程で形成する。図２０（ｂ）において画素電極２３２は図１２（ｃ）のドレイン電極２２５形成時に同時に形成する。この場合、図１３（ｂ）の工程は行わない。
【０１０５】
実施の形態７
実施の形態１ないし実施の形態６においては、半導体層はａ−Ｓｉであったが、Ｐｏｌｙ−Ｓｉであってもよい。
【０１０６】
【発明の効果】
以上のように本発明によれば、ＴＦＴのチャネル部を形成するためのホトレジストの厚みを制御するために、ホトマスクの寸法精度、とくにハーフトーン露光を行なうための透過／遮断パターンの寸法精度を向上させるとともに、透過／遮断パターンの形状を工夫することで、ホトレジストの膜厚均一性、膜厚形成の再現性を向上させることができ、歩留りの向上、コスト低下が可能となる。またＴＦＴのチャネル長変化が抑制できるため表示品質向上を実現することができる。
【図面の簡単な説明】
【図１】アクティブマトリクス液晶ディスプレイの回路構成の一例を表わす図である。
【図２】図１のアクティブマトリクス液晶ディスプレイのＴＦＴアレイについて、平面を部分拡大して示した図２（ａ）と、図２（ａ）のＸ−Ｘ断面を表わした図２（ｂ）である。
【図３】図２のＴＦＴアレイの製造工程を説明する図である。
【図４】図２のＴＦＴアレイの製造工程を説明する図であり、図３に引き続く工程を表わす図である。
【図５】図２のＴＦＴアレイの製造工程を説明する図であり、図４に引き続く工程を表わす図である。
【図６】ハーフトーンマスクのパターンの一例を示した図である。
【図７】ハーフトーンマスクのパターンのほかの例を示した図である。
【図８】ホトレジストの膜厚分布を説明する模式図である。
【図９】ＴＦＴアレイ表面における露光量をシミュレーションした結果を表わした図である。
【図１０】ＴＦＴアレイの製造工程を説明する図である。
【図１１】ＴＦＴアレイの製造工程を説明する図であり、図１０に引き続く工程を表わす図である。
【図１２】ＴＦＴアレイの製造工程を説明する図であり、図１１に引き続く工程を表わす図である。
【図１３】透過／遮断パターンの寸法誤差と、ホトレジストの膜厚との関係を説明する図である。
【図１４】本実施の形態によるフォトマスクのパターンの一例を示す図である。
【図１５】本実施の形態によるフォトマスクのパターンのほかの例を表わす図である。
【図１６】ホトレジストパターンの膜厚分布を説明する模式図である。
【図１７】ＴＦＴアレイ表面における露光量をシミュレーションした結果を表わした図である。
【図１８】共通配線構造の液晶ディスプレイについて、回路構成を説明する図である。
【図１９】図１８のアクティブマトリクス液晶ディスプレイのＴＦＴアレイについて、平面を部分拡大して示した図１９（ａ）と、図１９（ａ）のＹ−Ｙ断面を表わした図１９（ｂ）である。
【図２０】Ｉｎ−Ｐｌａｎｅ−ｓｗｉｔｃｈｉｎｇモードの液晶ディスプレイにおけるＴＦＴアレイを説明する図である。
【符号の説明】
１０１ ゲート配線
１０２ ソース配線
１０３ 薄膜トランジスタ（ＴＦＴ）
１０４ 液晶容量
１０５ 保持容量
１０７ ゲート端子
１０８ ソース端子
２１１ 絶縁性基板
２１２ ゲート配線
２１４ 画素電極
２１６ 絶縁膜
２１７ ａ−Ｓｉ：Ｈ膜
２１８ ｎ＋Ｓｉ：Ｈ膜
２１９ ホトレジストパターン
２２０ 第２の導電体層
２２１ 保持容量電極
２２４ ソース配線
２２５ ドレイン電極
２２６ ＴＦＴチャネル部
２３３ コンタクトホール
Claims (19)
- 被エッチング膜上にホトレジストを塗布する工程と、該ホトレジストをホトマスクを用いて露光、現像することにより所定のパターンを有するホトレジストパターンを形成する工程と、該ホトレジストパターンを用いて被エッチング膜のエッチングを行う工程と、該ホトレジストパターンの一部を除去する工程と、該一部を除去したホトレジストパターンを用いて被エッチング膜のエッチングを行なう工程とを有するＴＦＴアレイの製造方法であって、
前記ホトマスクが、
前記露光時の露光機の照射光を、前記ホトレジストパターンの一部を除去する工程でレジストパターンが残存する照射光光量まで遮断する領域Ａ＊と、
前記露光時の露光機の照射光を、前記現像時にホトレジストが除去できる照射光光量まで透過させる領域Ｃ＊と、
露光機の解像能力以下の寸法である透過／遮断パターンを有することにより、前記露光時の照射光光量が前記領域Ａ＊と前記領域Ｃ＊の中間となる領域Ｂ＊と、
を備え、
前記透過／遮断パターンが、所定の長さおよび幅を有する矩形の透過部を、長さ方向に少なくとも３つ以上配置したはしご形状であり、
前記透過／遮断パターンの両端部に位置する透過部の面積が、その他の透過部の面積よりも大きくされており、
前記透過パターンの寸法精度が±０．１μｍ以下であることを特徴とするＴＦＴアレイの製造方法。 - 前記透過パターンの寸法精度が±０．０５μｍ以下であることを特徴とする請求項１記載のＴＦＴアレイの製造方法。
- 前記透過／遮断パターンの両端部に位置する透過部の長さが、その他の透過部の長さよりも大きくされていることを特徴とする請求項１または２記載のＴＦＴアレイの製造方法。
- 前記透過／遮断パターンの両端部に位置する透過部の長さが、その他の透過部の長さよりも０．１〜０．５μｍ大きくされていることを特徴とする請求項１または２記載のＴＦＴアレイの製造方法。
- 前記透過／遮断パターンの両端部に位置する透過部とホトマスクパターンの端辺との距離が、前記透過／遮断パターンの両端部に位置する透過部と隣り合う透過部とのあいだの距離よりも小さくされていることを特徴とする請求項１または２記載のＴＦＴアレイの製造方法。
- 前記透過／遮断パターンの両端部に位置する透過部とホトマスクパターンの端辺との距離が、前記透過／遮断パターンの両端部に位置する透過部と隣り合う透過部とのあいだの距離よりも０．１〜０．５μｍ小さくされていることを特徴とする請求項１または２記載のＴＦＴアレイの製造方法。
- 前記透過／遮断パターンの両端部に位置する透過部の幅が、その他の透過部の幅よりも大きくされていることを特徴とする請求項１または２記載のＴＦＴアレイの製造方法。
- 前記透過／遮断パターンの両端部に位置する透過部の幅が、その他の透過部の幅よりも０．１〜０．５μｍ大きくされていることを特徴とする請求項１または２記載のＴＦＴアレイの製造方法。
- 被エッチング膜上にホトレジストを塗布する工程と、該ホトレジストをホトマスクを用いて露光、現像することにより所定のパターンを有するホトレジストパターンを形成する工程と、該ホトレジストパターンを用いて被エッチング膜のエッチングを行う工程と、該ホトレジストパターンの一部を除去する工程と、該一部を除去したホトレジストパターンを用いて被エッチング膜のエッチングを行なう工程とを有するＴＦＴアレイの製造方法であって、
前記ホトマスクが、
前記露光時の露光機の照射光を、前記ホトレジストパターンの一部を除去する工程でレジストパターンが残存する照射光光量まで遮断する領域Ａ＊と、
前記露光時の露光機の照射光を、前記現像時にホトレジストが除去できる照射光光量まで透過させる領域Ｃ＊と、
露光機の解像能力以下の寸法である透過／遮断パターンを有することにより、前記露光時の照射光光量が前記領域Ａ＊と前記領域Ｃ＊の中間となる領域Ｂ＊と、
を備え、
前記透過／遮断パターンが、ホトマスクの全長にわたり、所定の幅ｄを有する透過部と所定の幅ｅを有する遮光部とを交互に設けたストライプ状であり、
前記透過部の端部付近に突起部が設けられることにより、端部付近の透過部の面積が広げられており、
前記透過部の寸法精度が±０．１μｍ以下であることを特徴とするＴＦＴアレイの製造方法。 - 前記透過部の寸法精度が±０．０５μｍ以下であることを特徴とする請求項９記載のＴＦＴアレイの製造方法。
- 前記突起部が前記透過部から凸型に０．１〜０．５μｍ突き出していることを特徴とする請求項９記載のＴＦＴアレイの製造方法。
- 前記突起部の幅が０．５〜２μｍであり、前記透過部から凸型に０．１〜０．５μｍ突き出していることを特徴とする請求項９記載のＴＦＴアレイの製造方法。
- 前記突起部が前記透過部の端部から１〜３μｍの位置に形成されることを特徴とする請求項１２記載のＴＦＴアレイの製造方法。
- 前記遮光部の長さが前記透過部の長さよりも長く、遮光部の両端が透過部の両端よりも突き出していることを特徴とする請求項１３記載のＴＦＴアレイの製造方法。
- 前記遮光部の長さが前記透過部の長さよりも長く、遮光部の両端が透過部の両端よりも０．１〜０．５μｍ突き出していることを特徴とする請求項１３記載のＴＦＴアレイの製造方法。
- 前記ホトレジストパターンが複数のホトマスクを使用して形成され、該複数のホトマスクの間の透過／遮断パターンの寸法のばらつきが±０．１μｍ以下であることを特徴とする請求項１〜１５のいずれかに記載のＴＦＴアレイの製造方法。
- 前記ホトレジストパターンが複数のホトマスクを使用して形成され、該複数のホトマスクの間の透過／遮断パターンの寸法のばらつきが±０．０５μｍ以下であることを特徴とする請求項１〜１６のいずれかに記載のＴＦＴアレイの製造方法。
- 複数のホトマスクを使用した露光工程によって前記ホトレジストを感光させ、
前記ホトマスクの領域Ａ＊で、ＴＦＴのソース電極およびドレイン電極を形成するためのホトレジストの厚い領域Ａが形成され、
前記ホトマスクの領域Ｂ＊で、ＴＦＴのチャネル部を形成するためのホトレジストの薄い領域Ｂが形成され、
前記ホトマスクの領域Ｃ＊で、画素電極を露出させるためのホトレジストを除去した領域Ｃが形成される
ことを特徴とする請求項１〜１７のいずれかに記載のＴＦＴアレイの製造方法。 - 基板上にゲート配線を形成する工程と、前記ゲート配線を被覆する絶縁膜を形成する工程と、該絶縁膜上に半導体層を形成する工程と、該半導体層上に金属層を成膜する工程と、該金属層上にホトレジストを塗布する工程と、
前記ホトマスクを使用し、露光機の照射光を照射して前記ホトレジストを感光させ現像をおこなうことにより、ホトレジストが厚く残された領域Ａと、ホトレジストが薄く残された領域Ｂと、ホトレジストを除去した領域Ｃとを形成する工程と、
前記領域Ｃの金属層、半導体層をエッチングする工程と、
領域Ａのホトレジストを残しつつ、領域Ｂのホトレジストを取り除く工程と、
領域Ｂの金属層および半導体層の一部をエッチングする工程と、
を含むＴＦＴアレイの製造方法であって、
少なくとも領域ＡにＴＦＴのソースおよびドレイン電極が形成され、かつ領域ＢにＴＦＴのチャネル部が形成されることを特徴とする請求項１〜１８のいずれかに記載のＴＦＴアレイの製造方法。
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| US20050257738A1 (en) * | 2004-05-21 | 2005-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing apparatus of semiconductor device and pattern-forming method |
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| KR100922800B1 (ko) * | 2005-05-27 | 2009-10-21 | 엘지디스플레이 주식회사 | 하프톤 마스크와 그 제조방법 및 이를 이용한 표시장치의 제조방법 |
| US9645457B2 (en) * | 2006-11-22 | 2017-05-09 | Mitsubishi Electric Corporation | Array substrate, display device, and method for manufacturing the array substrate |
| US8530273B2 (en) | 2010-09-29 | 2013-09-10 | Guardian Industries Corp. | Method of making oxide thin film transistor array |
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| KR102370385B1 (ko) * | 2015-02-05 | 2022-03-07 | 삼성디스플레이 주식회사 | 포토마스크 레이아웃 및 이를 이용한 패턴 형성 방법 |
| KR102378211B1 (ko) * | 2015-06-23 | 2022-03-25 | 삼성디스플레이 주식회사 | 마스크 및 이를 이용한 표시장치의 제조방법 |
| US11049658B2 (en) * | 2016-12-22 | 2021-06-29 | Kymeta Corporation | Storage capacitor for use in an antenna aperture |
| US11148228B2 (en) | 2017-07-10 | 2021-10-19 | Guardian Glass, LLC | Method of making insulated glass window units |
| US10987902B2 (en) | 2017-07-10 | 2021-04-27 | Guardian Glass, LLC | Techniques for laser ablation/scribing of coatings in pre- and post-laminated assemblies, and/or associated methods |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09319067A (ja) * | 1995-12-22 | 1997-12-12 | Toshiba Corp | 光近接効果補正方法 |
| JP2000066240A (ja) * | 1998-08-17 | 2000-03-03 | Sakae Tanaka | 液晶表示装置とその製造方法 |
Family Cites Families (3)
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|---|---|---|---|---|
| JP3539652B2 (ja) * | 1996-08-28 | 2004-07-07 | シャープ株式会社 | フォトマスクの製造方法 |
| JP3410617B2 (ja) * | 1996-11-29 | 2003-05-26 | シャープ株式会社 | 薄膜のパターニング方法 |
| JP3433632B2 (ja) * | 1996-12-10 | 2003-08-04 | カシオ計算機株式会社 | 薄膜トランジスタの製造方法 |
-
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-
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-
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- 2002-04-03 US US10/132,579 patent/US6884569B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09319067A (ja) * | 1995-12-22 | 1997-12-12 | Toshiba Corp | 光近接効果補正方法 |
| JP2000066240A (ja) * | 1998-08-17 | 2000-03-03 | Sakae Tanaka | 液晶表示装置とその製造方法 |
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