KR100348647B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터의 프론트 채널(게이트 측 배선)(42)의 전압은 게이트 콘택트 홀(10)을 통해 게이트 전극(2) 및 백 채널 전극(82)을 박막 트랜지스터를 구성하는 반도체층(4)에 전기적으로 접속함으로써 동일해진다. 박막 트랜지스터는 프론트 채널상의 포토레지스트를 사용하여 투명 전극 및 반도체층을 동시에 에칭하여 4단계의 제조 단계를 통해 제조된다.

Description

박막 트랜지스터 및 그 제조 방법{Thin film transistor and fabrication method of the same}
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로서, 특히 액티브 매트릭스형 액정표시 패널에서 사용되는 박막 트랜지스터(TFT) 및 그 제조방법에 관한 것이다.
최근에 액티브 매트릭스형 액정 패널은 수요가 크게 증가하고 있다. 그에 대처하여 생산성을 향상시키기 위해서 박막 트랜지스터를 제조하는 패터닝 단계의 횟수를 감소해야 할 필요성이 있다. 특히, 액정 표시 패널의 표시품질을 저하시킴이 없이 패터닝 단계의 횟수를 감소시키는 것이 매우 필요하다.
패터닝 공정의 횟수를 적게한 종래의 일반적인 TFT의 제조방법에서, 감소된 패터닝 단계의 수는 역스태거형(reverse-staggered) TFT를 제조하는데 사용되는 이하에 기술된 바와 같은 적어도 5종류의 포토레지스트 패턴을 사용함으로써 최소 5회의 패터닝 공정이 필요해 진다. 상기 역스태거형 TFT는 보텀(bottom) 게이트형 TFT라고 한다.
제1의 패터닝 단계는 유리기판상에 게이트 배선용의 도전막이 형성된 후 게이트 배선을 패터닝하는 단계이다.
제2의 패터닝 단계는 트랜지스터가 되는 반도체층 및 오믹 콘택트층이 선택적으로 제공되도록 게이트 배선상에 형성된 게이트 절연막과 반도체층을 차례로 패터닝하는 단계이다.
제3의 패터닝 단계는 소스-드레인 전극막을 패터닝하고 소스-드레인 배선을 제공하는 단계이다. 상기 단계에서, 상기 소스 전극과 드레인 전극 사이에 노출된 오믹 반도체층의 일부가 에칭 제거된다.
제4의 패터닝 단계는 웨이퍼의 전면상에 형성된 패시베이션 질화막을 패터닝함으로써 화소전극을 드레인전극 또는 소스전극의 어느 하나에 접속하는 콘택트 홀을 형성하는 단계이다.
제5의 패터닝 단계는 상기 웨이퍼의 전면상에 투명 화소 전극막을 패터닝하여 투명 화소전극을 제공하는 단계이다.
상기 설명에서, 화소 전극에 접속되며 양자 모두 교류로 구동되는 상기 소스-드레인 전극의 하나는 소스전극이라 언급되고 다른쪽은 드레인 전극이라 언급될 것이다.
전술한 바와 같이, 박막 트랜지스터의 제조방법에서, 적어도 5회의 패터닝 단계가 필요하다. 또한, TFT의 백 채널이 플로팅 상태이고 TFT가 오랜 시간동안 동작하는 경우에 백 채널의 리크 전류가 증가하여 액정표시 패널의 스크린상의 표시가 균일하지 못하게 되는 결과가 되었다.
본 발명의 목적은 포토 레지스트를 사용하는 패터닝 단계의 수가 감소될 수 있는 구조를 갖는 박막 트랜지스터 및 그 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 박막 트랜지스터가 연속적으로 동작되는 경우에 백 채널의 리크 전류를 감소할 수 있는 박막 트랜지스터 및 그 제조 방법을 제공함에 있다.
본 발명에 따르면, 백 채널 전극을 구비한 박막 트랜지스터에 있어서, 상기 박막 트랜지스터를 구성하는 반도체층의 일부에 제공된 콘택트 홀을 통해 게이트 전극에 대한 상기 백 채널 전극을 단락함으로써 상기 박막 트랜지스터의 게이트 배선측상에 위치하는 프론트 채널의 전압이 상기 백 채널 전극측상에 위치하는 백 채널의 전압과 동일한 것을 특징으로 한다.
상기 백 채널 전극은 상기 박막 트랜지스터의 소스-드레인 전극의 한쪽에 접속된 투명 전극과 같은 화소전극의 재료로 형성되는 것을 특징으로 한다.
상기 콘택트 홀은 상기 박막 트랜지스터의 활성영역에서 적어도 5㎛ 떨어진위치에 형성되는 것이 바람직하다.
또한, 본 발명에 있어서, 상기 백 채널 전극과 상기 게이트 절연막 사이에는 상기 백 채널 전극의 폭과 동일한 폭으로 패터닝된 패시베이션막, 및 반도체층이 제공되는 것을 특징으로 한다.
또한, 본 발명에 있어서, 상기 소스-드레인 전극과 상기 게이트 절연막 사이에는 상기 박막 트랜지스터의 소스-드레인 전극의 폭과 동일한 폭으로 패터닝된 반도체층이 제공되는 것을 특징으로 한다.
상기 반도체층은 상기 소스-드레인 전극과 접촉하는 측상에 오믹 콘택트층을 갖는 것을 특징으로 한다.
또한, 본 발명에 의하면, 게이트 전극 배선상에 형성된 게이트 절연막상에 형성된 반도체층과, 상기 반도체층상에 형성된 소스-드레인 배선과, 상기 소스-드레인 배선상에 형성된 패시베이션막상에 형성된 백 채널 전극을 구비한 박막 트랜지스터는, 상기 소스-드레인전극의 한쪽에 접속되는 화소전극은 상기 백 채널 전극과 동일한 재료로 상기 백 채널 전극의 형성과 동시에 형성되고, 상기 백 채널 전극과 상기 게이트절연막 사이에는 상기 백 채널 전극의 패턴과 동일한 패턴으로 패터닝된 상기 패시베이션막과 상기 반도체층이 제공되고, 상기 백 채널 전극과 상기 게이트 전극은 상기 패시베이션막, 상기 반도체층 및 상기 게이트 절연막을 관통하는 콘택트 홀을 통해 서로 접속되며, 상기 소스-드레인 배선층과 상기 게이트 절연막 사이에는 상기 소스-드레인 배선층의 패턴과 동일한 패턴으로 패터닝된 상기 반도체층이 제공되는 것을 특징으로 한다.
상기 박막 트랜지스터는 상기 화소전극에 접속되는 상기 소스-드레인전극의 한쪽의 측면은 상기 화소전극에 접촉되며, 한 전극의 전체의 측면은 화소전극과 접촉하는 것을 특징으로 한다.
본 발명에 따르면, 기판상에 게이트 전극 배선패턴을 형성하는 단계와, 상기 게이트 절연막상에 반도체층과 소스-드레인 전극을 형성하는 단계와, 상기 소스-드레인 전극의 한쪽에 접속되는 화소전극을 형성하는 단계와, 상기 박막 트랜지스터의 활성영역상에 형성된 패시베이션막상에 백 채널 전극을 형성하는 단계를 포함하는 전술한 박막 트랜지스터의 제조방법에 있어서, 상기 반도체층을 패터닝하지 않고 상기 소스-드레인 전극을 패터닝하는 단계와, 상기 패터닝 단계 후에 상기 패시베이션막을 형성하는 단계와, 상기 백 채널 전극을 상기 게이트 전극에 접속하기 위한 게이트 콘택트 홀, 및 상기 게이트 콘택트 홀과 상기 개구부가 상기 패시베이션막, 상기 반도체층 및 상기 게이트 절연막을 관통하도록 상기 화소전극용 개구부를 패터닝하는 단계와, 상기 도전막이 상기 게이트 콘택트 홀과 상기 개구부를 공통으로 피복하도록 상기 화소전극용의 도전막을 형성하는 단계와, 상기 화소전극과 상기 백 채널 전극이 그대로 잔존하도록 상기 도전막을 패터닝하는 단계를 포함하고, 제거되지 않은 상기 화소전극, 상기 백 채널 전극 및 상기 소스-드레인 전극을 마스크로 사용하여 제거되지 않은 상기 패시베이션막 및 반도체층이 동시에 패터닝되는 것을 특징으로 한다.
상기 제조방법에서, 상기 개구부는 상기 화소전극이 접속되는 상기 소스-드레인 전극의 한쪽의 일부를 제거함으로써 제공되는 것을 특징으로 한다.
상기 콘택트 홀은 상기 박막 트랜지스터의 활성영역에서 떨어진 위치에 형성되는 것을 특징으로 한다.
상기 개구부의 한 측(side)은 상기 소스-드레인 전극의 한쪽이 상기 화소전극에 전기적으로 접속되며 상기 개구부를 통해 노출되도록 형성되는 것을 특징으로 한다.
또한, 상기 반도체층은 상기 소스-드레인 전극측상에 오믹 콘택트층을 가지며, 상기 활성영역상의 상기 오믹 콘택트층은 상기 소스-드레인 전극의 패터닝 단계와 동시에 패터닝되는 것을 특징으로 한다.
또한, 본 발명에 따르면, 상기 박막 트랜지스터 제조 방법은 기판상에 제1의 배선패턴을 형성하는 제1의 패터닝 단계와, 상기 기판 및 상기 제1의 배선패턴상에 제1의 절연막, 반도체층 및 제2의 배선막의 적층체를 형성하는 단계와, 상기 제2의 배선막을 패터닝하여 소정의 배선패턴을 형성하는 제2의 패터닝 단계와, 상기 적층체 및 상기 제2의 배선패턴상에 제2의 절연막을 공통으로 형성하는 단계와, 상기 제2의 절연막을 통해 상기 제1의 배선패턴의 일부를 노출하기 위한 게이트 콘택트 홀, 및 상기 제2의 절연막을 통해 상기 기판의 일부를 노출하기 위한 화소전극용 개구부를 동시에 형성하는 제3의 패터닝 단계와, 투명 전극을 형성하는 단계와, 상기 투명 전극을 패터닝함으로써 투명 화소전극을 형성하는 동시에 상기 투명 전극상의 레지스트 마스크 및 상기 제2의 배선패턴을 에칭 레지스트 마스크로 사용하여 상기 반도체층을 선택적으로 에칭함으로써 반도체영역을 확정하는 제4의 패터닝 단계를 포함하는 것을 특징으로 하고 있다.
본 발명에 따른 전술한 목적, 다른 목적, 특징 및 장점은 첨부된 도면과 관련하여 기술된 본 발명의 상세한 설명에 따라 보다 명확해 질 것이다.
도 1은 본 발명에 따른 TFT의 하나의 화소영역을 도시하는 평면도.
도 2는 도 1의 A-A선에 따른 단면도.
도 3은 도 1의 B-B선에 따른 단면도.
도 4는 도 1의 C-C선에 따른 단면도.
도 5는 도 1의 D-D선에 따른 단면도.
도 6a는 도 1에 도시된 TFT의 제조방법의 단계를 도시하는 평면도.
도 6b는 도 6a의 E-E선에 따른 단면도.
도 7a는 도 1에 도시된 TFT의 제조방법의 다른 단계를 도시하는 평면도.
도 7b는 도 7a의 F-F선에 따른 단면도.
도 8은 종래 제조방법에 의해 얻어진 TFT의 특성도.
도 9는 본 발명에 따른 제조방법에 의해 얻어진 TFT의 특성도.
도 10은 본 발명의 다른 실시예에 관한 평면도.
<도면의 주요부분에 대한 간단한 설명>
1 : 기판 2 : 게이트 전극
3 : 게이트 절연막 4 : 반도체층
5 : 오믹 콘택트층 61 : 소스전극
62 : 드레인 전극 63 : 축적용량용 전극
7 : 패시베이션막 81 : 화소전극
82 : 백 채널 전극 10 : 게이트 콘택트 홀
11 : 개구부 102 : 차광막의 배선
110 : 게이트 콘택트 홀 111 : 개구부
161 : 소스전극 162 : 드레인 전극
181 : 화소전극 182 : 프론트 채널
262 : 드레인 배선
본 발명의 양호한 실시예는 첨부된 도면을 참조하여 보다 상세히 기술될 것이다.
도 1은 본 발명의 일 실시예에 따른 TFT 기판의 1화소영역을 도시하는 평면도이고, 도 1의 A-A선, B-B선, C-C선 및 D-D선에 따른 단면도를 도 2, 도 3, 도 4 및 도 5에 각각 도시한다.
본 발명의 액정표시 패널 등에 사용되는 TFT 기판은 유리판과 같은 투명한 절연성기판(1)과, 상기 투명한 절연성기판(1)의 표면상에 형성된 Cr(크롬), W(텅스텐), Ta(탄탈륨), Al(알루미늄)과 같은 게이트 재료로 된 게이트 전극(2)과, 상기 게이트 전극(2)상에 형성된 질화실리콘과 같은 절연재료로 된 게이트 절연막(3)과, 상기 게이트 절연막(3)상에 형성된 비 도핑 무정형 실리콘(a-Si)과 같은 반도체층(4)과, 상기 반도체층(4)상에 형성된 인과 같은 n형 불순물로 도핑된 n+a-Si로 된 오믹 콘택트층(5)을 포함한다.
도 2에 도시된 바와 같이, 트랜지스터 영역에서, 오믹 콘택트층(5)의 일부는 소스-드레인 전극(61, 62) 사이에 위치하는 채널 영역상에 있는 영역이 제거되어 트랜지스터의 활성영역을 형성한다. 또한, 게이트 전극 영역의 상에는 질화막으로서의 패시베이션막(7) 및 백 채널 전극(82)이 연속적으로 형성된다. 백 채널 전극(82)은 산화인듐주석(ITO)과 같은 투명 전극층으로 형성되고 그에 따라 ITO의 화소전극(81)의 패터닝과 동시에 패터닝될 수 있다.
본 발명에서, 상기 백 채널 전극(82)은 백 채널 전극(82)이 플로팅 상태가 되지 않도록, 도 3 및 도 4에 도시된 바와 같이 게이트 콘택트 홀(10)을 통해 게이트 전극(2)에 전기적으로 접속된다.
콘택트 홀(10)은 채널 활성영역층으로부터 충분히 떨어지고(5㎛ 이상) 게이트 배선상에 위치하도록 패터닝된다. 즉, 도 3 및 도 4에 도시된 바와 같이, 게이트 전극(2)은 패시베이션 막(7), 반도체층(4) 및 게이트 절연막(2)을 통하여 노출된다. 상기 게이트 콘택트 홀(10)이 형성될 때에, 화소전극(81)의 영역에 상응하는 개구(11)는 패시베이션막(7), 반도체층(4) 및 게이트 절연막(2)을 에칭함으로써 형성되어 기판(1)을 노출시킨다(도 7b 참조). 다음에, 화소전극(81)의 형성과 동시에 백 채널 전극(82)이 형성된다. 본 발명의 TFT 기판은 투명 화소 전극 및 백 채널 전극을 형성함과 동시에 소스-드레인 배선영역과 백 채널 전극 사이에 잔존하는 반도체층(4)을 에칭하여 제거함으로써 형성된다.
상기와 같은 구성을 채용함으로써, 도 2에 도시된 바와 같이 프론트 채널(42)(게이트 배선측상의 프론트 채널)과 백 채널(44)(액정 배향측상의 백 채널)은 박막 트랜지스터가 동작하고 있는 때에 동전위가 된다.
축적용량 영역은 화소전극과 게이트 전극 사이에 형성된다. 그러나, 본 발명에서, 투명 화소전극(81)이 소스-드레인 전극(61, 62)의 형성과 동시에 소스-드레인 전극의 재료와 동일한 재료로 전극(63)을 형성함으로써 축적용량전극(63)에 전기적으로 접속되기 때문에, 축적 용량은 투명 화소 전극(81)과 게이트 전극(2)사이에서 형성되고 게이트 절연막(3)이 그 사이에 배치된다.
본 발명에서, 투명 화소전극(81)은 도 3 및 도 4에 도시된 바와 같이, 화소전극에 접속된 상기 소스-드레인 전극의 한쪽, 즉, 소스전극(61)의 측면에 전기적으로 접촉된다. 투명 화소전극(81)과 소스전극(61)의 측면의 접촉 면적을 늘려 전기저항을 내리기 위해, 소스전극(61)은 도 1에 도시된 바와 같이 크랭크 형상으로 패터닝되어 상기 소스 전극(61)의 전체 변(61)은 투명 화소전극(81)과 접하고 있다. 전술한 바와 같이, 상기 소스 또는 드레인 전극의 한쪽의 측면이 화소전극에 접촉하고 있는 구성에 있어서, 그 측면이 크랭크 형상으로 되어 상기 전체의 측면이 화소전극과 접하여 상기 저항을 낮추는 것은 바람직하다.
도시된 예에서, 개구부(11)가 형성되는 경우에, 소스전극(61)의 일 측이 에칭 제거되어 소스전극(61)의 측면을 노출시킨다. 그러나, 화소전극측상의 소스 전극의 측면이 노출되도록 패시베이션막(7)이 에칭 제거될 수 있으면, 소스전극(61)의 일 변을 에칭에 의해 제거함이 없이 투명 화소전극(81)과 소스전극(61)을 전기적으로 접속하는 것이 가능하다.
다음에, 본 발명에 따른 박막 트랜지스터의 제조방법이 각 패터닝 단계마다 기술될 것이다.
제1의 패터닝 단계는 기판(1)상에 Cr, W, Ta, Al의 금속막을 스퍼터링법으로 100nm 내지 300nm의 두께로 형성하고 포토리소그래피법에 의해 도 6a에 도시된 바와 같은 게이트 배선패턴(2)을 형성하기위해 상기 금속막을 에칭하는 단계를 포함한다.
제2의 패터닝 단계는 플라즈마 CVD법에 의해 질화실리콘 등으로 된 게이트 절연막(3)을 200nm 내지 600nm의 두께로 형성하고, 비 도핑 a-Si 등으로 된 반도체층(4)을 100nm 내지 400nm의 두께로 형성하고, n+a-Si 등으로 된 오믹 콘택트층(5)을 10nm 내지 100nm의 두께로 순차적으로 형성하고, Cr, W, Ta, Al 등으로 된 금속막을 스퍼터링법에 의해 50nm 내지 200nm가 두께로 형성하고, 도 6a에 도시된 바와 같이 소스-드레인 배선(61, 62)을 형성하기 위해 패터닝하고 백 채널 영역내에 있는 웨이퍼의 표면상에 노출된 오믹 콘택트층(5)의 오믹 반도체층을 에칭 제거하는 단계를 포함한다(도 2 참조).
제3의 패터닝 단계는 플라즈마 CVD법에 의해 질화실리콘 등으로 된 패시베이션막(7)을 100nm 내지 300nm의 두께로 웨이퍼의 전면상에 형성하고(도 6b 참조), 도 7a 및 도 7b에 도시된 바와 같이, 게이트 배선상에 위치하며 활성층으로부터 적어도 5㎛ 정도 충분히 떨어진 패시베이션막(7)의 일부를 게이트 전극에 도달할 때 까지 에칭하는 동시에 화소부를 기판(1)에 도달할 때 까지 에칭하는 단계를 포함한다. 상기 단계에서 콘택트 에칭이 실행된 영역 이외의 다른 영역의 반도체층은 그대로 남아 있다.
제4의 패터닝 단계는 웨이퍼의 최상층 전면상에 IT0 등으로 된 투명 전극을 40nm 내지 100nm의 두께로 스퍼터링법으로 형성하고, 상기 투명 전극층을 패터닝하여 투명 화소전극(81) 및 투명 전극(82)을 형성하는 단계와, 상기 투명 전극의 패터닝 단계에서, 상기 투명 전극상의 레지스트 마스크 및 배선전극을 에칭 마스크로 사용하여 패시베이션막(7), 오믹 콘택트층(5), 반도체층(4)을 선택적으로 제거하여 도 3에 도시된 바와 같이 반도체 활성층 영역을 확정하는 단계를 포함한다.
상기 제4의 패터닝 단계에서, 투명 전극과 소스-드레인 전극(61, 62)의 금속과 같은 동일 에칭단계에 대하여 선택성이 있는 금속을 선택할 필요가 있다. 일 예로서, 소스-드레인 배선(61, 62)을 Cr 등으로 형성하고 투명 전극은 ITO 등으로 형성될 수 있다. 상기와 같은 경우에, ITO는 염화철계의 웨트 에칭 또는 HI 또는 HBr 가스를 사용한 드라이 에칭에 의해 패터닝 될 수 있는 반면에, 하층의 Cr은 강 산화성의 Ce(세륨)를 사용한 웨트 에칭 또는 Cl계 함유 가스를 사용한 드라이 에칭이 사용되지 않으면 에칭이 되지 않는다.
도 1에 도시된 TFT는 전술한 4회의 패터닝 단계를 통해 완성된다. 따라서, 본 발명에서, 패터닝 횟수가 감소되어 제조단계가 대폭적으로 간소화 된다.
상기의 4회의 패터닝 단계에 사용된 에칭 마스크 재료는 종래 공지의 유기계 포토레지스트이어도 좋고 특정한 재료에 한정되는 것이 아니다. 게이트 전극에 대한 에칭방법은 웨트 에칭일 수 있고, 오믹 콘택트층, 반도체층, 패시베이션막에 대한 에칭 방법은 불소계의 가스를 쓴 드라이 에칭이 가능하다. 바람직하기는 오믹 콘택트층에 관해서는 플라즈마 에칭이, 반도체층 및 패시베이션막에 관해서는 반응성 에칭이 사용된다.
도 8은 종래의 5회의 패터닝 단계로 제조된 트랜지스터 특성을 도시하고 있고, 도 9는 본 발명에 따른 TFT의 특성을 도시하고 있는 것으로서, 드레인 배선에 Vb = +10V의 전압이 인가되는 경우에, 세로축은 트랜지스터를 통해 흐르는 전류치I(A)를 나타내고, 가로축은 게이트 배선에 인가된 -20에서 +20V까지의 전압(Va)을 나타낸다. 오른쪽 종축의 √I(A)는 TFT의 전류 특성의 직선성을 나타내고 있다.
전류의 측정은 박막 트랜지스터의 이면, 즉 백 채널 전극(82)측에서 빛을 조사한 상태에서 이루어진다. 상기 특성을 비교했을 때에 Va=-20 내지 -5V 영역에서의 본 발명의 트랜지스터의 전류치는 1E-11(=1×10-11)보다 크며 종래의 TFT에 비해 전혀 손색이 없다. 도 2에 도시된 바와 같이 프론트 채널(42) 및 백 채널(44)의 양쪽 모두는 게이트 배선을 통해 제어되므로 상기 전압 범위에서의 전류치가 저하되는 5것은 당연하다. 본 TFT에서, 백 채널 전극이 투명하다. 따라서, 측정이 실행되는 경우에 전류는 TFT의 백 채널상에 입사하는 광에 의해 감소되는 것이 방지된다.
또한, Va= +5 내지 +20V의 영역에서 종래기술에 비교하여 약 3배의 전류가 흐르고 있음을 알 수 있다. 이것은 종래기술에서는 도 2에 도시된 프론트 채널(42)에만 전자가 흐르지 않지만 본 발명에서는 프론트 채널(42)과 백 채널(44)의 양쪽 모두에 전자가 흐르기 때문에 전류 특성이 향상된다. 그러나, 본 TFT를 통한 큰 전류가 흐르는 이유는 지금은 불명확하다.
상기와 같이, 본 발명의 TFT의 Ion(트랜지스터 스위치 ON)/Ioff(트랜지스터 스위치 OFF)의 특성이 사실상 개선되고 종래기술에 비해 포토레지스트 패터닝 횟수가 감소되게 제조될 수 있다.
비록, 본 발명은 역스태거형 TFT에 관련하여 기술되었지만, 순스태거형("톱 게이트형(top fate type)이라고 한다))에도 적용될 수 있음은 말할 필요도 없다.
이하에서는, 본 발명이 도 10을 참조하여 상기 탑 게이트형 TFT에 적용된 경우에 대한 기술될 것이다. 제1의 패터닝 단계는 기판 표면상에 백 채널 전극이 되는 차광막용 배선(102)을 형성하는 단계를 포함한다.
제2의 패터닝 단계는 절연막이 형성된 후 투명 전극막을 형성하고 화소전극(181) 및 소스-드레인 전극(161, 162)을 패터닝하는 단계를 포함한다.
제3의 패터닝 단계는 반도체층, 게이트 절연막을 연속적으로 형성하고, 화소부가 되는 부분과 차광막상에 화소전극을 노출시키는 개구부(111)와 게이트 콘택트 홀(110)과, 드레인 전극에의 콘택트 홀(211)을 형성하는 단계를 포함한다.
제4의 패터닝 단계는 프론트 채널 및 드레인 배선이 되는 금속막을 성막하고, 드레인 배선(262)과 프론트 채널(182)을 패터닝하고, 프론트 채널(182) 및 드레인 배선(262)을 마스크로 사용하여 반도체층을 일괄 에칭하는 단계를 포함한다.
전술한 탑 게이트형 TFT에서는 오믹 콘택트층의 형성에 관한 설명은 생략되었다. 그러나, ITO로 형성된 투명전극과 그 위에 형성된 반도체층 사이의 계면측에만 선택적으로 오믹 콘택트층을 형성하는 기술은 공지되어 있다. 따라서, 상기와 같은 공지 기술을 사용함으로써, 새로운 마스크 패턴을 필요로 하지 않고서 오믹 콘택트층을 형성하는 것이 가능하다.
비록, 본 발명의 TFT 기판부분의 특징만이 서술되었집만, TFT의 액정에 접하는 쪽에는 공지의 기술 수단에 의해 컬러 필터층이나 배향막이 적절히 제공되는 것은 말할 필요가 없다.
본 발명은 백 채널 또는 프론트 채널상의 전극을 마스크로 사용하여 반도체층을 에칭하는 것을 특징으로 하며 이하의 장점을 얻을 수 있다.
(a) 4회의 포토레지스트 패터닝 단계를 통해 TFT가 형성될 수 있다..
(b) 프론트 채널과 백 채널이 게이트 배선으로부터의 신호에 의해 ON/OFF가 될 수 있어 TFT가 계속 동작되는 경우에 백 채널 리크 전류가 감소된다.
(c) 비록, 패터닝 단계 횟수가 감소됨으로써 정전 보호회로를 제거할 필요가 있지만, 콘택트가 형성된 후, 투명 전극에 의해 게이트 또는 드레인을 접속하는 것이 가능하므로 회로 그 자체는 종래의 회로와 유사하게 된다.
(d) 최상층에 화소전극이 형성되므로 포토레지스트 횟수가 감소되는 경우에도 개구율이 감소되지 않는다.
비록, 본 발명은 특정 실시예와 관련하여 기술되었지만, 상기 서술은 한정적인 의미로 해석되지 않는다는 것을 의미한다. 전술한 실시예의 여러 변형은 본 발명의 기술과 관련하여 본 분야의 기술자에게는 명확하게 될 것이다. 따라서, 첨부된 청구항은 본 발명의 범위에 해당하는 실시예 또는 어떠한 변형을 포함하고 있다.

Claims (12)

  1. 백 채널 전극을 구비한 박막 트랜지스터에 있어서,
    상기 박막 트랜지스터를 구성하는 반도체층의 일부에 제공된 콘택트 홀을 통해 백 채널 전극을 게이트 전극에 단락함으로써 상기 박막 트랜지스터의 게이트 배선측상에 위치하는 프론트 채널의 전압은 상기 백 채널 전극측상에 위치하는 상기 백 채널의 전압과 동일하게 되는 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 백 채널 전극은 상기 박막 트랜지스터의 소스-드레인 전극의 한쪽에 접속된 화소 전극과 동일 재료로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  3. 제 2항에 있어서,
    상기 화소 전극은 투명 전극인 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1항에 있어서,
    상기 콘택트 홀은 상기 박막 트랜지스터의 활성영역에서 적어도 5㎛ 정도 떨진 위치에 형성되는 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1항에 있어서,
    상기 백 채널 전극과 동일한 폭으로 패터닝된 패시베이션막 및 상기 반도체층은 상기 백 채널과 상기 게이트 절연막 사이에 제공되는 것을 특징으로 하는 박막 트랜지스터.
  6. 제 1항에 있어서,
    상기 박막 트랜지스터의 소스-드레인 전극과 동일한 폭으로 패터닝된 상기 반도체층은 상기 소스-드레인 전극과 상기 게이트 절연막 사이에 제공되는 것을 특징으로 하는 박막 트랜지스터.
  7. 제 1항에 있어서,
    상기 반도체층은 상기 소스-드레인 전극과 접촉하는 측상에서 오믹 콘택트층을 갖는 것을 특징으로 하는 박막 트랜지스터.
  8. 기판상에 게이트 전극 배선패턴 및 게이트 절연막을 형성하고, 상기 게이트 절연막상에 반도체층과 소스-드레인 전극을 형성하는 단계와, 상기 소스-드레인 전극의 한쪽에 접속된 화소전극을 형성하는 단계, 및 상기 박막 트랜지스터의 활성영역상에 패시베이션막과 백 채널 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조방법에 있어서,
    상기 반도체층을 패터닝하지 않고 상기 소스-드레인 전극을 패터닝하는 단계와,
    상기 패터닝 단계 후에 상기 패시베이션막을 형성하는 단계와,
    상기 백 채널 전극을 상기 게이트 전극에 접속하기 위한 게이트 콘택트 홀, 및 상기 게이트 콘택트 홀과 개구부가 상기 패시베이션막, 상기 반도체층 및 상기 게이트 절연막을 관통하도록 상기 화소전극용 개구부를 패터닝하는 단계와,
    상기 도전막이 상기 게이트 콘택트 홀과 상기 개구부를 공통으로 피복하도록 상기 화소전극용의 전기적 도전막을 형성하는 단계와,
    상기 화소전극과 상기 백 채널 전극이 그대로 잔존하도록 상기 도전막을 패터닝하는 단계를 포함하고,
    그대로 잔존하는 상기 화소전극, 상기 백 채널 전극 및 상기 소스-드레인 전극을 마스크로 사용하여 그대로 잔존하는 상기 패시베이션막 및 반도체층이 동시에 패터닝되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  9. 제 8항에 있어서,
    상기 개구부는 상기 화소전극이 접속되는 상기 소스-드레인 전극의 한쪽의 일부를 제거함으로써 제공되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  10. 제 8항에 있어서,
    상기 콘택트 홀은 상기 박막 트랜지스터의 활성영역에서 떨어진 위치에 형성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  11. 제 8항에 있어서,
    상기 개구부의 한 측(side)은 상기 소스-드레인 전극의 한쪽이 상기 화소전극에 전기적으로 접속되며 상기 개구부를 통해 노출되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  12. 제 8항에 있어서,
    상기 반도체층은 상기 소스-드레인 전극측상에 오믹 콘택트층을 가지며, 상기 활성영역상의 상기 오믹 콘택트층은 상기 소스-드레인 전극의 패터닝 단계와 동시에 패터닝되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
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