JPH0414261A - Ｓｏｉ型薄膜トランジスタ - Google Patents
Ｓｏｉ型薄膜トランジスタInfo
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- JPH0414261A JPH0414261A JP11684190A JP11684190A JPH0414261A JP H0414261 A JPH0414261 A JP H0414261A JP 11684190 A JP11684190 A JP 11684190A JP 11684190 A JP11684190 A JP 11684190A JP H0414261 A JPH0414261 A JP H0414261A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、Ｓｏ Ｉ （Ｓｉｌｉｃｏｎ Ｏｎ工ｎｓ
ｕｌａｔｉｎｇ ５ｕｂｓｔｒａｔｅ）構造を有する薄
膜トランジスタに関する。
ｕｌａｔｉｎｇ ５ｕｂｓｔｒａｔｅ）構造を有する薄
膜トランジスタに関する。
薄膜トランジスタは、近年３次元集積回路や、密着セン
サ及び平面デイスプレィ用装置の構成要素として注目さ
れている。特にシリコン薄膜トランジスタにおいては、
結晶性を単結晶のそれに近づけて高性能化を図るととも
に、最近では、膜厚を超薄膜化（０，１μｍ以下）にす
ることで、固有のメカニズムによって非常に高いモビリ
ティを得ようとする研究がある。
サ及び平面デイスプレィ用装置の構成要素として注目さ
れている。特にシリコン薄膜トランジスタにおいては、
結晶性を単結晶のそれに近づけて高性能化を図るととも
に、最近では、膜厚を超薄膜化（０，１μｍ以下）にす
ることで、固有のメカニズムによって非常に高いモビリ
ティを得ようとする研究がある。
第１３図は従来のＳＯＩ構造を有する電界効果トランジ
スタの断面図であり、１０１は絶縁基板、１０２はゲー
ト電極、１０３はゲート絶縁膜、１０４はチャネル領域
、１０５及び１０６はソース、ドレイン領域である。
スタの断面図であり、１０１は絶縁基板、１０２はゲー
ト電極、１０３はゲート絶縁膜、１０４はチャネル領域
、１０５及び１０６はソース、ドレイン領域である。
この様に従来のＳＯＩ構造を有する電界効果トランジス
タにおいては、第１３図に示す様にチャネル電位はフロ
ーティングにして用いるのが一般的であった。
タにおいては、第１３図に示す様にチャネル電位はフロ
ーティングにして用いるのが一般的であった。
［発明が解決しようとしている課題］
［従来の技術］
しかしながら、本発明者らは、Ｓ０１構造を有する薄膜
トランジスタの全般的な電気特性に関する研究を進めた
結果、半導体層の膜厚が、ある所定の膜厚より薄（なる
と、良く知られたＳＯｉ半導体層のフローティングに起
因するドレイン電流の折れ曲がり現象（キンク現象）の
他に、ゲート電圧がＯ■の時（ＯＦＦ時）のドレイン耐
圧が、厚膜の場合に比較して急激に劣化することを突き
とめた。これは、ＯＦＦ時であっても両側を絶縁層で挾
んだ半導体層を形成して構成したＳＯＩ型ＭＩ ５−Ｆ
ＥＴにおいては、発生した少数キャリヤは、ゲー ト絶
縁膜、または他の絶縁層との界面近傍の低ポテンシヤル
領域に蓄積し、その結果、ソース／ドレイン耐圧が劣化
するということである。
トランジスタの全般的な電気特性に関する研究を進めた
結果、半導体層の膜厚が、ある所定の膜厚より薄（なる
と、良く知られたＳＯｉ半導体層のフローティングに起
因するドレイン電流の折れ曲がり現象（キンク現象）の
他に、ゲート電圧がＯ■の時（ＯＦＦ時）のドレイン耐
圧が、厚膜の場合に比較して急激に劣化することを突き
とめた。これは、ＯＦＦ時であっても両側を絶縁層で挾
んだ半導体層を形成して構成したＳＯＩ型ＭＩ ５−Ｆ
ＥＴにおいては、発生した少数キャリヤは、ゲー ト絶
縁膜、または他の絶縁層との界面近傍の低ポテンシヤル
領域に蓄積し、その結果、ソース／ドレイン耐圧が劣化
するということである。
［発明の目的］
本発明は、以上のような新しい知見に基づき、ＳＯＴ構
造のトランジスタにおいて１．薄膜化による高モビリテ
ィ、および低寄生容量といった高特性を維持しつつ、Ｏ
ＦＦ時のドレイン耐圧の劣化を改善し、より一層微細化
された薄膜トランジスタを実現しようとするものである
。
造のトランジスタにおいて１．薄膜化による高モビリテ
ィ、および低寄生容量といった高特性を維持しつつ、Ｏ
ＦＦ時のドレイン耐圧の劣化を改善し、より一層微細化
された薄膜トランジスタを実現しようとするものである
。
［課題点を解決するための手段及び作用］本発明によれ
ば、基体上に設けられたゲート電極と、該ゲート電極上
にゲート絶縁膜を介して設けられた半導体層とを有する
ＳＯＩ型薄膜トランジスタにおいて、 前記半導体層のチャネル領域に対して、前記ゲート電極
と反対側に、該チャネル領域の電位を保持する為の接触
電極が設けられていることを特徴とするＳＯＩ型薄膜ト
ランジスタによって、ＯＦＦ時のソース／ドレイン耐圧
が向上すると同時に、前記接触電極（チャネルコンタク
ト）を設けた事による寄生容量の増加も少な（なるよう
にしたものである。
ば、基体上に設けられたゲート電極と、該ゲート電極上
にゲート絶縁膜を介して設けられた半導体層とを有する
ＳＯＩ型薄膜トランジスタにおいて、 前記半導体層のチャネル領域に対して、前記ゲート電極
と反対側に、該チャネル領域の電位を保持する為の接触
電極が設けられていることを特徴とするＳＯＩ型薄膜ト
ランジスタによって、ＯＦＦ時のソース／ドレイン耐圧
が向上すると同時に、前記接触電極（チャネルコンタク
ト）を設けた事による寄生容量の増加も少な（なるよう
にしたものである。
［実施例］
（実施例１）
第１図は、本発明によるＳＯＩ型薄膜電界効果トランジ
スタの断面図を示す。
スタの断面図を示す。
同図において、１は絶縁基板、２はゲート電極、３はゲ
ート絶縁膜、４はチャネル部、５及び６はソース、ドレ
イン領域である。
ート絶縁膜、４はチャネル部、５及び６はソース、ドレ
イン領域である。
第１図のような構造の電界効果型トランジスタは、ゲー
ト電極２にスイッチング信号を印加し、ソース、ドレイ
ン領域の一方に直流バイアスを印加し、他の一方を接地
し、この時チャネル領域も同時に接地することにより、
機能させることができる。
ト電極２にスイッチング信号を印加し、ソース、ドレイ
ン領域の一方に直流バイアスを印加し、他の一方を接地
し、この時チャネル領域も同時に接地することにより、
機能させることができる。
また第２図は、本実施例の平面図である。第２図におい
て、基板１上に設けられたゲート電極２は、コンタクト
ホール７ａを通じて引き出し電極８ａに接続されている
。ゲート電極２の上にはゲート絶縁膜を介してチャネル
、ソース、ドレインを形成する半導体層４，５．６が形
成され、コンタクトホール７ｃ、７ｄ、７ｂを介して、
それぞれ引き出し電極８ｃ、８ｄ、８ｂと接続されてい
る。ソース、ドレイン領域５．６はチャネル、コンタク
ト部分の半導体領域４と外周が重なっている。
て、基板１上に設けられたゲート電極２は、コンタクト
ホール７ａを通じて引き出し電極８ａに接続されている
。ゲート電極２の上にはゲート絶縁膜を介してチャネル
、ソース、ドレインを形成する半導体層４，５．６が形
成され、コンタクトホール７ｃ、７ｄ、７ｂを介して、
それぞれ引き出し電極８ｃ、８ｄ、８ｂと接続されてい
る。ソース、ドレイン領域５．６はチャネル、コンタク
ト部分の半導体領域４と外周が重なっている。
第３図に、第２図のチャネル・コンタクト部ＡＡ°の断
面図を記す。第３図において、９は層間絶縁膜であり、
１０はアルミ電極とオーミック接触させるために不純物
を高濃度に拡散させた半導体層である。
面図を記す。第３図において、９は層間絶縁膜であり、
１０はアルミ電極とオーミック接触させるために不純物
を高濃度に拡散させた半導体層である。
次に第４図から第９図に従って、本実施例のＳＯＩ型薄
膜電界効果トランジスタの作成方法を述べる。
膜電界効果トランジスタの作成方法を述べる。
初めに第４図に示す様に石英基板１１上にスパッタリン
グ法によりＷＳｉ２膜１１００ｎを堆積させ、その後バ
ターニングする事によりゲート電極１２を形成した。
グ法によりＷＳｉ２膜１１００ｎを堆積させ、その後バ
ターニングする事によりゲート電極１２を形成した。
次に第５図に示す様にゲート絶縁膜１３としてＳｉＯ□
膜５０ｎｍを光ＣＶＤ法により堆積した。
膜５０ｎｍを光ＣＶＤ法により堆積した。
次に減圧ＣＶＤ法により多結晶シリコンを１１００ｎ堆
積させた後、Ａｒレーザなスリット状に絞り、基板上を
走査させ、溶融再結晶させる事により単結晶化し、更に
全面にイオン打込法により、リンイオンを２ Ｘ １０
” ａｔｍｓ／ａｍ２の濃度で打ち込む。その後素子部
となるところのみを残して前記単結晶をパターニングす
る事により第６図に示すような半導体領域２０を形成し
た。
積させた後、Ａｒレーザなスリット状に絞り、基板上を
走査させ、溶融再結晶させる事により単結晶化し、更に
全面にイオン打込法により、リンイオンを２ Ｘ １０
” ａｔｍｓ／ａｍ２の濃度で打ち込む。その後素子部
となるところのみを残して前記単結晶をパターニングす
る事により第６図に示すような半導体領域２０を形成し
た。
次にソース、ドレイン領域を形成するためのチャネル領
域となる所にフォトレジスト・パターンを形成してやり
、その後イオン打込法により前記フォトレジスト・パタ
ーンをマスクとしてポロンイオンをＩ Ｘ １０”ａｔ
ｍｓ／ｃｍ２の濃度で打ち込む。
域となる所にフォトレジスト・パターンを形成してやり
、その後イオン打込法により前記フォトレジスト・パタ
ーンをマスクとしてポロンイオンをＩ Ｘ １０”ａｔ
ｍｓ／ｃｍ２の濃度で打ち込む。
次にイオン打ち込みにより破壊された結晶構造を、回復
させ、不純物を活性化させるために、９００℃で６０分
の熱処理を行なった（第７図）。
させ、不純物を活性化させるために、９００℃で６０分
の熱処理を行なった（第７図）。
次に層間絶縁膜１９として、常圧ＣＶＤ法によりＳｉＯ
□膜を６００ｎｍ堆積させた後、ゲート電極部、ソース
、ドレイン領域及びチャネルコンタクト部分にコンタク
トホールを形成した（第８図）。
□膜を６００ｎｍ堆積させた後、ゲート電極部、ソース
、ドレイン領域及びチャネルコンタクト部分にコンタク
トホールを形成した（第８図）。
最後にＡｌ−３ｉ （１％）を、スパッタリング法に
より１μｍ堆積させた後にパターニングし、弓出し電極
１８を形成した後、保護膜２２としてＰ Ｓ Ｇ （ｐ
ｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）を１μｍ
堆積した（第９図）。
より１μｍ堆積させた後にパターニングし、弓出し電極
１８を形成した後、保護膜２２としてＰ Ｓ Ｇ （ｐ
ｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）を１μｍ
堆積した（第９図）。
上記の手法により作成した電界効果型トランジスタにお
いて、チャネル部の電位を一定電位としての接地電位に
保持した状態で、ＯＦＦＦＦ−ソースレインの耐圧がＩ
ＯＶ以上ある事を確認した。
いて、チャネル部の電位を一定電位としての接地電位に
保持した状態で、ＯＦＦＦＦ−ソースレインの耐圧がＩ
ＯＶ以上ある事を確認した。
また寄生容量増加の原因となるチャネル領域、及びソー
ス／ドレイン領域以外の半導体領域に関しても、従来基
板側から半導体層、ゲート絶縁膜、ゲート電極を形成し
たような構造において、チャネルコンタクトを取る場合
には、ゲート電極とソース／ドレイン領域の位置合せの
マージン、及びゲート電極とコンタクトホールの位置合
せマージンが必要であったが、本発明では、ソース／ド
レイン領域とコンタクトホールの位置合せマージンだけ
で済み、同時にトランジスタの面積も小さくなり、寄生
容量が小さくなった。
ス／ドレイン領域以外の半導体領域に関しても、従来基
板側から半導体層、ゲート絶縁膜、ゲート電極を形成し
たような構造において、チャネルコンタクトを取る場合
には、ゲート電極とソース／ドレイン領域の位置合せの
マージン、及びゲート電極とコンタクトホールの位置合
せマージンが必要であったが、本発明では、ソース／ド
レイン領域とコンタクトホールの位置合せマージンだけ
で済み、同時にトランジスタの面積も小さくなり、寄生
容量が小さくなった。
（実施例２）
実施例１においては、ソース、ドレイン領域とチャネル
コンタクト部分の半導体の高濃度層とのリーク電流を防
ぐため、その間に間隔を置く必要があり、寄生容量は、
従来例に比べて小さくはなるが、ゼロには出来ない。
コンタクト部分の半導体の高濃度層とのリーク電流を防
ぐため、その間に間隔を置く必要があり、寄生容量は、
従来例に比べて小さくはなるが、ゼロには出来ない。
そこで本実施例では、第１０図のトランジスタの上面図
に示すようにチャネル部１４から直接チャネルコンタク
ト１７ｃを取ることを試みた。
に示すようにチャネル部１４から直接チャネルコンタク
ト１７ｃを取ることを試みた。
また、第１０図のＢ−Ｂ’及びｃ−ｃ’の断面図を第１
１図及び第１２図に示す。
１図及び第１２図に示す。
実施例１と同様に、石英基板１１上にゲート電極１２を
形成した後、ゲート絶縁膜１３を堆積させ、その後半導
体領域を形成した。その後ソース、ドレイン領域を形成
し、層間絶縁膜１９を堆積させた。次に前記層間絶縁膜
１３にコンタクトホール１７ａ〜１７ｄを形成した。こ
の時、第１０図に示すように、チャネルコンタクト１７
ａ〜１７ｄをチャネル部分１４に設けた。次に電極金属
中のＡ１がチャネル部１４に拡散するのを防止するため
、第１１図に示すバリア８２３として、ＷＳｉ２を、選
択ＣＶＤ法でコンタクトホール内にのみ堆積させた。そ
の後Ａｌ−３ｉの引出し電極１８ａ〜１８ｄを形成し、
最後に保護膜２２を堆積した。
形成した後、ゲート絶縁膜１３を堆積させ、その後半導
体領域を形成した。その後ソース、ドレイン領域を形成
し、層間絶縁膜１９を堆積させた。次に前記層間絶縁膜
１３にコンタクトホール１７ａ〜１７ｄを形成した。こ
の時、第１０図に示すように、チャネルコンタクト１７
ａ〜１７ｄをチャネル部分１４に設けた。次に電極金属
中のＡ１がチャネル部１４に拡散するのを防止するため
、第１１図に示すバリア８２３として、ＷＳｉ２を、選
択ＣＶＤ法でコンタクトホール内にのみ堆積させた。そ
の後Ａｌ−３ｉの引出し電極１８ａ〜１８ｄを形成し、
最後に保護膜２２を堆積した。
上記の製法で作成した電界効果型トランジスタは、チャ
ネル部を一定電位としての接地電位に保持することによ
り、ＯＦＦ時のソース／ドレイン耐圧が１０ｖ以上に向
上すると同時に、それに伴う寄生容量の増加もゼロにす
る事が可能になった。
ネル部を一定電位としての接地電位に保持することによ
り、ＯＦＦ時のソース／ドレイン耐圧が１０ｖ以上に向
上すると同時に、それに伴う寄生容量の増加もゼロにす
る事が可能になった。
［発明の効果］
以上説明した様に、基板側からゲート電極、ゲート絶縁
膜、半導体層を順次積層した構造を持つＳＯＩ型薄膜ト
ランジスタにおいて、チャネル領域上に該チャネル部を
一定電位に保持する為の接触電極を設けることによって
、チャネル領域に蓄積する少数キャリヤ、すなわちｐ−
ＭＯＳにおいては正孔が、前記電極より注入された電子
により、またｎ −Ｍ ＯＳにおいては前記電極より放
出される電子により消滅させることができる。このため
、ＯＦＦ時の絶縁耐圧を著しく向上させる事が可能とな
り、また微細構造となることも含めて前記発明を実施し
た際の寄生容量の増加も、極僅かに抑える事が可能であ
る。
膜、半導体層を順次積層した構造を持つＳＯＩ型薄膜ト
ランジスタにおいて、チャネル領域上に該チャネル部を
一定電位に保持する為の接触電極を設けることによって
、チャネル領域に蓄積する少数キャリヤ、すなわちｐ−
ＭＯＳにおいては正孔が、前記電極より注入された電子
により、またｎ −Ｍ ＯＳにおいては前記電極より放
出される電子により消滅させることができる。このため
、ＯＦＦ時の絶縁耐圧を著しく向上させる事が可能とな
り、また微細構造となることも含めて前記発明を実施し
た際の寄生容量の増加も、極僅かに抑える事が可能であ
る。
以上のような効果から、ＳＯＩ構造のトランジスタにお
いて、薄膜化による高モビリティ、および低寄生容量と
いった良好な特性を維持しつつ、ＯＦＦ時のドレイン耐
圧の劣化を改善した高性能な微細化された薄膜トランジ
スタを実現する事が可能となった。
いて、薄膜化による高モビリティ、および低寄生容量と
いった良好な特性を維持しつつ、ＯＦＦ時のドレイン耐
圧の劣化を改善した高性能な微細化された薄膜トランジ
スタを実現する事が可能となった。
第１図は実施例１の断面及び動作原理を表わす。
第２図は実施例１の平面図を表わす。
第３図は実施例１のチャネルコンタクト部Ａ−Ａ°の断
面図を表わす。 第４図から第９図は実施例１の製法を表わす。 第１０図は実施例２の平面図を表わす。 第１１図は第１０図のＢ−Ｂ’断面図を表わす。 第１２図は第１０図のｃ−ｃ’断面図を表わす。 第１３図は従来例の断面図及び動作原理を表ゎす。 １．１１，１０１は絶縁基板、 ２、１２．１０２はゲート電極、 ３．１３，１０３はゲート絶縁膜 ４、１４．１０４はチャネル部分、 ５、６．１５．１６．１０５．１０６はソース、ドレイ
ン領域、７ａ、 ７ｂ、 ７ｃ、 ７ｄ、 １７ａ、
１７ｂ、 １７ｃ、 １７ｄはコンタクトホール。 ８ａ、 ８ｂ、 ８ｃ、 ８ｄ、 １８ａ、 １８ｂ、
１８ｃ、 １８ｄは引出し電極、１０．２０は半導体
層、 ９．１９は層間絶縁膜、 ２２は保護膜、 ２３はバリア層である。 代理人 弁理士 山 下 穣 平 第１図 第２図 第 図 第 図 第 図 第 図 第 図
面図を表わす。 第４図から第９図は実施例１の製法を表わす。 第１０図は実施例２の平面図を表わす。 第１１図は第１０図のＢ−Ｂ’断面図を表わす。 第１２図は第１０図のｃ−ｃ’断面図を表わす。 第１３図は従来例の断面図及び動作原理を表ゎす。 １．１１，１０１は絶縁基板、 ２、１２．１０２はゲート電極、 ３．１３，１０３はゲート絶縁膜 ４、１４．１０４はチャネル部分、 ５、６．１５．１６．１０５．１０６はソース、ドレイ
ン領域、７ａ、 ７ｂ、 ７ｃ、 ７ｄ、 １７ａ、
１７ｂ、 １７ｃ、 １７ｄはコンタクトホール。 ８ａ、 ８ｂ、 ８ｃ、 ８ｄ、 １８ａ、 １８ｂ、
１８ｃ、 １８ｄは引出し電極、１０．２０は半導体
層、 ９．１９は層間絶縁膜、 ２２は保護膜、 ２３はバリア層である。 代理人 弁理士 山 下 穣 平 第１図 第２図 第 図 第 図 第 図 第 図 第 図
Claims (1)
- 基体上に設けられたゲート電極と、該ゲート電極上に
ゲート絶縁膜を介して設けられた半導体層とを有するＳ
ＯＩ型薄膜トランジスタにおいて、前記半導体層のチャ
ネル領域に対して、前記ゲート電極と反対側に、該チャ
ネル領域の電位を保持する為の接触電極が設けられてい
ることを特徴とするＳＯＩ型薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11684190A JPH0414261A (ja) | 1990-05-08 | 1990-05-08 | Ｓｏｉ型薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11684190A JPH0414261A (ja) | 1990-05-08 | 1990-05-08 | Ｓｏｉ型薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414261A true JPH0414261A (ja) | 1992-01-20 |
Family
ID=14696954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11684190A Pending JPH0414261A (ja) | 1990-05-08 | 1990-05-08 | Ｓｏｉ型薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414261A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730970B1 (en) * | 1999-11-16 | 2004-05-04 | Nec Lcd Technologies, Ltd. | Thin film transistor and fabrication method of the same |
| JP2011096795A (ja) * | 2009-10-29 | 2011-05-12 | Kazufumi Ogawa | Ｓｉ微粒子を用いたＴＦＴ及びその製造方法とそれらを用いたＴＦＴアレイと表示デバイス |
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1990
- 1990-05-08 JP JP11684190A patent/JPH0414261A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730970B1 (en) * | 1999-11-16 | 2004-05-04 | Nec Lcd Technologies, Ltd. | Thin film transistor and fabrication method of the same |
| JP2011096795A (ja) * | 2009-10-29 | 2011-05-12 | Kazufumi Ogawa | Ｓｉ微粒子を用いたＴＦＴ及びその製造方法とそれらを用いたＴＦＴアレイと表示デバイス |
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