JP2887032B2 - 薄膜トランジスタ回路およびその製造方法 - Google Patents
薄膜トランジスタ回路およびその製造方法Info
- Publication number
- JP2887032B2 JP2887032B2 JP29352692A JP29352692A JP2887032B2 JP 2887032 B2 JP2887032 B2 JP 2887032B2 JP 29352692 A JP29352692 A JP 29352692A JP 29352692 A JP29352692 A JP 29352692A JP 2887032 B2 JP2887032 B2 JP 2887032B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor layer
- silicon semiconductor
- channel
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010409 thin film Substances 0.000 title claims description 90
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 120
- 229910052710 silicon Inorganic materials 0.000 claims description 71
- 239000010703 silicon Substances 0.000 claims description 71
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 39
- 239000010408 film Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 28
- 150000002500 ions Chemical class 0.000 description 20
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- -1 phosphorus ions Chemical class 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 238000009751 slip forming Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置の表示部
駆動回路などに用いられ、特に、ドライバモノリシック
型のアクティブマトリクス基板に適した薄膜トランジス
タ回路に関する。
駆動回路などに用いられ、特に、ドライバモノリシック
型のアクティブマトリクス基板に適した薄膜トランジス
タ回路に関する。
【０００２】
【従来の技術】従来、液晶表示装置などの駆動回路とし
て、ＮＯＴ型、ＮＯＲ型、ＮＡＮＤ型などの薄膜トラン
ジスタ回路が用いられている。
て、ＮＯＴ型、ＮＯＲ型、ＮＡＮＤ型などの薄膜トラン
ジスタ回路が用いられている。
【０００３】図１に従来の薄膜トランジスタ回路の平面
図およびＡ−Ａ’線断面図を示す。この薄膜トランジス
タ回路はＮＯＴ型回路とされている。
図およびＡ−Ａ’線断面図を示す。この薄膜トランジス
タ回路はＮＯＴ型回路とされている。
【０００４】この薄膜トランジスタ回路においては、絶
縁性基板５０１上に負荷抵抗用薄膜トランジスタ５２１
と駆動用薄膜トランジスタ５２２とが設けられている。
負荷抵抗用薄膜トランジスタ５２１は、ゲート電極５０
２、ゲート絶縁膜５０４、チャネルとなるアモルファス
シリコン半導体層５０５、電気的に分離されたソース領
域・ドレイン領域となるｎ+シリコン半導体層５０７、
５０８がこの順に積層されてなっている。駆動用薄膜ト
ランジスタ５２２は、ゲート電極５０３、ゲート絶縁膜
５０４、チャネルとなるアモルファスシリコン半導体層
５０６、電気的に分離されたソース領域・ドレイン領域
となるｎ+シリコン半導体層５０９、５１０がこの順に
積層されてなっている。
縁性基板５０１上に負荷抵抗用薄膜トランジスタ５２１
と駆動用薄膜トランジスタ５２２とが設けられている。
負荷抵抗用薄膜トランジスタ５２１は、ゲート電極５０
２、ゲート絶縁膜５０４、チャネルとなるアモルファス
シリコン半導体層５０５、電気的に分離されたソース領
域・ドレイン領域となるｎ+シリコン半導体層５０７、
５０８がこの順に積層されてなっている。駆動用薄膜ト
ランジスタ５２２は、ゲート電極５０３、ゲート絶縁膜
５０４、チャネルとなるアモルファスシリコン半導体層
５０６、電気的に分離されたソース領域・ドレイン領域
となるｎ+シリコン半導体層５０９、５１０がこの順に
積層されてなっている。
【０００５】負荷抵抗用薄膜トランジスタ５２１のゲー
ト電極５０２は電源配線５１１とコンタクトホール５１
２によって接続されている。負荷抵抗用薄膜トランジス
タ５２１のソース領域５０７は電源配線５１１と電気的
に接続され、ドレイン領域５０８は出力配線５１３と電
気的に接続されている。駆動用薄膜トランジスタ５２２
のソース領域５０９は出力配線５１３と電気的に接続さ
れ、ドレイン領域５１０は接地配線５１４と電気的に接
続されている。
ト電極５０２は電源配線５１１とコンタクトホール５１
２によって接続されている。負荷抵抗用薄膜トランジス
タ５２１のソース領域５０７は電源配線５１１と電気的
に接続され、ドレイン領域５０８は出力配線５１３と電
気的に接続されている。駆動用薄膜トランジスタ５２２
のソース領域５０９は出力配線５１３と電気的に接続さ
れ、ドレイン領域５１０は接地配線５１４と電気的に接
続されている。
【０００６】上記薄膜トランジスタ回路において、駆動
用薄膜トランジスタ５２２のゲート電極５０６にローレ
ベルの電圧が印加されてＯＦＦ状態になると、電源配線
５１１から供給される電流は負荷抵抗用薄膜トランジス
タ５２１を介して全て出力配線５１３側に流れる。ま
た、駆動用薄膜トランジスタ５２２のゲート電極５０６
にハイレベルの電圧が印加されてＯＮ状態になると、接
地配線５１４側に電流が流れて出力配線５１３側の電圧
レベルはほぼ接地電位となる。ここで、負荷抵抗用薄膜
トランジスタ５２１の抵抗を設定することにより、駆動
用薄膜トランジスタがＯＦＦ状態の時の出力配線５１３
からの出力をハイレベルに調整することができ、また、
駆動用薄膜トランジスタがＯＮ状態の時の出力配線５１
３からの出力をローレベルに制御することができる。
用薄膜トランジスタ５２２のゲート電極５０６にローレ
ベルの電圧が印加されてＯＦＦ状態になると、電源配線
５１１から供給される電流は負荷抵抗用薄膜トランジス
タ５２１を介して全て出力配線５１３側に流れる。ま
た、駆動用薄膜トランジスタ５２２のゲート電極５０６
にハイレベルの電圧が印加されてＯＮ状態になると、接
地配線５１４側に電流が流れて出力配線５１３側の電圧
レベルはほぼ接地電位となる。ここで、負荷抵抗用薄膜
トランジスタ５２１の抵抗を設定することにより、駆動
用薄膜トランジスタがＯＦＦ状態の時の出力配線５１３
からの出力をハイレベルに調整することができ、また、
駆動用薄膜トランジスタがＯＮ状態の時の出力配線５１
３からの出力をローレベルに制御することができる。
【０００７】
【発明が解決しようとする課題】上記従来の薄膜トラン
ジスタ回路においては、薄膜トランジスタ５２１を負荷
抵抗体として使用している。このため、駆動用薄膜トラ
ンジスタと負荷抵抗用薄膜トランジスタとの電流利得比
を５０倍以上に取る必要があり（駆動用電流利得が負荷
抵抗用電流利得の５０倍ということですか）、薄膜トラ
ンジスタ回路の回路面積が大きくなるという問題点があ
る。またＮＯＲ型回路、ＮＡＮＤ型回路についても同様
の問題点がある。
ジスタ回路においては、薄膜トランジスタ５２１を負荷
抵抗体として使用している。このため、駆動用薄膜トラ
ンジスタと負荷抵抗用薄膜トランジスタとの電流利得比
を５０倍以上に取る必要があり（駆動用電流利得が負荷
抵抗用電流利得の５０倍ということですか）、薄膜トラ
ンジスタ回路の回路面積が大きくなるという問題点があ
る。またＮＯＲ型回路、ＮＡＮＤ型回路についても同様
の問題点がある。
【０００８】本発明は上記問題点を解決するためになさ
れたものであり、その目的は回路面積が小さく、特性の
優れた薄膜トランジスタ回路およびその製造方法を提供
することにある。
れたものであり、その目的は回路面積が小さく、特性の
優れた薄膜トランジスタ回路およびその製造方法を提供
することにある。
【０００９】
【課題を解決するための手段】本発明の薄膜トランジス
タ回路は、相互に近接した状態で、電源用電極、負荷抵
抗体、出力用電極、チャネルおよび接地用電極がこの順
に形成されたＮＯＴ型薄膜トランジスタ回路であって、
基板上に形成されたゲート電極と、該ゲート電極が形成
された基板上のほぼ全面に形成されたゲート絶縁膜と、
該ゲート絶縁膜の上に形成された、ｎ+シリコン半導体
層からなる該電源用電極、該出力用電極および該接地用
電極、ｎ-シリコン半導体層からなる該負荷抵抗体、お
よび真性アモルファスシリコン半導体層からなりゲート
電極と対向するようにして形成された該チャネルと、を
有し、該電源用電極、該出力用電極、該接地用電極、該
負荷抵抗体及び該チャネルは、同一の半導体層に形成さ
れており、そのことにより上記目的が達成される。
タ回路は、相互に近接した状態で、電源用電極、負荷抵
抗体、出力用電極、チャネルおよび接地用電極がこの順
に形成されたＮＯＴ型薄膜トランジスタ回路であって、
基板上に形成されたゲート電極と、該ゲート電極が形成
された基板上のほぼ全面に形成されたゲート絶縁膜と、
該ゲート絶縁膜の上に形成された、ｎ+シリコン半導体
層からなる該電源用電極、該出力用電極および該接地用
電極、ｎ-シリコン半導体層からなる該負荷抵抗体、お
よび真性アモルファスシリコン半導体層からなりゲート
電極と対向するようにして形成された該チャネルと、を
有し、該電源用電極、該出力用電極、該接地用電極、該
負荷抵抗体及び該チャネルは、同一の半導体層に形成さ
れており、そのことにより上記目的が達成される。
【００１０】本発明の薄膜トランジスタ回路は、相互に
近接した状態で、電源用電極、負荷抵抗体および出力用
電極がこの順に形成され、該出力用電極から２つに分岐
してそれぞれチャネルと接地用電極とがこの順に形成さ
れたＮＯＲ型薄膜トランジスタ回路であって、基板上に
形成された２つのゲート電極と、該ゲート電極が形成さ
れた基板上のほぼ全面に形成されたゲート絶縁膜と、該
ゲート絶縁膜の上に形成された、ｎ+シリコン半導体層
からなる該電源用電極、該出力用電極および該接地用電
極、ｎ-シリコン半導体層からなる該負荷抵抗体、およ
び真性アモルファスシリコン半導体層からなり２つのゲ
ート電極と各々対向するようにして形成された該チャネ
ルと、を有し、該電源用電極、該出力用電極、該接地用
電極、該負荷抵抗体及び該チャネルは、同一の半導体層
に形成されており、そのことにより上記目的が達成され
る。
近接した状態で、電源用電極、負荷抵抗体および出力用
電極がこの順に形成され、該出力用電極から２つに分岐
してそれぞれチャネルと接地用電極とがこの順に形成さ
れたＮＯＲ型薄膜トランジスタ回路であって、基板上に
形成された２つのゲート電極と、該ゲート電極が形成さ
れた基板上のほぼ全面に形成されたゲート絶縁膜と、該
ゲート絶縁膜の上に形成された、ｎ+シリコン半導体層
からなる該電源用電極、該出力用電極および該接地用電
極、ｎ-シリコン半導体層からなる該負荷抵抗体、およ
び真性アモルファスシリコン半導体層からなり２つのゲ
ート電極と各々対向するようにして形成された該チャネ
ルと、を有し、該電源用電極、該出力用電極、該接地用
電極、該負荷抵抗体及び該チャネルは、同一の半導体層
に形成されており、そのことにより上記目的が達成され
る。
【００１１】本発明の薄膜トランジスタ回路は、相互に
近接した状態で、電源用電極、負荷抵抗体、出力用電
極、第１のチャネル、接続用電極、第２のチャネルおよ
び接地用電極がこの順に形成された、ＮＡＮＤ型薄膜ト
ランジスタ回路であって、基板上に形成された２つのゲ
ート電極と、該ゲート電極が形成された基板上のほぼ全
面に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に
形成された、ｎ+シリコン半導体層からなる該電源用電
極、該出力用電極、該接続用電極および該接地用電極、
ｎ-シリコン半導体層からなる該負荷抵抗体、および真
性アモルファスシリコン半導体層からなり２つのゲート
電極と各々対向するようにして形成された該第１のチャ
ネルと該第２のチャネルと、を有し、該電源用電極、該
出力用電極、該接地用電極、該負荷抵抗体及び該チャネ
ルは、同一の半導体層に形成されており、そのことによ
り上記目的が達成される。
近接した状態で、電源用電極、負荷抵抗体、出力用電
極、第１のチャネル、接続用電極、第２のチャネルおよ
び接地用電極がこの順に形成された、ＮＡＮＤ型薄膜ト
ランジスタ回路であって、基板上に形成された２つのゲ
ート電極と、該ゲート電極が形成された基板上のほぼ全
面に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に
形成された、ｎ+シリコン半導体層からなる該電源用電
極、該出力用電極、該接続用電極および該接地用電極、
ｎ-シリコン半導体層からなる該負荷抵抗体、および真
性アモルファスシリコン半導体層からなり２つのゲート
電極と各々対向するようにして形成された該第１のチャ
ネルと該第２のチャネルと、を有し、該電源用電極、該
出力用電極、該接地用電極、該負荷抵抗体及び該チャネ
ルは、同一の半導体層に形成されており、そのことによ
り上記目的が達成される。
【００１２】本発明の薄膜トランジスタの製造方法は、
相互に近接した状態で、電源用電極、負荷抵抗体、出力
用電極、チャネルおよび接地用電極がこの順に形成され
たＮＯＴ型薄膜トランジスタ回路の製造方法において、
基板上にゲート電極を形成する工程と、該ゲート電極が
形成された基板上のほぼ全面に、ゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜の上の、該電源用電極、該負
荷抵抗体、該出力用電極、該チャネルおよび該接地用電
極が形成される部分にアモルファスシリコン半導体層を
形成する工程と、該チャネルとなる部分上に第１のマス
クを形成し、該第１のマスク上からイオンシャワードー
ピングすることによりｎ-シリコン半導体層を形成し、
さらに、該負荷抵抗となる部分上に第２のマスクを形成
し、該第１および第２のマスク上からイオンシャワード
ーピングすることによりｎ+シリコン半導体層を形成し
て、ｎ+シリコン半導体層からなる該電源用電極、該出
力用電極および該接地用電極、ｎ-シリコン半導体層か
らなる該負荷抵抗体、および真性アモルファスシリコン
半導体層からなる該チャネルを形成する工程と、を含
み、そのことにより上記目的が達成される。
相互に近接した状態で、電源用電極、負荷抵抗体、出力
用電極、チャネルおよび接地用電極がこの順に形成され
たＮＯＴ型薄膜トランジスタ回路の製造方法において、
基板上にゲート電極を形成する工程と、該ゲート電極が
形成された基板上のほぼ全面に、ゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜の上の、該電源用電極、該負
荷抵抗体、該出力用電極、該チャネルおよび該接地用電
極が形成される部分にアモルファスシリコン半導体層を
形成する工程と、該チャネルとなる部分上に第１のマス
クを形成し、該第１のマスク上からイオンシャワードー
ピングすることによりｎ-シリコン半導体層を形成し、
さらに、該負荷抵抗となる部分上に第２のマスクを形成
し、該第１および第２のマスク上からイオンシャワード
ーピングすることによりｎ+シリコン半導体層を形成し
て、ｎ+シリコン半導体層からなる該電源用電極、該出
力用電極および該接地用電極、ｎ-シリコン半導体層か
らなる該負荷抵抗体、および真性アモルファスシリコン
半導体層からなる該チャネルを形成する工程と、を含
み、そのことにより上記目的が達成される。
【００１３】本発明の薄膜トランジスタの製造方法は、
相互に近接した状態で、電源用電極、負荷抵抗体および
出力用電極が形成され、該出力用電極から２つに分岐し
てそれぞれチャネルと接地用電極とが形成されたＮＯＲ
型薄膜トランジスタ回路の製造方法において、基板上に
２つのゲート電極を形成する工程と、該ゲート電極が形
成された基板上のほぼ全面に、ゲート絶縁膜を形成する
工程と、該ゲート絶縁膜の上の、該電源用電極、該負荷
抵抗体、該出力用電極、該チャネルおよび該接地用電極
が形成される部分にアモルファスシリコン半導体層を形
成する工程と、該チャネルとなる部分上に第１のマスク
を形成し、該第１のマスク上からイオンシャワードーピ
ングすることによりｎ-シリコン半導体層を形成し、さ
らに、該負荷抵抗となる部分上に第２のマスクを形成
し、該第１および第２のマスク上からイオンシャワード
ーピングすることによりｎ+シリコン半導体層を形成し
て、ｎ+シリコン半導体層からなる該電源用電極、該出
力用電極および該接地用電極、ｎ-シリコン半導体層か
らなる該負荷抵抗体、および真性アモルファスシリコン
半導体層からなる該チャネルを形成する工程と、を含
み、そのことにより上記目的が達成される。
相互に近接した状態で、電源用電極、負荷抵抗体および
出力用電極が形成され、該出力用電極から２つに分岐し
てそれぞれチャネルと接地用電極とが形成されたＮＯＲ
型薄膜トランジスタ回路の製造方法において、基板上に
２つのゲート電極を形成する工程と、該ゲート電極が形
成された基板上のほぼ全面に、ゲート絶縁膜を形成する
工程と、該ゲート絶縁膜の上の、該電源用電極、該負荷
抵抗体、該出力用電極、該チャネルおよび該接地用電極
が形成される部分にアモルファスシリコン半導体層を形
成する工程と、該チャネルとなる部分上に第１のマスク
を形成し、該第１のマスク上からイオンシャワードーピ
ングすることによりｎ-シリコン半導体層を形成し、さ
らに、該負荷抵抗となる部分上に第２のマスクを形成
し、該第１および第２のマスク上からイオンシャワード
ーピングすることによりｎ+シリコン半導体層を形成し
て、ｎ+シリコン半導体層からなる該電源用電極、該出
力用電極および該接地用電極、ｎ-シリコン半導体層か
らなる該負荷抵抗体、および真性アモルファスシリコン
半導体層からなる該チャネルを形成する工程と、を含
み、そのことにより上記目的が達成される。
【００１４】本発明の薄膜トランジスタの製造方法は、
相互に近接した状態で、電源用電極、負荷抵抗体、出力
用電極、第１のチャネル、接続用電極、第２のチャネル
および接地用電極が形成されたＮＡＮＤ型薄膜トランジ
スタ回路の製造方法において、基板上に２つのゲート電
極を形成する工程と、該ゲート電極が形成された基板上
のほぼ全面に、ゲート絶縁膜を形成する工程と、該ゲー
ト絶縁膜の上の、該電源用電極、該負荷抵抗体、該出力
用電極、該チャネル、該接続用電極および該接地用電極
が形成される部分にアモルファスシリコン半導体層を形
成する工程と、該チャネルとなる部分上に第１のマスク
を形成し、該第１のマスク上からイオンシャワードーピ
ングすることによりｎ-シリコン半導体層を形成し、さ
らに、該負荷抵抗となる部分上に第２のマスクを形成
し、該第１および第２のマスク上からイオンシャワード
ーピングすることによりｎ+シリコン半導体層を形成し
て、ｎ+シリコン半導体層からなる該電源用電極、該出
力用電極、該接続用電極および該接地用電極、ｎ-シリ
コン半導体層からなる該負荷抵抗体、および真性アモル
ファスシリコン半導体層からなる該チャネルを形成する
工程と、を含み、そのことにより上記目的が達成され
る。
相互に近接した状態で、電源用電極、負荷抵抗体、出力
用電極、第１のチャネル、接続用電極、第２のチャネル
および接地用電極が形成されたＮＡＮＤ型薄膜トランジ
スタ回路の製造方法において、基板上に２つのゲート電
極を形成する工程と、該ゲート電極が形成された基板上
のほぼ全面に、ゲート絶縁膜を形成する工程と、該ゲー
ト絶縁膜の上の、該電源用電極、該負荷抵抗体、該出力
用電極、該チャネル、該接続用電極および該接地用電極
が形成される部分にアモルファスシリコン半導体層を形
成する工程と、該チャネルとなる部分上に第１のマスク
を形成し、該第１のマスク上からイオンシャワードーピ
ングすることによりｎ-シリコン半導体層を形成し、さ
らに、該負荷抵抗となる部分上に第２のマスクを形成
し、該第１および第２のマスク上からイオンシャワード
ーピングすることによりｎ+シリコン半導体層を形成し
て、ｎ+シリコン半導体層からなる該電源用電極、該出
力用電極、該接続用電極および該接地用電極、ｎ-シリ
コン半導体層からなる該負荷抵抗体、および真性アモル
ファスシリコン半導体層からなる該チャネルを形成する
工程と、を含み、そのことにより上記目的が達成され
る。
【００１５】
【作用】本発明の薄膜トランジスタ回路においては、負
荷抵抗体としてｎ-シリコン半導体層が設けられてい
る。ｎ-シリコン半導体層は、アモルファスシリコン半
導体層にイオンシャワードーピングすることにより、面
抵抗高く、かつ、精度よく形成できる。よって、薄膜ト
ランジスタを負荷抵抗体として用いる回路に比べて回路
面積を小さくすることができ、回路の消費電流を小さく
することができる。また、アモルファスシリコン半導体
層にｎ+イオンシャワードーピングすることにより、出
力用電極および接地用電極となるｎ+シリコン半導体層
をゲート電極に自己整合するように形成できるので、ゲ
ート・出力用電極間容量およびゲート・接地用電極間容
量を減少させることができ、回路の性能を向上させるこ
とができる。さらに、本発明の薄膜トランジスタ回路
は、アクティブマトリクス型液晶表示装置の表示部に形
成される画素駆動用の薄膜トランジスタとほぼ同様の製
造工程で作製できるので、ドライバモノリシック型のア
クティブマトリクス基板にも容易に適用することができ
る。
荷抵抗体としてｎ-シリコン半導体層が設けられてい
る。ｎ-シリコン半導体層は、アモルファスシリコン半
導体層にイオンシャワードーピングすることにより、面
抵抗高く、かつ、精度よく形成できる。よって、薄膜ト
ランジスタを負荷抵抗体として用いる回路に比べて回路
面積を小さくすることができ、回路の消費電流を小さく
することができる。また、アモルファスシリコン半導体
層にｎ+イオンシャワードーピングすることにより、出
力用電極および接地用電極となるｎ+シリコン半導体層
をゲート電極に自己整合するように形成できるので、ゲ
ート・出力用電極間容量およびゲート・接地用電極間容
量を減少させることができ、回路の性能を向上させるこ
とができる。さらに、本発明の薄膜トランジスタ回路
は、アクティブマトリクス型液晶表示装置の表示部に形
成される画素駆動用の薄膜トランジスタとほぼ同様の製
造工程で作製できるので、ドライバモノリシック型のア
クティブマトリクス基板にも容易に適用することができ
る。
【００１６】
【実施例】以下に本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１７】（実施例１）図１に、実施例１の薄膜トラ
ンジスタ回路の平面図および断面図を示す。この薄膜ト
ランジスタ回路はＮＯＴ型回路とされている。
ンジスタ回路の平面図および断面図を示す。この薄膜ト
ランジスタ回路はＮＯＴ型回路とされている。
【００１８】この薄膜トランジスタ回路においては、絶
縁性基板１０１上に、ゲート電極１０２、ゲート絶縁膜
１０３、チャネルとしてのアモルファスシリコン半導体
層１０７および出力用電極・接地用電極としてのｎ+シ
リコン半導体層１０８からなる駆動用薄膜トランジスタ
が設けられている。負荷抵抗体としては、ｎ-シリコン
半導体層１０５が形成され、電源用電極としてｎ+シリ
コン半導体層１０４が形成されている。
縁性基板１０１上に、ゲート電極１０２、ゲート絶縁膜
１０３、チャネルとしてのアモルファスシリコン半導体
層１０７および出力用電極・接地用電極としてのｎ+シ
リコン半導体層１０８からなる駆動用薄膜トランジスタ
が設けられている。負荷抵抗体としては、ｎ-シリコン
半導体層１０５が形成され、電源用電極としてｎ+シリ
コン半導体層１０４が形成されている。
【００１９】出力用電極１０８は出力配線１１０と電気
的に接続され、接地用電極１０８は接地配線１１１と電
気的に接続されている。また、電源用電極１０４は電源
配線１０９に電気的に接続されている。
的に接続され、接地用電極１０８は接地配線１１１と電
気的に接続されている。また、電源用電極１０４は電源
配線１０９に電気的に接続されている。
【００２０】この薄膜トランジスタ回路において、駆動
用薄膜トランジスタのゲート電極１０２にローレベルの
電圧が印加されてＯＦＦ状態になると、電源配線１０９
からの電流は負荷抵抗としてのｎ-シリコン半導体層１
０５を介して全て出力配線１１０側に流れる。そして、
出力配線１１０からの出力はハイレベルとなる。また、
駆動用薄膜トランジスタのゲート電極１０２にハイレベ
ルの電圧が印加されてＯＮ状態になると、接地配線１１
１側に電流が流れて出力配線１１０側の電圧レベルはほ
ぼ接地電位となる。そして、出力配線１１０からの出力
はローレベルとなる。
用薄膜トランジスタのゲート電極１０２にローレベルの
電圧が印加されてＯＦＦ状態になると、電源配線１０９
からの電流は負荷抵抗としてのｎ-シリコン半導体層１
０５を介して全て出力配線１１０側に流れる。そして、
出力配線１１０からの出力はハイレベルとなる。また、
駆動用薄膜トランジスタのゲート電極１０２にハイレベ
ルの電圧が印加されてＯＮ状態になると、接地配線１１
１側に電流が流れて出力配線１１０側の電圧レベルはほ
ぼ接地電位となる。そして、出力配線１１０からの出力
はローレベルとなる。
【００２１】この薄膜トランジスタ回路は、図２（ａ）
〜（ｅ）に示すような製造工程に従って作製される。
〜（ｅ）に示すような製造工程に従って作製される。
【００２２】まず、図２（ａ）に示すように、ガラス基
板１０１上にスパッターによりタンタルを厚み３０００
オングストローム成膜し、フォトレジスト法により所定
のパターンにエッチングしてゲート電極１０２を形成す
る。
板１０１上にスパッターによりタンタルを厚み３０００
オングストローム成膜し、フォトレジスト法により所定
のパターンにエッチングしてゲート電極１０２を形成す
る。
【００２３】次に、図２（ｂ）に示すように、ＣＶＤ法
によりゲート絶縁膜１０３として窒化シリコンを厚み３
０００オングストロームに積層し、連続してアモルファ
スシリコン半導体層１２４を厚み３００オングストロー
ムに積層する。
によりゲート絶縁膜１０３として窒化シリコンを厚み３
０００オングストロームに積層し、連続してアモルファ
スシリコン半導体層１２４を厚み３００オングストロー
ムに積層する。
【００２４】その後、フォトレジストを基板表面に塗布
して基板裏面より露光することにより、図２（ｃ）に示
すようなゲート電極１０２と同一のフォトレジストパタ
ーン１２５を形成する。そして、イオンシャワードーピ
ング法によりリンイオンをアモルファスシリコン半導体
層１２４に注入することにより、自己整合的にｎ-シリ
コン半導体層１２６とする。この時、フォトレジストパ
ターン１２５で覆われた部分は、アモルファスシリコン
半導体層として残されチャネル１０７となる。上記にお
いて、イオンドーズ量としては例えば、１０13ｃｍ-2程
度とすることができる。
して基板裏面より露光することにより、図２（ｃ）に示
すようなゲート電極１０２と同一のフォトレジストパタ
ーン１２５を形成する。そして、イオンシャワードーピ
ング法によりリンイオンをアモルファスシリコン半導体
層１２４に注入することにより、自己整合的にｎ-シリ
コン半導体層１２６とする。この時、フォトレジストパ
ターン１２５で覆われた部分は、アモルファスシリコン
半導体層として残されチャネル１０７となる。上記にお
いて、イオンドーズ量としては例えば、１０13ｃｍ-2程
度とすることができる。
【００２５】さらに、フォトレジストパターン１２５を
除去せずに残して、基板上に新しくフォトレジストを塗
布し、ｎ+シリコン半導体層を形成する部分のフォトレ
ジストを除去して、図２（ｄ）に示すようなフォトレジ
ストパターン１２７を形成する。そして、イオンシャワ
ードーピング法によりリンイオンをアモルファスシリコ
ン半導体層１２６に注入することにより、自己整合的に
ｎ+シリコン半導体層１０８、１０４とする。この時、
フォトレジストパターン１２５、１２７で覆われた部分
はｎ-シリコン半導体層として残される。上記におい
て、イオンドーズ量としては例えば、１０15ｃｍ-2程度
とすることができる。その後、フォトレジストパターン
を全て除去する。
除去せずに残して、基板上に新しくフォトレジストを塗
布し、ｎ+シリコン半導体層を形成する部分のフォトレ
ジストを除去して、図２（ｄ）に示すようなフォトレジ
ストパターン１２７を形成する。そして、イオンシャワ
ードーピング法によりリンイオンをアモルファスシリコ
ン半導体層１２６に注入することにより、自己整合的に
ｎ+シリコン半導体層１０８、１０４とする。この時、
フォトレジストパターン１２５、１２７で覆われた部分
はｎ-シリコン半導体層として残される。上記におい
て、イオンドーズ量としては例えば、１０15ｃｍ-2程度
とすることができる。その後、フォトレジストパターン
を全て除去する。
【００２６】次に、この状態のアモルファスシリコン半
導体層を、図２（ｅ）に示すように、薄膜トランジスタ
部分と負荷抵抗部分を残してパターニングする。その
後、スパッタリングによりチタンを厚み３０００オング
ストロームに積層してパターニングすることにより電源
配線１０９、出力配線１１０および接地配線１１１を形
成する。
導体層を、図２（ｅ）に示すように、薄膜トランジスタ
部分と負荷抵抗部分を残してパターニングする。その
後、スパッタリングによりチタンを厚み３０００オング
ストロームに積層してパターニングすることにより電源
配線１０９、出力配線１１０および接地配線１１１を形
成する。
【００２７】この実施例においては、ｎ-シリコン半導
体層を精度よく形成することができ、回路面積を小さく
することができた。また、負荷抵抗を高抵抗にすること
ができ、回路の消費電流を小さくすることができた。
体層を精度よく形成することができ、回路面積を小さく
することができた。また、負荷抵抗を高抵抗にすること
ができ、回路の消費電流を小さくすることができた。
【００２８】（実施例２）図３に、実施例２の薄膜トラ
ンジスタ回路の平面図を示す。この薄膜トランジスタ回
路はＮＯＲ回路とされている。
ンジスタ回路の平面図を示す。この薄膜トランジスタ回
路はＮＯＲ回路とされている。
【００２９】この薄膜トランジスタ回路においては、絶
縁性基板上に２つの駆動用薄膜トランジスタが設けられ
ている。一方の駆動用薄膜トランジスタは、ゲート電極
３０１、ゲート絶縁膜、チャネルとしてのアモルファス
シリコン半導体層３０４および出力用電極・接地用電極
としてのｎ+シリコン半導体層３０７、３０８からなっ
ている。他方の駆動用薄膜トランジスタは、ゲート電極
３０２、ゲート絶縁膜、チャネルとしてのアモルファス
シリコン半導体層３０５および出力用電極・接地用電極
としてのｎ+シリコン半導体層３０７、３０９からなっ
ている。また、負荷抵抗として、ｎ-シリコン半導体層
３０３が形成され、電源用電極としてｎ+シリコン半導
体層３０６が形成されている。
縁性基板上に２つの駆動用薄膜トランジスタが設けられ
ている。一方の駆動用薄膜トランジスタは、ゲート電極
３０１、ゲート絶縁膜、チャネルとしてのアモルファス
シリコン半導体層３０４および出力用電極・接地用電極
としてのｎ+シリコン半導体層３０７、３０８からなっ
ている。他方の駆動用薄膜トランジスタは、ゲート電極
３０２、ゲート絶縁膜、チャネルとしてのアモルファス
シリコン半導体層３０５および出力用電極・接地用電極
としてのｎ+シリコン半導体層３０７、３０９からなっ
ている。また、負荷抵抗として、ｎ-シリコン半導体層
３０３が形成され、電源用電極としてｎ+シリコン半導
体層３０６が形成されている。
【００３０】各駆動用薄膜トランジスタの出力用電極３
０７は出力配線３１１と電気的に接続され、接地用電極
３０８、３０９は接地配線３１２と電気的に接続されて
いる。また、電源用電極３０６は電源配線３１０に電気
的に接続されている。
０７は出力配線３１１と電気的に接続され、接地用電極
３０８、３０９は接地配線３１２と電気的に接続されて
いる。また、電源用電極３０６は電源配線３１０に電気
的に接続されている。
【００３１】この薄膜トランジスタ回路において、２つ
の駆動用薄膜トランジスタのゲート電極３０１、３０２
の両方にローレベルの電圧が印加されてＯＦＦ状態にな
ると、電源配線３１０からの電流は負荷抵抗体としての
ｎ-シリコン半導体層３０３を介して全て出力配線３１
１側に流れる。そして、出力配線３１１からの出力はハ
イレベルとなる。また、２つの駆動用薄膜トランジスタ
のゲート電極３０１、３０２の一方または両方にハイレ
ベルの電圧が印加されてＯＮ状態になると、接地配線３
１２側に電流が流れて出力配線３１１側の電圧レベルは
ほぼ接地電池となる。そして、出力配線３１１からの出
力はローレベルとなる。
の駆動用薄膜トランジスタのゲート電極３０１、３０２
の両方にローレベルの電圧が印加されてＯＦＦ状態にな
ると、電源配線３１０からの電流は負荷抵抗体としての
ｎ-シリコン半導体層３０３を介して全て出力配線３１
１側に流れる。そして、出力配線３１１からの出力はハ
イレベルとなる。また、２つの駆動用薄膜トランジスタ
のゲート電極３０１、３０２の一方または両方にハイレ
ベルの電圧が印加されてＯＮ状態になると、接地配線３
１２側に電流が流れて出力配線３１１側の電圧レベルは
ほぼ接地電池となる。そして、出力配線３１１からの出
力はローレベルとなる。
【００３２】この薄膜トランジスタ回路の作製は、以下
のようにして行うことができる。
のようにして行うことができる。
【００３３】まず、ガラス基板上にスパッターによりタ
ンタルを厚み３０００オングストローム成膜し、フォト
レジスト法により所定のパターンにエッチングしてゲー
ト電極３０１、３０２を形成する。
ンタルを厚み３０００オングストローム成膜し、フォト
レジスト法により所定のパターンにエッチングしてゲー
ト電極３０１、３０２を形成する。
【００３４】次に、ＣＶＤ法によりゲート絶縁膜として
窒化シリコンを厚み３０００オングストロームに積層
し、連続してアモルファスシリコン半導体層を厚み３０
０オングストロームに積層する。
窒化シリコンを厚み３０００オングストロームに積層
し、連続してアモルファスシリコン半導体層を厚み３０
０オングストロームに積層する。
【００３５】その後、フォトレジストを基板表面に塗布
して基板裏面より露光することにより、ゲート電極３０
１、３０２と同一のフォトレジストパターンを形成す
る。そして、イオンシャワードーピング法によりリンイ
オンをアモルファスシリコン半導体層に注入することに
より、自己整合的にｎ-シリコン半導体層３０３とす
る。この時、フォトレジストで覆われた部分は、アモル
ファスシリコン半導体層として残されチャネル３０４、
３０５となる。上記において、イオンドーズ量としては
例えば、１０13ｃｍ-2程度とすることができる。
して基板裏面より露光することにより、ゲート電極３０
１、３０２と同一のフォトレジストパターンを形成す
る。そして、イオンシャワードーピング法によりリンイ
オンをアモルファスシリコン半導体層に注入することに
より、自己整合的にｎ-シリコン半導体層３０３とす
る。この時、フォトレジストで覆われた部分は、アモル
ファスシリコン半導体層として残されチャネル３０４、
３０５となる。上記において、イオンドーズ量としては
例えば、１０13ｃｍ-2程度とすることができる。
【００３６】さらに、フォトレジストパターンを除去せ
ずに残して、基板上に新しくフォトレジストを塗布し、
ｎ+シリコン半導体層を形成する部分のフォトレジスト
を除去して、フォトレジストパターンを形成する。そし
て、イオンシャワードーピング法によりリンイオンをア
モルファスシリコン半導体層に注入することにより、自
己整合的にｎ+シリコン半導体層３０６、３０７、３０
８、３０９とする。上記において、イオンドーズ量とし
ては例えば、１０15ｃｍ-2程度とすることができる。そ
の後、フォトレジストを全て除去する。
ずに残して、基板上に新しくフォトレジストを塗布し、
ｎ+シリコン半導体層を形成する部分のフォトレジスト
を除去して、フォトレジストパターンを形成する。そし
て、イオンシャワードーピング法によりリンイオンをア
モルファスシリコン半導体層に注入することにより、自
己整合的にｎ+シリコン半導体層３０６、３０７、３０
８、３０９とする。上記において、イオンドーズ量とし
ては例えば、１０15ｃｍ-2程度とすることができる。そ
の後、フォトレジストを全て除去する。
【００３７】次に、この状態のアモルファスシリコン半
導体層を、薄膜トランジスタ部分と負荷抵抗部分を残し
てパターニングする。その後、スパッタリングによりチ
タンを厚み３０００オングストロームに積層してパター
ニングすることにより電源配線３１０、出力配線３１１
および接地配線３１２を形成する。
導体層を、薄膜トランジスタ部分と負荷抵抗部分を残し
てパターニングする。その後、スパッタリングによりチ
タンを厚み３０００オングストロームに積層してパター
ニングすることにより電源配線３１０、出力配線３１１
および接地配線３１２を形成する。
【００３８】この実施例においては、ｎ-シリコン半導
体層を精度よく形成することができ、回路面積を小さく
することができた。また、負荷抵抗を高抵抗にすること
ができ、回路の消費電流を小さくすることができた。
体層を精度よく形成することができ、回路面積を小さく
することができた。また、負荷抵抗を高抵抗にすること
ができ、回路の消費電流を小さくすることができた。
【００３９】（実施例３）図４に、実施例３の薄膜トラ
ンジスタ回路の平面図を示す。この薄膜トランジスタ回
路はＮＡＮＤ回路とされている。
ンジスタ回路の平面図を示す。この薄膜トランジスタ回
路はＮＡＮＤ回路とされている。
【００４０】この薄膜トランジスタ回路においては、絶
縁性基板上に２つの駆動用薄膜トランジスタが設けられ
ている。一方の駆動用薄膜トランジスタは、ゲート電極
４０１、ゲート絶縁膜、チャネルとしてのアモルファス
シリコン半導体層４０４および出力用電極・接続用電極
としてのｎ+シリコン半導体層４０７、４０８からなっ
ている。他方の駆動用薄膜トランジスタは、ゲート電極
４０２、ゲート絶縁膜、チャネルとしてのアモルファス
シリコン半導体層４０５および接続用電極。接地用電極
としてのｎ+シリコン半導体層４０７、４０９からなっ
ている。また、負荷抵抗として、ｎ-シリコン半導体層
４０３が形成され、電源用電極としてｎ+シリコン半導
体層４０６が形成されている。
縁性基板上に２つの駆動用薄膜トランジスタが設けられ
ている。一方の駆動用薄膜トランジスタは、ゲート電極
４０１、ゲート絶縁膜、チャネルとしてのアモルファス
シリコン半導体層４０４および出力用電極・接続用電極
としてのｎ+シリコン半導体層４０７、４０８からなっ
ている。他方の駆動用薄膜トランジスタは、ゲート電極
４０２、ゲート絶縁膜、チャネルとしてのアモルファス
シリコン半導体層４０５および接続用電極。接地用電極
としてのｎ+シリコン半導体層４０７、４０９からなっ
ている。また、負荷抵抗として、ｎ-シリコン半導体層
４０３が形成され、電源用電極としてｎ+シリコン半導
体層４０６が形成されている。
【００４１】出力用電極４０７は出力配線４１１と電気
的に接続され、接地用電極４０９は接地配線４１３と電
気的に接続されている。また、接続用電極４０８は接続
配線４１２と電気的に接続され、電源用電極４０６は電
源配線４１０に電気的に接続されている。
的に接続され、接地用電極４０９は接地配線４１３と電
気的に接続されている。また、接続用電極４０８は接続
配線４１２と電気的に接続され、電源用電極４０６は電
源配線４１０に電気的に接続されている。
【００４２】この薄膜トランジスタ回路において、２つ
の駆動用薄膜トランジスタのゲート電極４０１、４０２
の一方または両方にローレベルの電圧が印加されてＯＦ
Ｆ状態になると、電源配線４１０からの電流は負荷抵抗
としてのｎ-シリコン半導体層４０３を介して全て出力
配線４１１側に流れる。そして、出力配線４１１からの
出力はハイレベルとなる。また、２つの駆動用薄膜トラ
ンジスタのゲート電極４０１、４０２の両方にハイレベ
ルの電圧が印加されてＯＮ状態になると、接地配線４１
３側に電流が流れて出力配線４１１側の電圧レベルはほ
ぼ接地電位となる。そして、出力配線４１１からの出力
はローレベルとなる。
の駆動用薄膜トランジスタのゲート電極４０１、４０２
の一方または両方にローレベルの電圧が印加されてＯＦ
Ｆ状態になると、電源配線４１０からの電流は負荷抵抗
としてのｎ-シリコン半導体層４０３を介して全て出力
配線４１１側に流れる。そして、出力配線４１１からの
出力はハイレベルとなる。また、２つの駆動用薄膜トラ
ンジスタのゲート電極４０１、４０２の両方にハイレベ
ルの電圧が印加されてＯＮ状態になると、接地配線４１
３側に電流が流れて出力配線４１１側の電圧レベルはほ
ぼ接地電位となる。そして、出力配線４１１からの出力
はローレベルとなる。
【００４３】この薄膜トランジスタ回路の作製は、以下
のようにして行うことができる。
のようにして行うことができる。
【００４４】まず、ガラス基板上にスパッターによりタ
ンタルを厚み３０００オングストローム成膜し、フォト
レジスト法により所定のパターンにエッチングしてゲー
ト電極４０１、４０２を形成する。
ンタルを厚み３０００オングストローム成膜し、フォト
レジスト法により所定のパターンにエッチングしてゲー
ト電極４０１、４０２を形成する。
【００４５】次に、ＣＶＤ法によりゲート絶縁膜として
窒化シリコンを厚み３０００オングストロームに積層
し、連続してアモルファスシリコン半導体層を厚み３０
０オングストロームに積層する。
窒化シリコンを厚み３０００オングストロームに積層
し、連続してアモルファスシリコン半導体層を厚み３０
０オングストロームに積層する。
【００４６】その後、フォトレジストを基板表面に塗布
して基板裏面より露光することにより、ゲート電極４０
１、４０２と同一のフォトレジストパターンを形成す
る。そして、イオンシャワードーピング法によりリンイ
オンをアモルファスシリコン半導体層に注入することに
より、自己整合的にｎ-シリコン半導体層４０３とす
る。この時、フォトレジストで覆われた部分は、アモル
ファスシリコン半導体層として残されチャネル４０４、
４０５となる。上記において、イオンドーズ量としては
例えば、１０13ｃｍ-2程度とすることができる。
して基板裏面より露光することにより、ゲート電極４０
１、４０２と同一のフォトレジストパターンを形成す
る。そして、イオンシャワードーピング法によりリンイ
オンをアモルファスシリコン半導体層に注入することに
より、自己整合的にｎ-シリコン半導体層４０３とす
る。この時、フォトレジストで覆われた部分は、アモル
ファスシリコン半導体層として残されチャネル４０４、
４０５となる。上記において、イオンドーズ量としては
例えば、１０13ｃｍ-2程度とすることができる。
【００４７】さらに、フォトレジストパターンを除去せ
ずに残して、基板上に新しくフォトレジストを塗布し、
ｎ+シリコン半導体層を形成する部分のフォトレジスト
を除去して、フォトレジストパターンを形成する。そし
て、イオンシャワードーピング法によりリンイオンをア
モルファスシリコン半導体層に注入することにより、自
己整合的にｎ+シリコン半導体層４０６、４０７、４０
８、４０９とする。上記において、イオンドーズ量とし
ては例えば、１０15ｃｍ-2程度とすることができる。そ
の後、フォトレジストを全て除去する。
ずに残して、基板上に新しくフォトレジストを塗布し、
ｎ+シリコン半導体層を形成する部分のフォトレジスト
を除去して、フォトレジストパターンを形成する。そし
て、イオンシャワードーピング法によりリンイオンをア
モルファスシリコン半導体層に注入することにより、自
己整合的にｎ+シリコン半導体層４０６、４０７、４０
８、４０９とする。上記において、イオンドーズ量とし
ては例えば、１０15ｃｍ-2程度とすることができる。そ
の後、フォトレジストを全て除去する。
【００４８】次に、この状態のアモルファスシリコン半
導体層を、薄膜トランジスタ部分と負荷抵抗部分を残し
てパターニングする。その後、スパッタリングによりチ
タンを厚み３０００オングストロームに積層してパター
ニングすることにより電源配線４１０、出力配線４１
１、接続配線４１２、接地配線４１３を形成する。
導体層を、薄膜トランジスタ部分と負荷抵抗部分を残し
てパターニングする。その後、スパッタリングによりチ
タンを厚み３０００オングストロームに積層してパター
ニングすることにより電源配線４１０、出力配線４１
１、接続配線４１２、接地配線４１３を形成する。
【００４９】この実施例においては、ｎ-シリコン半導
体層を精度よく形成することができ、回路面積を小さく
することができた。また、負荷抵抗を高抵抗にすること
ができ、回路の消費電流を小さくすることができた。
体層を精度よく形成することができ、回路面積を小さく
することができた。また、負荷抵抗を高抵抗にすること
ができ、回路の消費電流を小さくすることができた。
【００５０】上記実施例においては、いずれも、電源用
電極・出力用電極・接続用電極・接地用電極となるｎ+
シリコン半導体層をゲート電極に自己整合するように形
成することができ、ゲート・出力用電極間容量およびゲ
ート・接地用電極間容量を減少させることができた。
電極・出力用電極・接続用電極・接地用電極となるｎ+
シリコン半導体層をゲート電極に自己整合するように形
成することができ、ゲート・出力用電極間容量およびゲ
ート・接地用電極間容量を減少させることができた。
【００５１】この薄膜トランジスタ回路は、液晶表示装
置の画素駆動用スイッチング素子と同様の製造工程で作
製することができるので、ドライバモノリシック型のア
クティブマトリクス基板に容易に適用することができ
る。
置の画素駆動用スイッチング素子と同様の製造工程で作
製することができるので、ドライバモノリシック型のア
クティブマトリクス基板に容易に適用することができ
る。
【００５２】以上、本発明の実施例について、具体的に
説明したが、本発明は上記実施例に限定されるものでは
なく、各種の変形も可能である。
説明したが、本発明は上記実施例に限定されるものでは
なく、各種の変形も可能である。
【００５３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、薄膜トランジスタ回路の面積を縮小すること
ができ、また、回路の性能を高めることができる。この
薄膜トランジスタ回路は液晶表示装置の駆動回路として
容易に作製することができ、液晶表示装置の表示品位を
向上させることができる。
によれば、薄膜トランジスタ回路の面積を縮小すること
ができ、また、回路の性能を高めることができる。この
薄膜トランジスタ回路は液晶表示装置の駆動回路として
容易に作製することができ、液晶表示装置の表示品位を
向上させることができる。
【図１】本発明の実施例１の薄膜トランジスタ回路を示
す図である。
す図である。
【図２】本発明の実施例１の薄膜トランジスタ回路の製
造工程を示す図である。
造工程を示す図である。
【図３】本発明の実施例２の薄膜トランジスタ回路を示
す図である。
す図である。
【図４】本発明の実施例３の薄膜トランジスタ回路を示
す図である。
す図である。
【図５】従来の薄膜トランジスタ回路を示す断面図であ
る。
る。
１０２、３０１、３０２、４０１、４０２ ゲート電極 １０４、１０３、１０８、３０６、３０７、３０８、３
０９、４０６、４０７、４０８、４０９ ｎ+シリコン
半導体層 １０５、３０３、４０３ ｎ-シリコン半導体層 １０７、３０４、３０５、４０４、４０５ アモルファ
スシリコン半導体層 １０９、３１０、４１０ 電源配線 １１０、３１１、４１１ 出力配線 １１１、３１２、４１３ 接地配線 ４１２ 接続配線
０９、４０６、４０７、４０８、４０９ ｎ+シリコン
半導体層 １０５、３０３、４０３ ｎ-シリコン半導体層 １０７、３０４、３０５、４０４、４０５ アモルファ
スシリコン半導体層 １０９、３１０、４１０ 電源配線 １１０、３１１、４１１ 出力配線 １１１、３１２、４１３ 接地配線 ４１２ 接続配線
フロントページの続き (72)発明者 片岡 義晴 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 高濱 学 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 片山 幹雄 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 昭58−30150（ＪＰ，Ａ) 特開 昭60−4251（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/786
Claims (6)
- 【請求項１】 相互に近接した状態で、電源用電極、負
荷抵抗体、出力用電極、チャネルおよび接地用電極がこ
の順に形成されたＮＯＴ型薄膜トランジスタ回路であっ
て、 基板上に形成されたゲート電極と、 該ゲート電極が形成された基板上のほぼ全面に形成され
たゲート絶縁膜と、 該ゲート絶縁膜の上に形成された、ｎ+シリコン半導体
層からなる該電源用電極、該出力用電極および該接地用
電極、ｎ-シリコン半導体層からなる該負荷抵抗体、お
よび真性アモルファスシリコン半導体層からなりゲート
電極と対向するようにして形成された該チャネルと、 を有し、 該電源用電極、該出力用電極、該接地用電極、該負荷抵
抗体及び該チャネルは、同一の半導体層に形成されてい
る、 薄膜トランジスタ回路。 - 【請求項２】 相互に近接した状態で、電源用電極、負
荷抵抗体および出力用電極がこの順に形成され、該出力
用電極から２つに分岐してそれぞれチャネルと接地用電
極とがこの順に形成されたＮＯＲ型薄膜トランジスタ回
路であって、基板上に形成された２つのゲート電極と、 該ゲート電極が形成された基板上のほぼ全面に形成され
たゲート絶縁膜と、 該ゲート絶縁膜の上に形成された、ｎ+シリコン半導体
層からなる該電源用電極、該出力用電極および該接地用
電極、ｎ-シリコン半導体層からなる該負荷抵抗体、お
よび真性アモルファスシリコン半導体層からなり２つの
ゲート電極と各々対向するようにして形成された該チャ
ネルと、 を有し、 該電源用電極、該出力用電極、該接地用電極、該負荷抵
抗体及び該チャネルは、同一の半導体層に形成されてい
る、 薄膜トランジスタ回路。 - 【請求項３】 相互に近接した状態で、電源用電極、負
荷抵抗体、出力用電極、第１のチャネル、接続用電極、
第２のチャネルおよび接地用電極がこの順に形成された
ＮＡＮＤ型薄膜トランジスタ回路であって、 基板上に形成された２つのゲート電極と、 該ゲート電極が形成された基板上のほぼ全面に形成され
たゲート絶縁膜と、 該ゲート絶縁膜の上に形成された、ｎ+シリコン半導体
層からなる該電源用電極、該出力用電極、該接続用電極
および該接地用電極、ｎ-シリコン半導体層からなる該
負荷抵抗体、および真性アモルファスシリコン半導体層
からなり２つのゲート電極と各々対向するようにして形
成された該第１のチャネルと該第２のチャネルと、 を有し、 該電源用電極、該出力用電極、該接地用電極、該負荷抵
抗体及び該チャネルは、同一の半導体層に形成されてい
る、 薄膜トランジスタ回路。 - 【請求項４】 相互に近接した状態で、電源用電極、負
荷抵抗体、出力用電極、チャネルおよび接地用電極がこ
の順に形成されたＮＯＴ型薄膜トランジスタ回路の製造
方法において、 基板上にゲート電極を形成する工程と、 該ゲート電極が形成された基板上のほぼ全面に、ゲート
絶縁膜を形成する工程と、 該ゲート絶縁膜の上の、該電源用電極、該負荷抵抗体、
該出力用電極、該チャネルおよび該接地用電極が形成さ
れる部分にアモルファスシリコン半導体層を形成する工
程と、 該チャネルとなる部分上に第１のマスクを形成し、該第
１のマスク上からイオンシャワードーピングすることに
よりｎ-シリコン半導体層を形成し、さらに、該負荷抵
抗となる部分上に第２のマスクを形成し、該第１および
第２のマスク上からイオンシャワードーピングすること
によりｎ+シリコン半導体層を形成して、ｎ+シリコン半
導体層からなる該電源用電極、該出力用電極および該接
地用電極、ｎ-シリコン半導体層からなる該負荷抵抗
体、および真性アモルファスシリコン半導体層からなる
該チャネルを形成する工程と、 を含む薄膜トランジスタ回路の製造方法。 - 【請求項５】 相互に近接した状態で、電源用電極、負
荷抵抗体および出力用電極が形成され、該出力用電極か
ら２つに分岐してそれぞれチャネルと接地用電極とが形
成されたＮＯＲ型薄膜トランジスタ回路の製造方法にお
いて、 基板上に２つのゲート電極を形成する工程と、 該ゲート電極が形成された基板上のほぼ全面に、ゲート
絶縁膜を形成する工程と、 該ゲート絶縁膜の上の、該電源用電極、該負荷抵抗体、
該出力用電極、該チャネルおよび該接地用電極が形成さ
れる部分にアモルファスシリコン半導体層を形成する工
程と、 該チャネルとなる部分上に第１のマスクを形成し、該第
１のマスク上からイオンシャワードーピングすることに
よりｎ-シリコン半導体層を形成し、さらに、該負荷抵
抗となる部分上に第２のマスクを形成し、該第１および
第２のマスク上からイオンシャワードーピングすること
によりｎ+シリコン半導体層を形成して、ｎ+シリコン半
導体層からなる該電源用電極、該出力用電極および該接
地用電極、ｎ-シリコン半導体層からなる該負荷抵抗
体、および真性アモルファスシリコン半導体層からなる
該チャネルを形成する工程と、 を含む薄膜トランジスタ回路の製造方法。 - 【請求項６】 相互に近接した状態で、電源用電極、負
荷抵抗体、出力用電極、第１のチャネル、接続用電極、
第２のチャネルおよび接地用電極が形成されたＮＡＮＤ
型薄膜トランジスタ回路の製造方法において、 基板上に２つのゲート電極を形成する工程と、 該ゲート電極が形成された基板上のほぼ全面に、ゲート
絶縁膜を形成する工程と、 該ゲート絶縁膜の上の、該電源用電極、該負荷抵抗体、
該出力用電極、該チャネル、該接続用電極および該接地
用電極が形成される部分にアモルファスシリコン半導体
層を形成する工程と、 該チャネルとなる部分上に第１のマスクを形成し、該第
１のマスク上からイオンシャワードーピングすることに
よりｎ-シリコン半導体層を形成し、さらに、該負荷抵
抗となる部分上に第２のマスクを形成し、該第１および
第２のマスク上からイオンシャワードーピングすること
によりｎ+シリコン半導体層を形成して、ｎ+シリコン半
導体層からなる該電源用電極、該出力用電極、該接続用
電極および該接地用電極、ｎ-シリコン半導体層からな
る該負荷抵抗体、および真性アモルファスシリコン半導
体層からなる該チャネルを形成する工程と、 を含む薄膜トランジスタ回路の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29352692A JP2887032B2 (ja) | 1992-10-30 | 1992-10-30 | 薄膜トランジスタ回路およびその製造方法 |
| TW082108897A TW256939B (ja) | 1992-10-30 | 1993-10-26 | |
| KR1019930022659A KR970009850B1 (ko) | 1992-10-30 | 1993-10-28 | 로드 디바이스 및 드라이버 트랜지스터를 가지는 박막 트랜지스터 회로 및 그 제조방법 |
| EP93308655A EP0595648B1 (en) | 1992-10-30 | 1993-10-29 | A thin-film transistor circuit having a load device and a driver transistor and a method of producing the same |
| DE69322604T DE69322604T2 (de) | 1992-10-30 | 1993-10-29 | Mit einer Lastanordnung und einem Treibertransistor ausgestattete Dünnschichttransistorschaltung und Verfahren zu ihrer Herstellung |
| US08/387,361 US5471070A (en) | 1992-10-30 | 1995-02-13 | Thin-film transistor circuit having an amorphous silicon load and a driver transistor and a method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29352692A JP2887032B2 (ja) | 1992-10-30 | 1992-10-30 | 薄膜トランジスタ回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151848A JPH06151848A (ja) | 1994-05-31 |
| JP2887032B2 true JP2887032B2 (ja) | 1999-04-26 |
Family
ID=17795887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29352692A Expired - Lifetime JP2887032B2 (ja) | 1992-10-30 | 1992-10-30 | 薄膜トランジスタ回路およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5471070A (ja) |
| EP (1) | EP0595648B1 (ja) |
| JP (1) | JP2887032B2 (ja) |
| KR (1) | KR970009850B1 (ja) |
| DE (1) | DE69322604T2 (ja) |
| TW (1) | TW256939B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5864162A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Seimconductor Corporation | Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire |
| US5637519A (en) * | 1996-03-21 | 1997-06-10 | Industrial Technology Research Institute | Method of fabricating a lightly doped drain thin-film transistor |
| JPH1020331A (ja) * | 1996-06-28 | 1998-01-23 | Sharp Corp | 液晶表示装置 |
| US5870330A (en) | 1996-12-27 | 1999-02-09 | Stmicroelectronics, Inc. | Method of making and structure of SRAM storage cell with N channel thin film transistor load devices |
| US6235586B1 (en) | 1999-07-13 | 2001-05-22 | Advanced Micro Devices, Inc. | Thin floating gate and conductive select gate in situ doped amorphous silicon material for NAND type flash memory device applications |
| US20040004251A1 (en) * | 2002-07-08 | 2004-01-08 | Madurawe Raminda U. | Insulated-gate field-effect thin film transistors |
| KR101791713B1 (ko) * | 2010-02-05 | 2017-10-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 전계 효과 트랜지스터 및 반도체 장치 |
| US9030237B2 (en) | 2010-09-02 | 2015-05-12 | Sharp Kabushiki Kaisha | Transistor circuit, flip-flop, signal processing circuit, driver circuit, and display device |
| KR20220161602A (ko) | 2021-05-27 | 2022-12-07 | 삼성디스플레이 주식회사 | 스캔 드라이버 및 표시 장치 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59232456A (ja) * | 1983-06-16 | 1984-12-27 | Hitachi Ltd | 薄膜回路素子 |
| JPS60182168A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | アモルフアスシリコンインバ−タの製造方法 |
| JPS60182169A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | アモルフアスシリコンインバ−タ |
| US4752814A (en) * | 1984-03-12 | 1988-06-21 | Xerox Corporation | High voltage thin film transistor |
| JPS6113665A (ja) * | 1984-06-29 | 1986-01-21 | Fujitsu Ltd | シフトレジスタ集積回路 |
| JPS61234623A (ja) * | 1985-04-10 | 1986-10-18 | Nec Ic Microcomput Syst Ltd | Ｎａｎｄ−ｎｏｒ論理変換回路 |
| JPS6240823A (ja) * | 1985-08-19 | 1987-02-21 | Fujitsu Ltd | 論理回路 |
| SU1411934A1 (ru) * | 1986-07-09 | 1988-07-23 | Ленинградский электротехнический институт им.В.И.Ульянова (Ленина) | Г-триггер |
| JPH01287958A (ja) * | 1988-05-13 | 1989-11-20 | Fujitsu Ltd | 半導体記憶装置 |
| WO1991011027A1 (en) * | 1990-01-16 | 1991-07-25 | Iowa State University Research Foundation, Inc. | Non-crystalline silicon active device for large-scale digital and analog networks |
| JP2881894B2 (ja) * | 1990-01-22 | 1999-04-12 | ソニー株式会社 | 抵抗体 |
| JP2959077B2 (ja) * | 1990-08-18 | 1999-10-06 | セイコーエプソン株式会社 | 半導体装置 |
| JPH04207416A (ja) * | 1990-11-30 | 1992-07-29 | Casio Comput Co Ltd | 薄膜トランジスタによる論理回路 |
-
1992
- 1992-10-30 JP JP29352692A patent/JP2887032B2/ja not_active Expired - Lifetime
-
1993
- 1993-10-26 TW TW082108897A patent/TW256939B/zh not_active IP Right Cessation
- 1993-10-28 KR KR1019930022659A patent/KR970009850B1/ko not_active IP Right Cessation
- 1993-10-29 EP EP93308655A patent/EP0595648B1/en not_active Expired - Lifetime
- 1993-10-29 DE DE69322604T patent/DE69322604T2/de not_active Expired - Lifetime
-
1995
- 1995-02-13 US US08/387,361 patent/US5471070A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR970009850B1 (ko) | 1997-06-18 |
| JPH06151848A (ja) | 1994-05-31 |
| KR940010389A (ko) | 1994-05-26 |
| EP0595648B1 (en) | 1998-12-16 |
| EP0595648A1 (en) | 1994-05-04 |
| DE69322604D1 (de) | 1999-01-28 |
| US5471070A (en) | 1995-11-28 |
| DE69322604T2 (de) | 1999-06-17 |
| TW256939B (ja) | 1995-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0544229B1 (en) | Thin film transistor device for driving circuit and matrix circuit | |
| JP2887032B2 (ja) | 薄膜トランジスタ回路およびその製造方法 | |
| JP2618534B2 (ja) | アクティブマトリクス表示装置の製造方法 | |
| JP2678044B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JP2869893B2 (ja) | 半導体パネル | |
| JPH04348077A (ja) | 薄膜トランジスタ | |
| JPH0824185B2 (ja) | 薄膜トランジスタ装置とその製造方法 | |
| US5266508A (en) | Process for manufacturing semiconductor device | |
| JPH09127556A (ja) | 表示装置及びその駆動方法 | |
| JPS6273669A (ja) | 薄膜トランジスタ装置の製造方法 | |
| JP2956380B2 (ja) | 薄膜トランジスタアレイおよびその製造方法 | |
| TW400653B (en) | Thin film transistor, LCD having thin film transistors, and method for making TFT array board | |
| JPH08122813A (ja) | 液晶表示素子およびその製造方法 | |
| US5841199A (en) | Structure of semiconductor device | |
| JPH0812539B2 (ja) | 表示装置及びその製造方法 | |
| JP3419073B2 (ja) | 薄膜トランジスタ及びその製造方法、及びアクティブマトリクス液晶表示素子 | |
| JPH04217230A (ja) | 液晶表示素子およびその製造方法 | |
| JP2879765B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3261785B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2699933B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0677486A (ja) | 薄膜トランジスタ素子 | |
| JP2694912B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPH0553139A (ja) | 薄膜トランジスタ素子アレイ | |
| JP2910656B2 (ja) | アクティブマトリクス液晶表示パネル及びその製造方法 | |
| JP2759153B2 (ja) | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990201 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080212 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090212 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100212 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100212 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110212 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120212 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120212 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130212 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130212 Year of fee payment: 14 |