JPS60182168A - アモルフアスシリコンインバ−タの製造方法 - Google Patents
アモルフアスシリコンインバ−タの製造方法Info
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- JPS60182168A JPS60182168A JP59035912A JP3591284A JPS60182168A JP S60182168 A JPS60182168 A JP S60182168A JP 59035912 A JP59035912 A JP 59035912A JP 3591284 A JP3591284 A JP 3591284A JP S60182168 A JPS60182168 A JP S60182168A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はアモルファスシリコンインバータの製造方法に
関するものである。
関するものである。
従来技術と問題点
第１図は従来のアモルファスシリコン薄膜を用いたイン
バータを説明するための図であり、αは断面図、ｂは等
価回路図である。同図において、１はガラス又は石英等
を用いた基板、２はゲート電極Ｇ、３はゲート絶縁膜、
４は活性層となる水素化アモルファスシリコン（α−ｓ
ｉ：ａ ） 膜、５ Ｇ；！ソース電極５，６はドレイ
ン電極り、７はα−８１：Ｈ膜とソース・ドレイン電極
とのオーミック接触改善用のｎα−５ＩＲ，Ｂはα−８
１膜を用いた負荷抵抗ＲＬ、９はドレイン電極と負荷抵
抗をつなぐ金属膜、１０は電源電極をそれぞれ示してい
る。
バータを説明するための図であり、αは断面図、ｂは等
価回路図である。同図において、１はガラス又は石英等
を用いた基板、２はゲート電極Ｇ、３はゲート絶縁膜、
４は活性層となる水素化アモルファスシリコン（α−ｓ
ｉ：ａ ） 膜、５ Ｇ；！ソース電極５，６はドレイ
ン電極り、７はα−８１：Ｈ膜とソース・ドレイン電極
とのオーミック接触改善用のｎα−５ＩＲ，Ｂはα−８
１膜を用いた負荷抵抗ＲＬ、９はドレイン電極と負荷抵
抗をつなぐ金属膜、１０は電源電極をそれぞれ示してい
る。
このインバータは６図の如く基板１の上にゲート電極２
、α−８ｉ：Ｈ膜４、？α−８１膜７、ソース・ドレイ
ン電極５，６よりなるドライバー用薄膜トランジスタ（
ＴＩＰＴ）とｎ％−８ｉ膜よりなる負荷抵抗８が形成さ
れ、ｈ図の等価回路図の如く構成されている。そしてＴ
ＩＦＴのゲー）Ｇに信号が印加されていないときは出力
端子Ｔａｕｔは”Ｈ″であり、ゲートＧに信号が入ると
ＴＰＴはＯＮとなり出力端子Ｖｏｕｔを１Ｌ″としてイ
ンバータの作用をする。
、α−８ｉ：Ｈ膜４、？α−８１膜７、ソース・ドレイ
ン電極５，６よりなるドライバー用薄膜トランジスタ（
ＴＩＰＴ）とｎ％−８ｉ膜よりなる負荷抵抗８が形成さ
れ、ｈ図の等価回路図の如く構成されている。そしてＴ
ＩＦＴのゲー）Ｇに信号が印加されていないときは出力
端子Ｔａｕｔは”Ｈ″であり、ゲートＧに信号が入ると
ＴＰＴはＯＮとなり出力端子Ｖｏｕｔを１Ｌ″としてイ
ンバータの作用をする。
従来技術と問題点
従来、このようなアモルファスシリコンインノく−タに
おいて、その製造方法は、（Ｌ−８１’ｌ” Ｆ Ｔ形
後、負荷抵抗８をｎ＋α−８１膜のホトリソグラフィに
よる形成とエツチングにより作成していた。ところがこ
の製造方法では負荷抵抗８のｎ＋α−＄１膜をエツチン
グする時に活性層のａ−３ｉ：Ｈ膜４のチャンネル部が
損蝕されＴＰＴの特性が劣化するという問題があった。
おいて、その製造方法は、（Ｌ−８１’ｌ” Ｆ Ｔ形
後、負荷抵抗８をｎ＋α−８１膜のホトリソグラフィに
よる形成とエツチングにより作成していた。ところがこ
の製造方法では負荷抵抗８のｎ＋α−＄１膜をエツチン
グする時に活性層のａ−３ｉ：Ｈ膜４のチャンネル部が
損蝕されＴＰＴの特性が劣化するという問題があった。
また工、チング時にソース−ドレイン電極のオーミック
接触改善のためのｎ％−８ｉ膜７がスライスエツチング
され、ソース電極５及びドレイン電極６が剥離するとい
う問題もあった。
接触改善のためのｎ％−８ｉ膜７がスライスエツチング
され、ソース電極５及びドレイン電極６が剥離するとい
う問題もあった。
発明の目的
本発明は上記従来の問題点に鑑み、その製造工程中に特
性劣化及びソース・ドレイン電極の剥離等がないアモル
ファスシリコン−ｒンバータの製造方法を提供すること
を目的とするものである。
性劣化及びソース・ドレイン電極の剥離等がないアモル
ファスシリコン−ｒンバータの製造方法を提供すること
を目的とするものである。
発明の構成
そしてこの目的は本発明によれば、基板上にドライバー
用のアモルファスシリコン薄膜トランジスタな形成した
後間−基板上に該トランジスタに接続してアモルファス
シリコン膜の負荷抵抗を形成するアモルファスシリコン
インノく一夕の製造方法において、前記アモルファスシ
リコン薄膜トランジスタを形成後、該トランジスタを保
護膜で覆い、次いで負荷抵抗のｎ＋α−８１膜を作成す
る工程を経た後、前記保護膜を除去する諸工程を含むこ
とを特徴とするアモルファスシリコンインノく一タの製
造方法を提供することによって達成される。
用のアモルファスシリコン薄膜トランジスタな形成した
後間−基板上に該トランジスタに接続してアモルファス
シリコン膜の負荷抵抗を形成するアモルファスシリコン
インノく一夕の製造方法において、前記アモルファスシ
リコン薄膜トランジスタを形成後、該トランジスタを保
護膜で覆い、次いで負荷抵抗のｎ＋α−８１膜を作成す
る工程を経た後、前記保護膜を除去する諸工程を含むこ
とを特徴とするアモルファスシリコンインノく一タの製
造方法を提供することによって達成される。
発明の実施例
以下、本発明実施例を図面によって詳述する。
第２図は本発明によるアモルファスシリコンインバータ
の製造方法を説明するための図であり、α〜ｄはその工
程を説明するための図である。同図において、１１は基
板、１２はゲート電極、１５はゲート絶縁膜、１４はα
−８ＣＨ膜、１５はｎ＋α−８１膜、１６はソース電極
、１７はドレイン電極、１８は負荷抵抗、１９は保護用
金属膜、２０電源用電極をそれぞれ示している。
の製造方法を説明するための図であり、α〜ｄはその工
程を説明するための図である。同図において、１１は基
板、１２はゲート電極、１５はゲート絶縁膜、１４はα
−８ＣＨ膜、１５はｎ＋α−８１膜、１６はソース電極
、１７はドレイン電極、１８は負荷抵抗、１９は保護用
金属膜、２０電源用電極をそれぞれ示している。
本実施例の製造方法を説明すると、先トα図の如くガラ
ス、石英等の基板１１の上に例えばモリブデンあるいは
Ｎｉ０ｒ、Ｏｒなどを８０ＯＡの厚さに真空蒸着し、次
いで従来のホトエツチング技術によりバターニングして
ゲート電極１２を形成し、次にモノシラン（５１Ｈ４）
とアンモニア（ＮＨ３）積しゲート絶縁膜１６を形成す
る。続いてモノシランガスを用いた同じくグロー放電分
解法により活性層であるα−Ｓｉ：Ｈ膜１４を約１００
ＯＡの厚さに堆積する。次いで通常のホトリソグラフィ
技術により上記α−８ｉ：Ｈ膜１４をバターニングした
後、ホスフィンとモノシランの混合ガスを用いてソース
骨ドレイン電極下部のｎ＋α−８１膜１５を低温グロー
放電分解法により約３０ＯＡ堆積し、続いてｋｔあるい
はＮｉ０ｒ、 Ｏｒなどのソース電＃８１６及びドレイ
ン電極１７を形成する。
ス、石英等の基板１１の上に例えばモリブデンあるいは
Ｎｉ０ｒ、Ｏｒなどを８０ＯＡの厚さに真空蒸着し、次
いで従来のホトエツチング技術によりバターニングして
ゲート電極１２を形成し、次にモノシラン（５１Ｈ４）
とアンモニア（ＮＨ３）積しゲート絶縁膜１６を形成す
る。続いてモノシランガスを用いた同じくグロー放電分
解法により活性層であるα−Ｓｉ：Ｈ膜１４を約１００
ＯＡの厚さに堆積する。次いで通常のホトリソグラフィ
技術により上記α−８ｉ：Ｈ膜１４をバターニングした
後、ホスフィンとモノシランの混合ガスを用いてソース
骨ドレイン電極下部のｎ＋α−８１膜１５を低温グロー
放電分解法により約３０ＯＡ堆積し、続いてｋｔあるい
はＮｉ０ｒ、 Ｏｒなどのソース電＃８１６及びドレイ
ン電極１７を形成する。
次に上記のように作成されたドライバー用ＴＰ″Ｔをり
７トオフ゛法を用いて負荷抵抗を形成する部分を除いて
全面に本発明の要点であるＴＰＴ保獲保全用金属膜１９
空蒸着により形成する。なおこの場合保護用金属膜１９
はＴＰＴのソース電極１６及びドレイン電極１７とは異
なる金属であることが必要である。
７トオフ゛法を用いて負荷抵抗を形成する部分を除いて
全面に本発明の要点であるＴＰＴ保獲保全用金属膜１９
空蒸着により形成する。なおこの場合保護用金属膜１９
はＴＰＴのソース電極１６及びドレイン電極１７とは異
なる金属であることが必要である。
次に６図の如くホスフィンとモノシランを主成分とする
混合ガスを用いてグロー放電分解法により負荷抵抗１８
用のｎ＋α−８１膜を５０００〜１００００Ｘ堆積する
。この時ＴＩＦＴ特性の劣化を生ぜず、且つ閾値電圧ｖ
ｔｈが減少する温度範囲（１５０Ｃ〜２５０ｔｌ：’）
に基板温度を設定する必要がある。
混合ガスを用いてグロー放電分解法により負荷抵抗１８
用のｎ＋α−８１膜を５０００〜１００００Ｘ堆積する
。この時ＴＩＦＴ特性の劣化を生ぜず、且つ閾値電圧ｖ
ｔｈが減少する温度範囲（１５０Ｃ〜２５０ｔｌ：’）
に基板温度を設定する必要がある。
（第３図にＴＰＴ特性の温度依存性を示す）。
その後Ｃ図の如く通常のホ） ＩＪソグラフィ技術によ
り負荷抵抗用の？α−３１膜をバターニングして負荷抵
抗１８を形成し、さらにｄ図の如＜ ＴＦＴ上の保護用
金属膜１９をウェットエツチングにより除去し、ドレイ
ン電極１７と負荷抵抗ごつなぐ部分１９′及び電源用電
極２０を形成して完成する。
り負荷抵抗用の？α−３１膜をバターニングして負荷抵
抗１８を形成し、さらにｄ図の如＜ ＴＦＴ上の保護用
金属膜１９をウェットエツチングにより除去し、ドレイ
ン電極１７と負荷抵抗ごつなぐ部分１９′及び電源用電
極２０を形成して完成する。
本実施例によれば負荷抵抗の？α−８１膜をエツチング
するときにはＴＰＴのα−８ｉ：Ｈ膜１４は保獲用金属
膜１９で覆われているので損蝕を受けることはなく、ま
たソース拳ドレイン電極１（Ｓ、１７の剥離もない。な
お保護用金属膜１９を除去する際のエツチングではα−
３ｉ ： Ｈ膜１４が損蝕企受けることはない。、さら
に負荷抵抗用のｎ＋α−８１膜形成時に基板温度を１５
０〜２５０ｔ；に保つことによりＴＰＴの特性を向上す
ることができる。
するときにはＴＰＴのα−８ｉ：Ｈ膜１４は保獲用金属
膜１９で覆われているので損蝕を受けることはなく、ま
たソース拳ドレイン電極１（Ｓ、１７の剥離もない。な
お保護用金属膜１９を除去する際のエツチングではα−
３ｉ ： Ｈ膜１４が損蝕企受けることはない。、さら
に負荷抵抗用のｎ＋α−８１膜形成時に基板温度を１５
０〜２５０ｔ；に保つことによりＴＰＴの特性を向上す
ることができる。
発明の効果
以上、詳細に説明したように本発明のアモルファスシリ
コンインバータの製造方法は、ドライバー用ＴＰＴ形成
後、該Ｔ’ＦＴを金属膜で覆い保饅することにより、負
荷抵抗の？α〜８１膜のエツチング時に生ずる活性層の
損蝕及びソース・ドレイン電極の剥離を防止可能とする
と共に、負荷抵抗用ｎ＋α−８１膜形成時に基板を１５
０〜２５０Ｃに保つことにより’ｒＦＴの特性を向上し
、安定性、再現性の優れたインバータを実現し得るとい
った効果大なるものである。
コンインバータの製造方法は、ドライバー用ＴＰＴ形成
後、該Ｔ’ＦＴを金属膜で覆い保饅することにより、負
荷抵抗の？α〜８１膜のエツチング時に生ずる活性層の
損蝕及びソース・ドレイン電極の剥離を防止可能とする
と共に、負荷抵抗用ｎ＋α−８１膜形成時に基板を１５
０〜２５０Ｃに保つことにより’ｒＦＴの特性を向上し
、安定性、再現性の優れたインバータを実現し得るとい
った効果大なるものである。
第１１ｉ［従来のアモルファスシリコンインバータを説
明するための図、第２図は本発明によるアモルファスシ
リコンインバータの製造方法を説明ｔ ルタめの図、第
３図はアモルファスシリコンＴＰＴ特性の温度依存性を
示す図である。 図面において、１１は基板、１２はゲート電極、１５は
ゲート絶縁膜、１４は（Ｌ−８１： Ｈ膜、１５はｎα
−３１膜、１６はソース電極、１７はドレイン電極、１
８は負荷抵抗、１９は保護用金属膜、２０は電源用電極
をそれぞれ示す。 特許出頼人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士山口昭之 第１図 （ａ） （ｂ） 第２図
明するための図、第２図は本発明によるアモルファスシ
リコンインバータの製造方法を説明ｔ ルタめの図、第
３図はアモルファスシリコンＴＰＴ特性の温度依存性を
示す図である。 図面において、１１は基板、１２はゲート電極、１５は
ゲート絶縁膜、１４は（Ｌ−８１： Ｈ膜、１５はｎα
−３１膜、１６はソース電極、１７はドレイン電極、１
８は負荷抵抗、１９は保護用金属膜、２０は電源用電極
をそれぞれ示す。 特許出頼人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士山口昭之 第１図 （ａ） （ｂ） 第２図
Claims (1)
- １、基板上にドライバー用のアモルファスシリコン薄膜
トランジスタを形成した後向−基板上に該トランジスタ
に接続してアモルファスシリコン膜の負荷抵抗を形成す
るアモルファスシリコンインバータの製造方法において
、前記アモルファスシリコン薄膜トランジスタを形成後
、該トランジスタを保護膜で覆い、次いで負荷抵抗のｎ
＋α−８１膜を作成する工程を経た後、前記保護膜を除
去する諸工程を含むことを特徴とするアモルファスシリ
コンインバータの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035912A JPS60182168A (ja) | 1984-02-29 | 1984-02-29 | アモルフアスシリコンインバ−タの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035912A JPS60182168A (ja) | 1984-02-29 | 1984-02-29 | アモルフアスシリコンインバ−タの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182168A true JPS60182168A (ja) | 1985-09-17 |
Family
ID=12455235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035912A Pending JPS60182168A (ja) | 1984-02-29 | 1984-02-29 | アモルフアスシリコンインバ−タの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182168A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595648A1 (en) * | 1992-10-30 | 1994-05-04 | Sharp Kabushiki Kaisha | A thin-film transistor circuit having a load device and a driver transistor and a method of producing the same |
| KR100422808B1 (ko) * | 2000-12-30 | 2004-03-12 | 한국전자통신연구원 | 매우 얇은 활성층을 가지는 박막 트랜지스터의 제조방법 |
-
1984
- 1984-02-29 JP JP59035912A patent/JPS60182168A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595648A1 (en) * | 1992-10-30 | 1994-05-04 | Sharp Kabushiki Kaisha | A thin-film transistor circuit having a load device and a driver transistor and a method of producing the same |
| US5471070A (en) * | 1992-10-30 | 1995-11-28 | Sharp Kabushiki Kaisha | Thin-film transistor circuit having an amorphous silicon load and a driver transistor and a method of producing the same |
| KR100422808B1 (ko) * | 2000-12-30 | 2004-03-12 | 한국전자통신연구원 | 매우 얇은 활성층을 가지는 박막 트랜지스터의 제조방법 |
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