JPS6165477A - 半導体装置 - Google Patents
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- JPS6165477A JPS6165477A JP59188307A JP18830784A JPS6165477A JP S6165477 A JPS6165477 A JP S6165477A JP 59188307 A JP59188307 A JP 59188307A JP 18830784 A JP18830784 A JP 18830784A JP S6165477 A JPS6165477 A JP S6165477A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置にかかわり、とりわけ非晶質シリコ
ン等のシリコン化合物半導体薄膜を用いた薄膜電界効果
トランジスタ（以降ＴＰＴと略す）に関するものである
。
ン等のシリコン化合物半導体薄膜を用いた薄膜電界効果
トランジスタ（以降ＴＰＴと略す）に関するものである
。
従来例の構成とその問題点
第１図は従来開発されたシリコン化合物半導体（たとえ
ば非晶質シリコン）をもちいたＴＰＴの工程断面図であ
る。まず第１図体）に示すように絶縁性基板、例えばガ
ラス板１上にゲート電極となる第１の金属層２（たとえ
ばＮ工Ｃｒ ）を選択的に被着形成する。次いで全面に
ゲート絶縁層３（たとえばシリコンチッ化膜）、不純物
を含まない非晶質シリコン層４、そして不純物を含む非
晶質シリコン層５（例えばｐをドーグしたｎ型非晶質シ
リコン層）を被着する。不純物としてリンをドープした
非晶質シリコンをもちいた場合電気伝導度は１０−２〜
１ｏ ’Ｑ”Ｋ］） ’膜厚は５０ｏＸ以上必要である
。
ば非晶質シリコン）をもちいたＴＰＴの工程断面図であ
る。まず第１図体）に示すように絶縁性基板、例えばガ
ラス板１上にゲート電極となる第１の金属層２（たとえ
ばＮ工Ｃｒ ）を選択的に被着形成する。次いで全面に
ゲート絶縁層３（たとえばシリコンチッ化膜）、不純物
を含まない非晶質シリコン層４、そして不純物を含む非
晶質シリコン層５（例えばｐをドーグしたｎ型非晶質シ
リコン層）を被着する。不純物としてリンをドープした
非晶質シリコンをもちいた場合電気伝導度は１０−２〜
１ｏ ’Ｑ”Ｋ］） ’膜厚は５０ｏＸ以上必要である
。
その後第１図（ｂ）に示す非晶質シリコン層４．５を選
択的に除去して島状の非晶質ンリコン層４′。
択的に除去して島状の非晶質ンリコン層４′。
５′を形成する。さらに第１図では図示していないが、
第１の金属層２上のゲート絶縁層３に開口部を形成して
第１の金属層２を一部露出した後に第１図（Ｃ）に示す
ようにオフセット、ゲート購造とならぬよう第１の金属
層２と一部重なり合った第２の金属層よりなる１対のソ
ース・ドレイン配線６゜７が選択的に被着形成される。
第１の金属層２上のゲート絶縁層３に開口部を形成して
第１の金属層２を一部露出した後に第１図（Ｃ）に示す
ようにオフセット、ゲート購造とならぬよう第１の金属
層２と一部重なり合った第２の金属層よりなる１対のソ
ース・ドレイン配線６゜７が選択的に被着形成される。
最後に第１図（ｄｌに示すようにソース・ドレイン配線
６，７をマスクとして不純物を含まない非晶質シリコン
層り′上の非晶質７９３７層５′を除去して、従来のＴ
ＰＴが完成する。
６，７をマスクとして不純物を含まない非晶質シリコン
層り′上の非晶質７９３７層５′を除去して、従来のＴ
ＰＴが完成する。
ここで、第１図（Ｃ）に示したように不純物を含む非晶
質シリコン層５′は、ソース・ドレイン配線６゜７をマ
スクとして選択的に除去されるのであるが、もしその除
去が不十分で、ソース・ドレイン配線６．７間に不純物
を含む非晶質ンリコン層が残存すれば、ソース・ドレイ
ン間のリーク電流が増大してしまうので、完全に食刻し
ないと（・けな（・。
質シリコン層５′は、ソース・ドレイン配線６゜７をマ
スクとして選択的に除去されるのであるが、もしその除
去が不十分で、ソース・ドレイン配線６．７間に不純物
を含む非晶質ンリコン層が残存すれば、ソース・ドレイ
ン間のリーク電流が増大してしまうので、完全に食刻し
ないと（・けな（・。
ある特定の組合せ、ゲート金属層２にモリブデン、不純
物として燐を含む非晶質シリコン層５′、ソース・ドレ
イン配線６，７にアルミニウムを用い、食刻液に弗酸：
硝酸−１：３０液を使うと非晶質シリコ／層の食刻速度
が５〜１０倍程度に加速され、５０００Ｘの不純物を含
まない非晶質シリコン層４′までがわずか４〜５秒で消
失してしまう。
物として燐を含む非晶質シリコン層５′、ソース・ドレ
イン配線６，７にアルミニウムを用い、食刻液に弗酸：
硝酸−１：３０液を使うと非晶質シリコ／層の食刻速度
が５〜１０倍程度に加速され、５０００Ｘの不純物を含
まない非晶質シリコン層４′までがわずか４〜５秒で消
失してしまう。
チャネル部が余りに薄くなるとＭＩＳ）ランジスタのｏ
ｎ電流は著しく減少し、適正食刻の場合に比べて１／１
００以下になることも稀ではない。ところが不純物を含
む非晶質シリコンと不純物を含まない非晶質シリコンと
の選択比の太きも・、言し・かえれば、食刻速度の差の
大きい食刻材がな（、また、再現性のある安定した食刻
材は、食刻速度が２００〜３０ｏＸ／ｓｅｃと速く、５
ｏｏＸの不純物を含む非晶質シリコン層だけを選択的に
大面積を均一に除去することは困難である。
ｎ電流は著しく減少し、適正食刻の場合に比べて１／１
００以下になることも稀ではない。ところが不純物を含
む非晶質シリコンと不純物を含まない非晶質シリコンと
の選択比の太きも・、言し・かえれば、食刻速度の差の
大きい食刻材がな（、また、再現性のある安定した食刻
材は、食刻速度が２００〜３０ｏＸ／ｓｅｃと速く、５
ｏｏＸの不純物を含む非晶質シリコン層だけを選択的に
大面積を均一に除去することは困難である。
そこで第１図（ｄ）に示したように不純物を含む非晶質
シリコン層６′を除去するとき、過食側によって不純物
を含まない非晶質シリコン層４′も一部除去して凹状部
１０を形成する。ここで半導体活性領域とソース・ドレ
イン電極とのオーミック接融が良好で、チャンネル幅Ｗ
とチャンネル長りとの比シーが１のＴＰＴではゲート電
圧Ｖｇ＝１２ｖドレイン電圧Ｖｄ＝１２ｖ、 ソース接
地の条件で３×１０−６人程度の電流が流れる。ところ
が、半導体活性領域となる層４′ソース・ドレイン電極
配線６．７との間に、オーミック接触になるように設け
られたはずの層５′の電気伝導度が１０−６〜１Ｏ−７
（Ｑ／Ｄ）−”と悪いＴＰＴでは、層５′の厚みが７０
０Ｘ程ア−、テも、前記ト同シ条件（ｖｇ＝ｖｄ＝１２
ｖ、ソース接地）下で１：１Ｏ−８Ａ以下の電流しか流
れず、良好なオーミック接触が得られない。
シリコン層６′を除去するとき、過食側によって不純物
を含まない非晶質シリコン層４′も一部除去して凹状部
１０を形成する。ここで半導体活性領域とソース・ドレ
イン電極とのオーミック接融が良好で、チャンネル幅Ｗ
とチャンネル長りとの比シーが１のＴＰＴではゲート電
圧Ｖｇ＝１２ｖドレイン電圧Ｖｄ＝１２ｖ、 ソース接
地の条件で３×１０−６人程度の電流が流れる。ところ
が、半導体活性領域となる層４′ソース・ドレイン電極
配線６．７との間に、オーミック接触になるように設け
られたはずの層５′の電気伝導度が１０−６〜１Ｏ−７
（Ｑ／Ｄ）−”と悪いＴＰＴでは、層５′の厚みが７０
０Ｘ程ア−、テも、前記ト同シ条件（ｖｇ＝ｖｄ＝１２
ｖ、ソース接地）下で１：１Ｏ−８Ａ以下の電流しか流
れず、良好なオーミック接触が得られない。
また、不純物を含む非晶質シリコン４′として、リンを
ドープしたｎ型非晶質シリコン層をもつエンハンスメン
ト型ＴＰＴを、２５０℃、１時間Ｎ２中で熱処理すると
、第３図に示すようにＯＦＦ状態（ゲート電圧ｖｇ＝ｏ
）での暗電流が、熱処理前に比べ約２桁も増加してしま
い電気的特性が落ちる。これは、熱処理に伴℃・ｎ型非
晶質７９５７層４′の正孔に対するブロッキング効果が
劣って（ると考えられる。
ドープしたｎ型非晶質シリコン層をもつエンハンスメン
ト型ＴＰＴを、２５０℃、１時間Ｎ２中で熱処理すると
、第３図に示すようにＯＦＦ状態（ゲート電圧ｖｇ＝ｏ
）での暗電流が、熱処理前に比べ約２桁も増加してしま
い電気的特性が落ちる。これは、熱処理に伴℃・ｎ型非
晶質７９５７層４′の正孔に対するブロッキング効果が
劣って（ると考えられる。
発明の目的
本発明は、上記従来の問題点を解消するもので、たとえ
ばＮ２中２５０°Ｃ１時間経過後のＯＦＦ状態での暗電
流の増加を抑制し、信頼性の高見・半導体装置を提供す
ることを目的とする。
ばＮ２中２５０°Ｃ１時間経過後のＯＦＦ状態での暗電
流の増加を抑制し、信頼性の高見・半導体装置を提供す
ることを目的とする。
発明の構成
本発明は、ＴＰＴの半導体活性領域と、ソースドレイン
両電極金属との間がオーミック接触になるよう設けられ
た層が、ｎ型またはｐ型微結晶半導体層を含む半導体装
置であり、Ｎ２中、２５０℃、 １ ｈｒの熱経過後の
トランジスタ特性の劣化を抑制し、かつデバイス製作プ
ロセスの自由度を大きくするものである。
両電極金属との間がオーミック接触になるよう設けられ
た層が、ｎ型またはｐ型微結晶半導体層を含む半導体装
置であり、Ｎ２中、２５０℃、 １ ｈｒの熱経過後の
トランジスタ特性の劣化を抑制し、かつデバイス製作プ
ロセスの自由度を大きくするものである。
実施例の説明
第２図は本発明の半導体装置の工程断面図を示すもので
ある。なお、同一機能の各部については、第１図と同じ
番号を付す。
ある。なお、同一機能の各部については、第１図と同じ
番号を付す。
まず第２図（ａ）に示すように絶縁性基板例えばガラス
板１上にゲート電極となる第１の金属層２（たとえばＮ
ｉＣｒ ）を選択的に被着形成する。次（・で全面に、
たとえば窒化シリコン層よりなるゲート絶縁層３、不純
物たとえば■族、■族を含まない非単結晶シリコン化合
物半導体層としてたとえば非晶質シリコン層４、さらに
不純物たとえばＰ。
板１上にゲート電極となる第１の金属層２（たとえばＮ
ｉＣｒ ）を選択的に被着形成する。次（・で全面に、
たとえば窒化シリコン層よりなるゲート絶縁層３、不純
物たとえば■族、■族を含まない非単結晶シリコン化合
物半導体層としてたとえば非晶質シリコン層４、さらに
不純物たとえばＰ。
Ｂなどを含むｎ型またはｐ型の微結晶シリコン化合物半
導体層１５を被着する。これらの被着方法は、シラン系
ガスのグロー放電によるプラズマ堆積法をもちい、ゲー
ト絶縁層３として窒化シリコンを形成せんとするならば
、アンモニア（ＮＨ３）。
導体層１５を被着する。これらの被着方法は、シラン系
ガスのグロー放電によるプラズマ堆積法をもちい、ゲー
ト絶縁層３として窒化シリコンを形成せんとするならば
、アンモニア（ＮＨ３）。
窒素を混合すれば得られる。また、不純物を含む微結晶
シリコンたとえばで型微結晶シリコンの製作条件は、以
下のとおりである。シラン５ ｓａｃｍ 。
シリコンたとえばで型微結晶シリコンの製作条件は、以
下のとおりである。シラン５ ｓａｃｍ 。
７オス７４７０．０７５ｃｃｍ 、Ｎ２１５０ｓｃｃｍ
のガスを混合し、真空度Ｌ４ Ｔｏｒｒ 、基板温度２
６０’Ｃ、１３，５６ＭＨ２の高周波電力２００Ｗ（電
極直径３０Ｃ７ｎ）、電極間隔２２ｉ７１で得られ、Ｘ
線回折の観察より結晶領域の存在を確認して（・る。シ
ート抵抗は１Ｑ（Ωｃｒｎ ’ｆ”活性化エネルギーは
０．０２ ｅＶである。こうして忙型微結晶シリコン膜
１５を１５０Ｘ程被着する。
のガスを混合し、真空度Ｌ４ Ｔｏｒｒ 、基板温度２
６０’Ｃ、１３，５６ＭＨ２の高周波電力２００Ｗ（電
極直径３０Ｃ７ｎ）、電極間隔２２ｉ７１で得られ、Ｘ
線回折の観察より結晶領域の存在を確認して（・る。シ
ート抵抗は１Ｑ（Ωｃｒｎ ’ｆ”活性化エネルギーは
０．０２ ｅＶである。こうして忙型微結晶シリコン膜
１５を１５０Ｘ程被着する。
その後第２図（ｂ）に示すように非晶質シリコン層４、
ｎ＋型機微結晶７９３７層１５選択的に除去して層４′
、 １５’よりなる島状領域を形成する。さらに第２図
では図示していないが、第１の金属層２上のゲート絶縁
層３に開口部を形成して、第１の金属層２を一部露出し
た後に、第２図（Ｃ）に示すようにオフセットゲート構
造とならぬよう第１の金属層２と一部重なり合った第２
の金属層たとえばＡｌよりなる１対のソース・ドレイン
配線６．了が選択的に被着形成される。最後に第２図（
ｄ）に示すようにソース・ドレイン配線６．７をマスク
として、不純物を含まない非晶質シリコン層り′上の忙
型微結晶シリコン層１５′を除去して、逆スタガタイプ
のＴＦＴが完成する。
ｎ＋型機微結晶７９３７層１５選択的に除去して層４′
、 １５’よりなる島状領域を形成する。さらに第２図
では図示していないが、第１の金属層２上のゲート絶縁
層３に開口部を形成して、第１の金属層２を一部露出し
た後に、第２図（Ｃ）に示すようにオフセットゲート構
造とならぬよう第１の金属層２と一部重なり合った第２
の金属層たとえばＡｌよりなる１対のソース・ドレイン
配線６．了が選択的に被着形成される。最後に第２図（
ｄ）に示すようにソース・ドレイン配線６．７をマスク
として、不純物を含まない非晶質シリコン層り′上の忙
型微結晶シリコン層１５′を除去して、逆スタガタイプ
のＴＦＴが完成する。
ここで安定した食刻材としてＨＦ：ＨＮＯ３１：３０を
もちいると、不純物を含む微結晶シリコン層１５′のエ
ツチングレートは４００〜５ｏｏＸ／ｓｅｃであり、不
純物を含まない非晶質シリコン層４′のエツチングレー
ト（２００〜３００ Ｘ／ｓｅｃ ）の約２倍あり、選
択比が向上する。
もちいると、不純物を含む微結晶シリコン層１５′のエ
ツチングレートは４００〜５ｏｏＸ／ｓｅｃであり、不
純物を含まない非晶質シリコン層４′のエツチングレー
ト（２００〜３００ Ｘ／ｓｅｃ ）の約２倍あり、選
択比が向上する。
また、第２図（ｄ）に示すように不純物を含む微結晶シ
リコン層１５′を除去するとき、過食刻によって不純物
を含まない非晶質シリコン４′も一部除去して凹状部２
０を形成する。しかし、この場合不純物を含む膜の膜厚
は１５０Ｘで従来のものの膜厚５００Ｘに比べ、３分の
１以下となっている。
リコン層１５′を除去するとき、過食刻によって不純物
を含まない非晶質シリコン４′も一部除去して凹状部２
０を形成する。しかし、この場合不純物を含む膜の膜厚
は１５０Ｘで従来のものの膜厚５００Ｘに比べ、３分の
１以下となっている。
また不純物を含む膜中の不純物が、不純物を含まない非
晶質シリコン膜中に拡散していることも考慮して、不純
物を含む膜の厚さと同じたけ過食刻すると、従来のもの
では全体で約１０００にのエツチングが必要であり、本
発明によるＴＰＴでは、エツチングする全体の厚みは３
ｏＯＸと従来の三分の一以下である。ここで食刻方法の
１つとして、まず発煙硝酸に浸漬し、次にフッ酸０．０
１ｍｏｌ溶液に浸漬すると不純物を含む微結晶シリコン
は約５０に程食刻される。従って６回はどくり返すと３
００″Ａ程食刻される。この方法によると、従来のＴＦ
Ｔては２０回ものくり返しが必要であり、回数が増すこ
とによるバラツキ、不確実性などを考慮し、従来のＴＰ
Ｔでは実施されなかったが、本発明による不純物を含む
微結晶ンリフン層の導入により安定した食刻方法が確立
した。
晶質シリコン膜中に拡散していることも考慮して、不純
物を含む膜の厚さと同じたけ過食刻すると、従来のもの
では全体で約１０００にのエツチングが必要であり、本
発明によるＴＰＴでは、エツチングする全体の厚みは３
ｏＯＸと従来の三分の一以下である。ここで食刻方法の
１つとして、まず発煙硝酸に浸漬し、次にフッ酸０．０
１ｍｏｌ溶液に浸漬すると不純物を含む微結晶シリコン
は約５０に程食刻される。従って６回はどくり返すと３
００″Ａ程食刻される。この方法によると、従来のＴＦ
Ｔては２０回ものくり返しが必要であり、回数が増すこ
とによるバラツキ、不確実性などを考慮し、従来のＴＰ
Ｔでは実施されなかったが、本発明による不純物を含む
微結晶ンリフン層の導入により安定した食刻方法が確立
した。
また、この不純物を含む微結晶シリコン層１５と不純物
を含まな（・非晶７９３７層４との電気伝導度の大きな
違いを利用した＠極酸化法により酸化膜を形成し、フッ
酸で食刻する方法の場合にも、シート抵抗が低い（１０
Ωご１）ことが大きな利点となる。
を含まな（・非晶７９３７層４との電気伝導度の大きな
違いを利用した＠極酸化法により酸化膜を形成し、フッ
酸で食刻する方法の場合にも、シート抵抗が低い（１０
Ωご１）ことが大きな利点となる。
また、本発明による忙型微結晶シリコン層１５′のシー
ト抵抗が低いためか、その膜厚は、従来の３分の１以下
に相当するほんの１５０！あれば従来をより少し上回る
電流値がとれる。さらに不純物を含む微結晶シリコン層
として、リンをドープしたｎ型微結晶シリコン層をもつ
エンハンスメント型ＴＰＴではＮ２中２５０°Ｇ、１時
間の熱処理後も、第４図に示すようにＯＦＦ状態（ゲー
ト電圧Ｖｇ＝ｏ）での電流値が、処理前と比べほとんど
変化せず、信頼性の高し・プロセスに大きな温度自由度
をもったＴＰＴが得られた。これは熱処理にかかわらず
、ｎ型微結晶シリコン層の正孔に対するブロッキング効
果が初期とくらべて劣ってし・ないと考えられる。
ト抵抗が低いためか、その膜厚は、従来の３分の１以下
に相当するほんの１５０！あれば従来をより少し上回る
電流値がとれる。さらに不純物を含む微結晶シリコン層
として、リンをドープしたｎ型微結晶シリコン層をもつ
エンハンスメント型ＴＰＴではＮ２中２５０°Ｇ、１時
間の熱処理後も、第４図に示すようにＯＦＦ状態（ゲー
ト電圧Ｖｇ＝ｏ）での電流値が、処理前と比べほとんど
変化せず、信頼性の高し・プロセスに大きな温度自由度
をもったＴＰＴが得られた。これは熱処理にかかわらず
、ｎ型微結晶シリコン層の正孔に対するブロッキング効
果が初期とくらべて劣ってし・ないと考えられる。
発明の効果
不純物を含む微結晶シリコンを用いることによリ、その
膜厚を１５０Ｘと薄くてきるため、新たな食刻方法によ
りその精度が向上した。また、本発明によるＴＰＴでは
、Ｎ２中、２５０°Ｃ１時間の熱処理後も、ＯＦＦ状態
での電流値が、熱処理前と比べほとんど変化せず、信頼
性の高いＴＰＴが得られた。
膜厚を１５０Ｘと薄くてきるため、新たな食刻方法によ
りその精度が向上した。また、本発明によるＴＰＴでは
、Ｎ２中、２５０°Ｃ１時間の熱処理後も、ＯＦＦ状態
での電流値が、熱処理前と比べほとんど変化せず、信頼
性の高いＴＰＴが得られた。
第１図（２Ｌ）〜（ｄ）は従来開発されたＴＰＴの工程
断簡４図は本発明によるＴＰＴのＮ２中、２５０°Ｃ１
１時間の熱処理前後の電気的特性を示す図である。 １・・・・ガラス板、２・・・・・ゲート電極、３・・
・・・ゲート絶縁膜、４・・・・・不純物を含まなし・
非晶質シリコン層、６ 、７・・・・・ノース・ドレイ
ン配線、１５・・・・・不純物を含む微品質ノリコン層
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ？（４Ｊ ？ （ん〕 第１図 ２ （ＣＩ 第２図 第２図 第３図 第４図
断簡４図は本発明によるＴＰＴのＮ２中、２５０°Ｃ１
１時間の熱処理前後の電気的特性を示す図である。 １・・・・ガラス板、２・・・・・ゲート電極、３・・
・・・ゲート絶縁膜、４・・・・・不純物を含まなし・
非晶質シリコン層、６ 、７・・・・・ノース・ドレイ
ン配線、１５・・・・・不純物を含む微品質ノリコン層
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ？（４Ｊ ？ （ん〕 第１図 ２ （ＣＩ 第２図 第２図 第３図 第４図
Claims (2)
- （１）薄膜電界効果トランジスタの半導体活性領域に非
単結晶シリコン化合物半導体を用いた逆スタガ構造を有
し、前記半導体活性領域とソース・ドレイン両電極金属
との間に、ｎ型またはｐ型の微結晶シリコン化合物半導
体層を含むオーミック接触層を設けたことを特徴とする
半導体装置。 - （２）ｎ型またはｐ型微結晶半導体層の厚みが１５０Å
以上であることを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188307A JPH0746728B2 (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188307A JPH0746728B2 (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165477A true JPS6165477A (ja) | 1986-04-04 |
| JPH0746728B2 JPH0746728B2 (ja) | 1995-05-17 |
Family
ID=16221317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188307A Expired - Fee Related JPH0746728B2 (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746728B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198678A (ja) * | 1985-02-27 | 1986-09-03 | Toshiba Corp | アモルフアスシリコン半導体装置 |
| JPS6331168A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
| JPS63119577A (ja) * | 1986-11-07 | 1988-05-24 | Toshiba Corp | 薄膜トランジスタ |
| JPH0247633A (ja) * | 1988-08-09 | 1990-02-16 | Sharp Corp | マトリックス型液晶表示パネル |
| JPH02268468A (ja) * | 1989-04-10 | 1990-11-02 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH0669233A (ja) * | 1991-12-03 | 1994-03-11 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| JPH0774360A (ja) * | 1993-01-29 | 1995-03-17 | Gold Star Electron Co Ltd | 垂直形薄膜トランジスターの製造方法 |
| JPH08228012A (ja) * | 1995-11-13 | 1996-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| US5808316A (en) * | 1995-05-25 | 1998-09-15 | Central Glass Company, Limited | Microcrystal silicon thin film transistor |
| US5834796A (en) * | 1995-05-25 | 1998-11-10 | Central Glass Company, Limited | Amorphous silicon thin film transistor and method of preparing same |
| US7157735B2 (en) | 2001-12-20 | 2007-01-02 | Sharp Kabushiki Kaisha | Active matrix substrate with TFT and capacitor, and LCD using the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212177A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
-
1984
- 1984-09-07 JP JP59188307A patent/JPH0746728B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212177A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198678A (ja) * | 1985-02-27 | 1986-09-03 | Toshiba Corp | アモルフアスシリコン半導体装置 |
| JPS6331168A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
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| JPH02268468A (ja) * | 1989-04-10 | 1990-11-02 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
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| JPH0774360A (ja) * | 1993-01-29 | 1995-03-17 | Gold Star Electron Co Ltd | 垂直形薄膜トランジスターの製造方法 |
| US5808316A (en) * | 1995-05-25 | 1998-09-15 | Central Glass Company, Limited | Microcrystal silicon thin film transistor |
| US5834796A (en) * | 1995-05-25 | 1998-11-10 | Central Glass Company, Limited | Amorphous silicon thin film transistor and method of preparing same |
| JPH08228012A (ja) * | 1995-11-13 | 1996-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| US7157735B2 (en) | 2001-12-20 | 2007-01-02 | Sharp Kabushiki Kaisha | Active matrix substrate with TFT and capacitor, and LCD using the same |
| US7432527B2 (en) | 2001-12-20 | 2008-10-07 | Sharp Kabushiki Kaisha | Thin film transistor substrate and liquid crystal display |
| US7838882B2 (en) | 2001-12-20 | 2010-11-23 | Sharp Kabushiki Kaisha | Thin film transistor substrate and liquid crystal display |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746728B2 (ja) | 1995-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |