JPS63119577A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS63119577A JPS63119577A JP26502686A JP26502686A JPS63119577A JP S63119577 A JPS63119577 A JP S63119577A JP 26502686 A JP26502686 A JP 26502686A JP 26502686 A JP26502686 A JP 26502686A JP S63119577 A JPS63119577 A JP S63119577A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
本発明は、非晶質シリコン（ａ−８ｉ ）薄膜を用いて
構成される′ｙ！Ｉ！Ｉ！トランジスタに関する。
構成される′ｙ！Ｉ！Ｉ！トランジスタに関する。
（従来の技術）
近年、ａ−５ｉｌｌｌを用いて構成される薄膜トランジ
スタ（ＴＰＴ）が注目されている。ａ −８ｉ膜は低温
で基板上に堆積形成することができるため、基板材料が
限定されない。このため例えば、ガラス基板等安価な基
板上に従来の露光技術やエツチング技術をそのまま用い
てＴＰＴを形成することができる。しかも基板材料が限
定されないために、ＴＰＴその他の素子を大面積基板に
集積形成することも容易である。
スタ（ＴＰＴ）が注目されている。ａ −８ｉ膜は低温
で基板上に堆積形成することができるため、基板材料が
限定されない。このため例えば、ガラス基板等安価な基
板上に従来の露光技術やエツチング技術をそのまま用い
てＴＰＴを形成することができる。しかも基板材料が限
定されないために、ＴＰＴその他の素子を大面積基板に
集積形成することも容易である。
第３図および第４図は従来のＴＰＴの基本構造を概略的
に示す図である。これらの図において、２１は基板、２
２は動作層となるａ−８ｉｌｌｌ、２４はゲート絶縁膜
、２５はゲート電極、２３１゜２３２はそれぞれソース
、ドレイン電極である。
に示す図である。これらの図において、２１は基板、２
２は動作層となるａ−８ｉｌｌｌ、２４はゲート絶縁膜
、２５はゲート電極、２３１゜２３２はそれぞれソース
、ドレイン電極である。
ソース、ドレイン電極とａ−８ｉ膜２２の間には低抵抗
のａ−８ｔ＠からなるオーミックコンタクト１２６ｔ
、２６２を介在させている。第３図の構造はａ−８＋膜
の一方側にゲート電極とソース。
のａ−８ｔ＠からなるオーミックコンタクト１２６ｔ
、２６２を介在させている。第３図の構造はａ−８＋膜
の一方側にゲート電極とソース。
ドレイン電極を設けたもので、コプラナー型と呼ばれる
。第４図の構造はａ−３ｉ膜の一方にゲート電極、他方
にソース、ドレイン電橋を設けたもので、スタガー型と
呼ばれる。
。第４図の構造はａ−３ｉ膜の一方にゲート電極、他方
にソース、ドレイン電橋を設けたもので、スタガー型と
呼ばれる。
この様な従来のＴＰＴは、所定温度でゲート電極に高電
圧を印加する試験を行うと、単結晶シリコンを用いたＭ
ＯＳＦＥＴには見られない大きい特性劣化が認められる
。第５図はしきいｆｉｌ！電圧ｖｔｈの変動例であり、
実線で示した初期のしきい値電圧ｖｔｈＡが試験後は破
線で示すような高いしきい値電圧Ｖｔｈｅに変化する。
圧を印加する試験を行うと、単結晶シリコンを用いたＭ
ＯＳＦＥＴには見られない大きい特性劣化が認められる
。第５図はしきいｆｉｌ！電圧ｖｔｈの変動例であり、
実線で示した初期のしきい値電圧ｖｔｈＡが試験後は破
線で示すような高いしきい値電圧Ｖｔｈｅに変化する。
第６図は、ドレイン電流ｌ５ｏ−ゲート電圧Ｖｏ特性で
あり、実線で示す初期特性が試験後は破線で示すように
変化する。特に、しきい値電圧の変動は大きい問題であ
る。
あり、実線で示す初期特性が試験後は破線で示すように
変化する。特に、しきい値電圧の変動は大きい問題であ
る。
この従来のＴＰＴでのしきい値電圧変動の原因は二つ考
えられる。その一つは、動作層であるａ−８ｉ膜中のキ
ャリアがゲート絶縁膜中に注入され、ゲート絶縁膜中に
多数存在するトラップ単位にトラップされることである
。単結晶Ｓｉの熱酸化膜により形成されるＭＯＳＦＥＴ
のゲート絶縁膜に比べて、ＣＶＤ法で形成されるＴＰＴ
のゲート絶縁膜は多数の欠陥を含み、多くのキャリアを
トラップするのである。もう一つは、動作層中でのキャ
リアの再結合により動作層に欠陥が発生することである
。この欠陥発生は、５ｔａｅｂｌｅｒ −Ｗｒｏｎｓｋ
ｉ効果として知られ、電子・正孔の再結合により発生し
たエネルギーがａ−８ｉｌｌ中の弱い原子結合を切断す
るためである、と説明されている。更にこの欠陥発生に
は、電子より正孔の方が大きい影響をもつことが報告さ
れている（例えば、ＨｏＱｋｕｓｈｉ ｅｔ ａｌ 、
Ｔｅｃｈｎｉｃａｌ ［）ｉｇｅｓｔ ｏｆｔｈｅ
Ｉｎｔｅｒｎａｔｉｏｎａｌ ＰＶＳＥＣ−１，
Ｋｏｂｅ 。
えられる。その一つは、動作層であるａ−８ｉ膜中のキ
ャリアがゲート絶縁膜中に注入され、ゲート絶縁膜中に
多数存在するトラップ単位にトラップされることである
。単結晶Ｓｉの熱酸化膜により形成されるＭＯＳＦＥＴ
のゲート絶縁膜に比べて、ＣＶＤ法で形成されるＴＰＴ
のゲート絶縁膜は多数の欠陥を含み、多くのキャリアを
トラップするのである。もう一つは、動作層中でのキャ
リアの再結合により動作層に欠陥が発生することである
。この欠陥発生は、５ｔａｅｂｌｅｒ −Ｗｒｏｎｓｋ
ｉ効果として知られ、電子・正孔の再結合により発生し
たエネルギーがａ−８ｉｌｌ中の弱い原子結合を切断す
るためである、と説明されている。更にこの欠陥発生に
は、電子より正孔の方が大きい影響をもつことが報告さ
れている（例えば、ＨｏＱｋｕｓｈｉ ｅｔ ａｌ 、
Ｔｅｃｈｎｉｃａｌ ［）ｉｇｅｓｔ ｏｆｔｈｅ
Ｉｎｔｅｒｎａｔｉｏｎａｌ ＰＶＳＥＣ−１，
Ｋｏｂｅ 。
Ｊａｌ）ａｎ、 Ｂ−１１，ｐ、 ４）。
（発明が解決しようとする問題点）
以上のように従来のａ−３＋１１を用いたＴＰＴでは、
特性の安定性が十分ではなく、特にしきい値電圧の変動
が大きい問題であった。
特性の安定性が十分ではなく、特にしきい値電圧の変動
が大きい問題であった。
本発明は上記の点に鑑み、特性の安定化を図ったＴＰＴ
を提供することを目的とする。
を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明によるＴＰＴは、動作層としてのａ −８ｉｌと
ソース、ドレイン電極との間のオーミックコンタクト層
として、高不純物濃度のマイクロクリスタル半導体膜を
用いたことを特徴とする。
ソース、ドレイン電極との間のオーミックコンタクト層
として、高不純物濃度のマイクロクリスタル半導体膜を
用いたことを特徴とする。
（作用）
ソース、ドレイン電極部のオーミックコンタクト層とし
て、不純物濃度が高いマイクロクリスタルＳｉ（μＣ−
３ｉ ）膜を用いると、ソース。
て、不純物濃度が高いマイクロクリスタルＳｉ（μＣ−
３ｉ ）膜を用いると、ソース。
ドレイン電極から動作層であるａ−３ｉ膜への少数キャ
リア（即ちＴＰＴ動作には寄与しないキャリア）の注入
のバリアが高いものとなる。この結果、無用なキャリア
のゲート絶縁膜への注入が少なくなり、また動作層中で
のキャリア再結合が少なくなるため、しきい値電圧の変
動等の特性劣化が防止される。特に本発明は、ゲート絶
縁膜としてプラズマＣＶＤ５ ｉ○２ ｎｆ！を用いた
場合に顕著な効果が得られることが実験的に明らかにな
っている。
リア（即ちＴＰＴ動作には寄与しないキャリア）の注入
のバリアが高いものとなる。この結果、無用なキャリア
のゲート絶縁膜への注入が少なくなり、また動作層中で
のキャリア再結合が少なくなるため、しきい値電圧の変
動等の特性劣化が防止される。特に本発明は、ゲート絶
縁膜としてプラズマＣＶＤ５ ｉ○２ ｎｆ！を用いた
場合に顕著な効果が得られることが実験的に明らかにな
っている。
（実施例）
以下、本発明の詳細な説明する。
第１図は一実施例のＴＰＴを示す断面図である。因にお
いて、１１は絶縁性基板であり、この上にゲート電極１
２が形成され、このゲート電極１２を覆うようにゲート
絶縁１１１３を介してｎ型（またはｎ−型）のａ−８ｉ
ｌｌｌ１４が堆積されている。ゲート絶縁ｌ１１１３は
プラズマＣＶＤ５ ｔ ０２膜である。このａ−５ｉ膜
１３に所定間隔をおいてＡｆｆ膜からなるソース電極１
７１．ドレイン電ｆｆ１１７２が形成されている。ソー
ス電極１７１、ドレイン電極１７２とａ−３ｉｌｌｌ１
３との間には、オーミックコンタクト層としてｎ＋型の
μＣ−８ｉ膜１５１．１５２およびＭｏ１ｔ！１６１．
１６２が設けられている。
いて、１１は絶縁性基板であり、この上にゲート電極１
２が形成され、このゲート電極１２を覆うようにゲート
絶縁１１１３を介してｎ型（またはｎ−型）のａ−８ｉ
ｌｌｌ１４が堆積されている。ゲート絶縁ｌ１１１３は
プラズマＣＶＤ５ ｔ ０２膜である。このａ−５ｉ膜
１３に所定間隔をおいてＡｆｆ膜からなるソース電極１
７１．ドレイン電ｆｆ１１７２が形成されている。ソー
ス電極１７１、ドレイン電極１７２とａ−３ｉｌｌｌ１
３との間には、オーミックコンタクト層としてｎ＋型の
μＣ−８ｉ膜１５１．１５２およびＭｏ１ｔ！１６１．
１６２が設けられている。
このＴＰＴの具体的な製造工程は次の通りである。絶縁
性基板１１として例えば、コーニング７０５９などのガ
ラス基板を用い、この上にＴａ膜を２０００人スパッタ
により形成し、これをパターニングしてゲート電極１２
を形成する。この後ゲート絶縁１１１３として、プラズ
マＣＶＤ法によるＳ ｉ ０２ Ｉｌｌを２５００人堆
積形成し、続いて動作層となるｎ型のａ−３１１１１４
を３０００人。
性基板１１として例えば、コーニング７０５９などのガ
ラス基板を用い、この上にＴａ膜を２０００人スパッタ
により形成し、これをパターニングしてゲート電極１２
を形成する。この後ゲート絶縁１１１３として、プラズ
マＣＶＤ法によるＳ ｉ ０２ Ｉｌｌを２５００人堆
積形成し、続いて動作層となるｎ型のａ−３１１１１４
を３０００人。
ｎ＋型のｕＣ−８１ｆｆ１１５を５００人、ＭＯ膜１６
を５００人順次堆積形成し、その上部３層膜を島状にパ
ターン形成する。モしてＡＲ膜によりソース電極１７１
．ドレイン電極１７２を形成し、チャネル領域上のＭＯ
膜１６とμＣ−５ｉ膜１５とをエツチング除去して、Ｔ
ＰＴを完成する。
を５００人順次堆積形成し、その上部３層膜を島状にパ
ターン形成する。モしてＡＲ膜によりソース電極１７１
．ドレイン電極１７２を形成し、チャネル領域上のＭＯ
膜１６とμＣ−５ｉ膜１５とをエツチング除去して、Ｔ
ＰＴを完成する。
この実施例のＴＰＴに、８０℃において、ゲート電極に
一１５Ｖの電圧を３時間印加する試験を行った結果、し
きい値電圧ｖｔｈの変動は一〇、 １Ｖであった。ちな
みに、通常のｎ＋型ａ−８ｉｌをオーミックコンタクト
層として用いた他同様の条件のＴＰＴについて同様の試
験を行った結果、しきい値電圧の変動は約＋７ｖであっ
た。以上のようにこの実施例によれば、ソース、ドレイ
ンのオーミックコンタクト層に高不純物濃度のμＣ−ｓ
ｔｍを用いることによって、ＴＰＴの特性安定化が図ら
れる。
一１５Ｖの電圧を３時間印加する試験を行った結果、し
きい値電圧ｖｔｈの変動は一〇、 １Ｖであった。ちな
みに、通常のｎ＋型ａ−８ｉｌをオーミックコンタクト
層として用いた他同様の条件のＴＰＴについて同様の試
験を行った結果、しきい値電圧の変動は約＋７ｖであっ
た。以上のようにこの実施例によれば、ソース、ドレイ
ンのオーミックコンタクト層に高不純物濃度のμＣ−ｓ
ｔｍを用いることによって、ＴＰＴの特性安定化が図ら
れる。
この実施例によりＴＰＴの特性安定化が図られる理由は
、オーミックコンタクト層であるμＣ−８ｉｌ！Ｉがａ
−３ｉ膜に比べて十分に低抵抗にすることができるため
、ソース、ドレイン電極と動作層であるａ−３ｉ１１と
の間の正孔に対する障壁が従来に比べて高くからだめで
ある。具体的に、フェルミ単位と伝導帯の底の間のエネ
ルギーギャップを比較すると、ｎ１型ａ−８ｉで０．１
５〜０．２ｅＶであるのに対し、ｎ”型μＣ−Ｓ ＋で
はこれが０．０１６Ｖという小さい値になる。両者の差
０．１４〜０．１９ｅＶが、金属電極からｎ＋型層への
正孔の注入に対する障壁の高さの差となる。
、オーミックコンタクト層であるμＣ−８ｉｌ！Ｉがａ
−３ｉ膜に比べて十分に低抵抗にすることができるため
、ソース、ドレイン電極と動作層であるａ−３ｉ１１と
の間の正孔に対する障壁が従来に比べて高くからだめで
ある。具体的に、フェルミ単位と伝導帯の底の間のエネ
ルギーギャップを比較すると、ｎ１型ａ−８ｉで０．１
５〜０．２ｅＶであるのに対し、ｎ”型μＣ−Ｓ ＋で
はこれが０．０１６Ｖという小さい値になる。両者の差
０．１４〜０．１９ｅＶが、金属電極からｎ＋型層への
正孔の注入に対する障壁の高さの差となる。
このようにＴＰＴの動作層であるｎ型ａ−８ｉ膜に注入
される正孔が少なければ、ゲート絶縁膜にトラップされ
る正孔数が少なく、また電子と再結合する正孔数も少な
くなり欠陥発生が抑制されるのである。なお、多数キャ
リアである電子に対するオーミック特性は、ｎ型ａ−８
ｉとｎ＋型μＣ−８ｉで差はない。
される正孔が少なければ、ゲート絶縁膜にトラップされ
る正孔数が少なく、また電子と再結合する正孔数も少な
くなり欠陥発生が抑制されるのである。なお、多数キャ
リアである電子に対するオーミック特性は、ｎ型ａ−８
ｉとｎ＋型μＣ−８ｉで差はない。
第２図は本発明の他の実施例のＴＰＴを示す断面図であ
る。第１図の実施例がスタガー型であるのに対し、この
実施例はコブラナー型である点が異なり、他は第１図と
同じである。従って第１図と対応する部分には第１図と
同一符号を付して詳細な説明は省く。この実施例によっ
ても先の実施例と同様の効果が得られる。
る。第１図の実施例がスタガー型であるのに対し、この
実施例はコブラナー型である点が異なり、他は第１図と
同じである。従って第１図と対応する部分には第１図と
同一符号を付して詳細な説明は省く。この実施例によっ
ても先の実施例と同様の効果が得られる。
なお、上記実施例ではソース、ドレインのオーミックコ
ンタクト層として、高濃度μＣ−８ｉ膜を用いたが、同
じようにμＣ−８：ＣｘやμＣ−３ｉＮｘの高濃度層を
用いることができる。これらの材料は、Ｓｌよりパッド
ギャップが大きいため、正孔注入阻止の効果がより大き
い。従って微結晶相を含まないアモルファスのＳ ｉ
ＣｘやＳｉＮｘを用いても、有効である。
ンタクト層として、高濃度μＣ−８ｉ膜を用いたが、同
じようにμＣ−８：ＣｘやμＣ−３ｉＮｘの高濃度層を
用いることができる。これらの材料は、Ｓｌよりパッド
ギャップが大きいため、正孔注入阻止の効果がより大き
い。従って微結晶相を含まないアモルファスのＳ ｉ
ＣｘやＳｉＮｘを用いても、有効である。
また実施例では、動作層がｎ型ａ−３を膜であり、従っ
てＴＰＴ動作に寄与するキャリアが電子である場合を説
明したが、ｐ型ａ−３ｉ膜を用いる場合には、オーミッ
クコンタクト層としてｐ◆型μＣ半導体膜を用いればよ
い。
てＴＰＴ動作に寄与するキャリアが電子である場合を説
明したが、ｐ型ａ−３ｉ膜を用いる場合には、オーミッ
クコンタクト層としてｐ◆型μＣ半導体膜を用いればよ
い。
［発明の効果］
以上述べたように本発明によれば、ソース、ドレインの
オーミックコンタクト層に高濃度のμＣ半導体膜を用い
ることにより、しきい値電圧等の特性の変動を少なくし
た安定なＴＰＴを得ることができる。
オーミックコンタクト層に高濃度のμＣ半導体膜を用い
ることにより、しきい値電圧等の特性の変動を少なくし
た安定なＴＰＴを得ることができる。
第１図は本発明の一実施例のＴＰＴを示す断面図、第２
図は他の実施例のＴＰＴを示す断面図、第３図および第
４図は従来のＴＰＴを示す断面図、第５図は従来のＴＰ
Ｔのしきい電圧変動特性を示す図、第６図は同じくドレ
イン電流−ゲート電圧特性変動を示す図である。 １１・・・絶縁性基板、１２・・・ゲート１！極、１３
・・・ゲー ト絶Ｒ１ＩＡ （７ラズｖＣＶＤＳ ｉ
０２ ｌ１ｌ）、１４−ｎ型ａ−８Ｉｆｉｌ （動作層
）、１５１゜１５２・・・ｎ＋型μＣ−３ｔ膜〈オーミ
ックコンタクト層）、１６１．１６２・・・ＭＯ膜、１
７１−ソ−スＩ極、１７２・・・ドレイン電極。 出願人代理人 弁理士 鈴江武彦 第１図 第゛２図 第３図 第４図 第５図 〇 −”−（Ｖ） 第６図
図は他の実施例のＴＰＴを示す断面図、第３図および第
４図は従来のＴＰＴを示す断面図、第５図は従来のＴＰ
Ｔのしきい電圧変動特性を示す図、第６図は同じくドレ
イン電流−ゲート電圧特性変動を示す図である。 １１・・・絶縁性基板、１２・・・ゲート１！極、１３
・・・ゲー ト絶Ｒ１ＩＡ （７ラズｖＣＶＤＳ ｉ
０２ ｌ１ｌ）、１４−ｎ型ａ−８Ｉｆｉｌ （動作層
）、１５１゜１５２・・・ｎ＋型μＣ−３ｔ膜〈オーミ
ックコンタクト層）、１６１．１６２・・・ＭＯ膜、１
７１−ソ−スＩ極、１７２・・・ドレイン電極。 出願人代理人 弁理士 鈴江武彦 第１図 第゛２図 第３図 第４図 第５図 〇 −”−（Ｖ） 第６図
Claims (3)
- （１）動作層としての非晶質シリコン薄膜と、これにオ
ーミックコンタクトするソース，ドレイン電極およびゲ
ート絶縁膜を介して形成されたゲート電極を有する薄膜
トランジスタにおいて、前記非晶質シリコン薄膜とソー
ス，ドレイン電極のコンタクト部に高不純物濃度のマイ
クロクリスタル半導体膜からなるオーミックコンタクン
ト層を介在させたことを特徴とする薄膜トランジスタ。 - （２）前記マイクロクリスタル半導体膜は、Ｓｉ，Ｓｉ
Ｃ＿Ｘ又はＳｉＮ＿Ｘのいずれかである特許請求の範囲
第１項記載の薄膜トランジスタ。 - （３）前記ゲート絶縁膜はプラズマＣＶＤによるＳｉＯ
＿２膜である特許請求の範囲第１項記載の薄膜トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26502686A JPS63119577A (ja) | 1986-11-07 | 1986-11-07 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26502686A JPS63119577A (ja) | 1986-11-07 | 1986-11-07 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63119577A true JPS63119577A (ja) | 1988-05-24 |
Family
ID=17411548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26502686A Pending JPS63119577A (ja) | 1986-11-07 | 1986-11-07 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63119577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1986
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