JPS61198678A - アモルフアスシリコン半導体装置 - Google Patents
アモルフアスシリコン半導体装置Info
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- JPS61198678A JPS61198678A JP3655285A JP3655285A JPS61198678A JP S61198678 A JPS61198678 A JP S61198678A JP 3655285 A JP3655285 A JP 3655285A JP 3655285 A JP3655285 A JP 3655285A JP S61198678 A JPS61198678 A JP S61198678A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はアモルファスシリコン半導体装置例えば薄膜ト
ランジスタ（＝関する。
ランジスタ（＝関する。
近年、アモルファスシリコン半導体装置として、アモル
ファスシリコン（以下＆−８ｔと称す）の半導体層を用
いる薄膜トランジスタ（以下ＴＰＴと称す）が注目され
ている。ＴＰＴの応用範囲は広く、集積回路やＣＯＤ等
への適用が再認であり、特＆：最近では、アクティブマ
トリックス形液晶我示素子のスイッチ素子として用いる
ことが広く研究されている。
ファスシリコン（以下＆−８ｔと称す）の半導体層を用
いる薄膜トランジスタ（以下ＴＰＴと称す）が注目され
ている。ＴＰＴの応用範囲は広く、集積回路やＣＯＤ等
への適用が再認であり、特＆：最近では、アクティブマ
トリックス形液晶我示素子のスイッチ素子として用いる
ことが広く研究されている。
このＴＰＴの一例としては次のようなものが６も即ちこ
れは、ガラス基板上（；ゲート４億、ゲート絶縁膜及び
ａ−８ｔからなる半導体層を順次形成させた後、ゲート
電極をはさむようＣ二してソース及びドレイン電極を半
導体層上（；形成させた構造である。そして通常は、ソ
ース及びドレイン４ｍと半導体層とのオーミック接触を
得るため（：、ソース及びドレイン４惚が半導体層と接
触する部分ζ二は、特開昭５６−１３５９６８号公報や
特開昭５８−１９００６１号公報（二記載されているよ
う（二、＆−８ｉを母体とするｎ層、或いはこのノーと
モリブデン膜の積層膜がはさまれている。
れは、ガラス基板上（；ゲート４億、ゲート絶縁膜及び
ａ−８ｔからなる半導体層を順次形成させた後、ゲート
電極をはさむようＣ二してソース及びドレイン電極を半
導体層上（；形成させた構造である。そして通常は、ソ
ース及びドレイン４ｍと半導体層とのオーミック接触を
得るため（：、ソース及びドレイン４惚が半導体層と接
触する部分ζ二は、特開昭５６−１３５９６８号公報や
特開昭５８−１９００６１号公報（二記載されているよ
う（二、＆−８ｉを母体とするｎ層、或いはこのノーと
モリブデン膜の積層膜がはさまれている。
しかしこのよりな層をソース及びドレイン４傷と半導体
層との間（二はさんだ場合≦二も、充分なオーミック接
触を得られないことがある。第４図はａ−８ｉを母体と
するｎ層をオーミックコンタクト層として用いたＴＰＴ
−関し、ゲート４ｍ圧Ｖａが５Ｖ。
層との間（二はさんだ場合≦二も、充分なオーミック接
触を得られないことがある。第４図はａ−８ｉを母体と
するｎ層をオーミックコンタクト層として用いたＴＰＴ
−関し、ゲート４ｍ圧Ｖａが５Ｖ。
ｌｏｇ、１５Ｖ、２０Ｖのときのソース・ドレイン間電
圧Ｖｍとドレイン電流ＩＤとの関係を示す図である。
圧Ｖｍとドレイン電流ＩＤとの関係を示す図である。
＃４図（二示すよう（二、Ｖｏｓ＝００近く（二おいて
ＩＤは立ち上がっていない。
ＩＤは立ち上がっていない。
この不完全なオーミック接触は、ａ−８Ｌを母体とする
ｎ層内の不純物の活性化率が低く、実質的にドナーとし
て寄与するものが少ないため（二起こり、ソース成極か
らの磁子注入量が少なくなることＣ二起因す名と考えら
れる。籍（二ａ−８１からなる半導体層とａ−８ｔを母
体とするｎ ｆｆＡを連続８１１！膜できず、フォトレ
ジスト等を用いたバターニング工程が間Ｃ二人る場合（
二は、ａ−８ｉを母体とするｎ”ＪＷｉの表面（二おけ
る不純物の活性化率がいっそう低くなると考えられる。
ｎ層内の不純物の活性化率が低く、実質的にドナーとし
て寄与するものが少ないため（二起こり、ソース成極か
らの磁子注入量が少なくなることＣ二起因す名と考えら
れる。籍（二ａ−８１からなる半導体層とａ−８ｔを母
体とするｎ ｆｆＡを連続８１１！膜できず、フォトレ
ジスト等を用いたバターニング工程が間Ｃ二人る場合（
二は、ａ−８ｉを母体とするｎ”ＪＷｉの表面（二おけ
る不純物の活性化率がいっそう低くなると考えられる。
本発明はこのような従来の欠点を解決するため（二なさ
れたもので、＆−８ｉ膜とオーミック罐億とのオーミッ
ク接触が良好なアモルファスシリコン牛導体ｔ＆直の提
供を目的とする。
れたもので、＆−８ｉ膜とオーミック罐億とのオーミッ
ク接触が良好なアモルファスシリコン牛導体ｔ＆直の提
供を目的とする。
即ち本発明は、ａ−８１膜とこの膜（二接触する岨惚と
の間Ｃニオーミックコンタクトｔｍとして微結晶シリコ
ンを母体とするｎ中層を介在させたことｔ−特徴とする
。
の間Ｃニオーミックコンタクトｔｍとして微結晶シリコ
ンを母体とするｎ中層を介在させたことｔ−特徴とする
。
以下本発明の詳細を図面を参照して説明する。
第１図は本発明の一実施例を示す図であシ、スタガード
形ＴＰＴ）ｋ我わ、している。これは絶縁性基板（１）
例えばガラス基板上（：、オーミック磁極として例えば
ＩＴＯからなるソース４億（２）とドレイン螺＠ （３
）とが配置され、この両域極ｔ２Ｌ（３）上≦二は、微
結晶シリコン（以下μｃ−８ｔと称す）を母体とするリ
ン添加Ｏｎ＋膚（４）が約５００＾の厚さく＝形成され
ている。ここでこのｎ層＋１４）は、基板＠に２５０℃
、ＲＦ ４１に力密度０．６ Ｗ／ｄ、圧力１．０警、
）１！テ１０ ％ （：。
形ＴＰＴ）ｋ我わ、している。これは絶縁性基板（１）
例えばガラス基板上（：、オーミック磁極として例えば
ＩＴＯからなるソース４億（２）とドレイン螺＠ （３
）とが配置され、この両域極ｔ２Ｌ（３）上≦二は、微
結晶シリコン（以下μｃ−８ｔと称す）を母体とするリ
ン添加Ｏｎ＋膚（４）が約５００＾の厚さく＝形成され
ている。ここでこのｎ層＋１４）は、基板＠に２５０℃
、ＲＦ ４１に力密度０．６ Ｗ／ｄ、圧力１．０警、
）１！テ１０ ％ （：。
希釈したＳ ｉＬ １０１００Ｍ％Ｈｚで２５００ ｐ
ｐｍ （二布釈したＰＨ１４１ｃｃＭの条件のプラズマ
Ｃｖ１）＠で、１０分間堆積させるとと（二より得られ
、暗４気伝導度は２ （Ω儂）−１である。そしてソー
ス及びドレインＫ 愼Ｌ２）、（３）とｎ層層（４）を
覆うようＣ二、絶縁性基板（１）上（＝半導体層である
ａ−８ｉ膜（５）が約３０００＾の厚さく二形成されて
おり、ソース及びドレイン４ｍ＜２）、 （３）は、ｎ
層（４）を介してａ−８ｔ漠（５）の表面（ニ一部が接
触するようＣ：なる。セしてｈ−８ｉ膜（５）を覆うよ
う４：、例えばＳＩＮからなる厚さ約４０００＾のゲー
ト艶感（６）が形成されている。ｊ！４ニゲ−）Ｍ！ｌ
膜（６）上（二は例えばムｌからなるノー）４億（７）
が形成されていて、ゲート−億（７）はゲート絶縁膜（
６）を介してａ−８ｉ Ｉｌ＆（５）と対向するよう（
＝なる。こうして素子がｈ−８ｉ属（５）を半導体層と
するＴＰＴであるアモルファスシリコン半導体装置が得
られる。
ｐｍ （二布釈したＰＨ１４１ｃｃＭの条件のプラズマ
Ｃｖ１）＠で、１０分間堆積させるとと（二より得られ
、暗４気伝導度は２ （Ω儂）−１である。そしてソー
ス及びドレインＫ 愼Ｌ２）、（３）とｎ層層（４）を
覆うようＣ二、絶縁性基板（１）上（＝半導体層である
ａ−８ｉ膜（５）が約３０００＾の厚さく二形成されて
おり、ソース及びドレイン４ｍ＜２）、 （３）は、ｎ
層（４）を介してａ−８ｔ漠（５）の表面（ニ一部が接
触するようＣ：なる。セしてｈ−８ｉ膜（５）を覆うよ
う４：、例えばＳＩＮからなる厚さ約４０００＾のゲー
ト艶感（６）が形成されている。ｊ！４ニゲ−）Ｍ！ｌ
膜（６）上（二は例えばムｌからなるノー）４億（７）
が形成されていて、ゲート−億（７）はゲート絶縁膜（
６）を介してａ−８ｉ Ｉｌ＆（５）と対向するよう（
＝なる。こうして素子がｈ−８ｉ属（５）を半導体層と
するＴＰＴであるアモルファスシリコン半導体装置が得
られる。
第２図はとの実施例（二関し、ゲート−圧Ｖｏが５Ｖ
、 ＩＯＶ 、 １５Ｖ 、 ２０Ｖのときのソースド
レイン間鴫圧ＶＤ−とドレイン電流ＩＤとの関係を示す
図である。
、 ＩＯＶ 、 １５Ｖ 、 ２０Ｖのときのソースド
レイン間鴫圧ＶＤ−とドレイン電流ＩＤとの関係を示す
図である。
第２図（二示すよう（；、オーミック接触特性が従来（
ニルべて良くなっており、＊（二ＶＤＩの小さな領域で
の改善が著しい。この結果、大きなＩＤを得ることがで
きてＴＰＴのオン抵抗が低減するので、ＴＦＴを用いた
回路の限界周波数が増大し、ＴＰＴを用いたアクティブ
マトリックス形液晶懺示素子の場合、より多画素の表示
を行なうことができる。
ニルべて良くなっており、＊（二ＶＤＩの小さな領域で
の改善が著しい。この結果、大きなＩＤを得ることがで
きてＴＰＴのオン抵抗が低減するので、ＴＦＴを用いた
回路の限界周波数が増大し、ＴＰＴを用いたアクティブ
マトリックス形液晶懺示素子の場合、より多画素の表示
を行なうことができる。
通常、μｃ−８ｔは６０〜Ｚｏｏ Ａの島状結晶領域と
ａ−８ｔとの混合相であり、ａ−８ｌ半導体層の製膜に
使用されるのと同じプラズマＣＶＤ法で作ることができ
る。しかしμａ−８ＩＯＪＩＩ膜時口は、投入する磁力
やＨ２の流量な＊−８ｔの：Ｉ＆膜のときよりも多くす
る必要がある。具体的Ｃ二は、磁力密度は０．１Ｗ／ｄ
以上Ｃ−シ、Ｈｏの流量は５ｉＩ（４の１０倍以上Ｃ：
する。
ａ−８ｔとの混合相であり、ａ−８ｌ半導体層の製膜に
使用されるのと同じプラズマＣＶＤ法で作ることができ
る。しかしμａ−８ＩＯＪＩＩ膜時口は、投入する磁力
やＨ２の流量な＊−８ｔの：Ｉ＆膜のときよりも多くす
る必要がある。具体的Ｃ二は、磁力密度は０．１Ｗ／ｄ
以上Ｃ−シ、Ｈｏの流量は５ｉＩ（４の１０倍以上Ｃ：
する。
またμｃ−８ｉの不純物ドープ膜は、不純物の活性化率
が高い。ａ−８ｉｔニリンを不純物として添加して得ら
れるｎ＋層の＃磁気伝導度が１０−” （Ωα）−１の
オーダー（＝あるの（二対してμｃ−８ｉｌニリンを添
加し九ｎガ一では、ｌ（ΩｃＩＩＬ）−”程度の暗磁気
伝導度を得るのは容易である。μｃ −８ｔ Ｏｎ”
Ｊ−の晰嘔気伝導度が大きいのは、移動度が高いことと
、磁気伝導Ｃ；寄与する活性化された不純物の数が多い
ととＣ二起因する。夫際にμａ−８ｔの移動匿は、ａ−
８ＬのｌＯ〜５０倍程匿であり、３桁程度の＃磁気伝導
度の差は、不純物の活性化率の差が大きいためと考えら
れる。
が高い。ａ−８ｉｔニリンを不純物として添加して得ら
れるｎ＋層の＃磁気伝導度が１０−” （Ωα）−１の
オーダー（＝あるの（二対してμｃ−８ｉｌニリンを添
加し九ｎガ一では、ｌ（ΩｃＩＩＬ）−”程度の暗磁気
伝導度を得るのは容易である。μｃ −８ｔ Ｏｎ”
Ｊ−の晰嘔気伝導度が大きいのは、移動度が高いことと
、磁気伝導Ｃ；寄与する活性化された不純物の数が多い
ととＣ二起因する。夫際にμａ−８ｔの移動匿は、ａ−
８ＬのｌＯ〜５０倍程匿であり、３桁程度の＃磁気伝導
度の差は、不純物の活性化率の差が大きいためと考えら
れる。
第３図は本発明の他の実施例を示す図で、逆スタガード
形ＴＰＴを表わしておｐ、ｓ１図と対応する部分（二は
同一符号を付しである。これは絶縁性基板（１）例えば
ガラス基板上Ｃ二、例えばＩＴＯからなるゲート電極（
７）が配置され、これを例えばＳｉＮからなる厚さ約４
０００＾のゲート絶縁ｍ（６）が覆っている。そしてゲ
ート絶縁膜（６）上Ｃ二は厚さ約ａｏｏｏｉのａ−８ｉ
膜（５）が形成され、ゲート電極（７）はゲート絶縁膜
（６）を介してａ−８ｔ膜（５）と対向するようになる
。
形ＴＰＴを表わしておｐ、ｓ１図と対応する部分（二は
同一符号を付しである。これは絶縁性基板（１）例えば
ガラス基板上Ｃ二、例えばＩＴＯからなるゲート電極（
７）が配置され、これを例えばＳｉＮからなる厚さ約４
０００＾のゲート絶縁ｍ（６）が覆っている。そしてゲ
ート絶縁膜（６）上Ｃ二は厚さ約ａｏｏｏｉのａ−８ｉ
膜（５）が形成され、ゲート電極（７）はゲート絶縁膜
（６）を介してａ−８ｔ膜（５）と対向するようになる
。
そしてａ −Ｓｉ ＢＩＡ （５）の表面（ニ一部がμ
ｃ−８ｉを母体とする厚さ約５００＾のｎｊｌｉｉｌｉ
（４）を介して＆Ｍするよう（二、オーミック４ｍとし
て例えばＡｌからなるソース４ ｍ （２）とドレイン
鑞憔（３）とが形成されている。
ｃ−８ｉを母体とする厚さ約５００＾のｎｊｌｉｉｌｉ
（４）を介して＆Ｍするよう（二、オーミック４ｍとし
て例えばＡｌからなるソース４ ｍ （２）とドレイン
鑞憔（３）とが形成されている。
こうして素子がａ−８ｉｉ（５）を半導体１ｔｊｋとす
るＴＰＴであるアモルファスシリコン半導体装置が得ら
れる。この実施例Ｃ二おいても、弗２図Ｃ二示したのと
同様な結果が得られ、オーミック接触特性が従来よりも
改善される。
るＴＰＴであるアモルファスシリコン半導体装置が得ら
れる。この実施例Ｃ二おいても、弗２図Ｃ二示したのと
同様な結果が得られ、オーミック接触特性が従来よりも
改善される。
なお今までは素子がＴＰＴである場合（二ついて述べた
が、素子が例えば第１図４＝おいてゲート絶縁膜（６）
とゲート４億（７）を除いたもの（二相当する傳造を有
する抵抗素子である場合も本発明を適用できる。また＆
−８ＩＭ（５）は、Ｓ１原子のダングリングボンドを水
素或いはフッ素で終端させたもののどちらでもよい。
が、素子が例えば第１図４＝おいてゲート絶縁膜（６）
とゲート４億（７）を除いたもの（二相当する傳造を有
する抵抗素子である場合も本発明を適用できる。また＆
−８ＩＭ（５）は、Ｓ１原子のダングリングボンドを水
素或いはフッ素で終端させたもののどちらでもよい。
以上説明したよう（二本発明のアモルファスシリコン半
導体装置は、ａ−８ｉ膜とこの膜（二接触する電極との
接触部分（二μｃ−５ｔを母体とするｎ＋膚を介在させ
てなるので、従来よりも良好なオーミック接触特性を得
ることができる。
導体装置は、ａ−８ｉ膜とこの膜（二接触する電極との
接触部分（二μｃ−５ｔを母体とするｎ＋膚を介在させ
てなるので、従来よりも良好なオーミック接触特性を得
ることができる。
４１図は本発明の一実施例を示す図、第２図は第１図Ｃ
二示した実施例のソース・ドレイン間磁圧とドレイン磁
流との関係を示す図、ｓ３図は本発明の他のＡ１４例を
示す図、第４図は従来のＴＰＴのソース・ドレイン間磁
圧とドレイン−流との関係を示す図でめる。 （１）・・・・・・・・・絶縁性基板 １２）・・・・・・・・・ソース磁極 （３）・・・・・・・・・ドＶイン４億（４）・・・・
・・・・・ｎ＋層 （５）・・・・・・・・・アモルファスシリコン膜代理
人 弁理士 則 近 惠佑（ほか１名Ｊ第 １ 図 １Ｑ、３３ 第２図 Ｄ５ （Ｖ）
二示した実施例のソース・ドレイン間磁圧とドレイン磁
流との関係を示す図、ｓ３図は本発明の他のＡ１４例を
示す図、第４図は従来のＴＰＴのソース・ドレイン間磁
圧とドレイン−流との関係を示す図でめる。 （１）・・・・・・・・・絶縁性基板 １２）・・・・・・・・・ソース磁極 （３）・・・・・・・・・ドＶイン４億（４）・・・・
・・・・・ｎ＋層 （５）・・・・・・・・・アモルファスシリコン膜代理
人 弁理士 則 近 惠佑（ほか１名Ｊ第 １ 図 １Ｑ、３３ 第２図 Ｄ５ （Ｖ）
Claims (3)
- （１）絶縁性基板上に形成されたアモルファスシリコン
膜と、このアモルファスシリコン膜に一部が接触する電
極とを有する素子を備えたアモルファスシリコン半導体
装置において、前記アモルファスシリコン膜と前記電極
との間に微結晶シリコンを母体とするｎ＾＋層を有する
ことを特徴とするアモルファスシリコン半導体装置。 - （２）前記素子は、ゲート絶縁膜と、このゲート絶縁膜
を介して前記アモルファスシリコン膜に対向するゲート
電極と、前記のアモルファスシリコン膜に一部が接触す
る電極としてソース及びドレイン電極とを基本構成要素
として有する薄膜トランジスタであることを特徴とする
特許請求の範囲第１項記載のアモルファスシリコン半導
体装置。 - （３）前記の微結晶シリコンを母体とするｎ＾＋層の暗
電導度は１（Ωｃｍ）＾−＾１以上であることを特徴と
する特許請求の範囲第１項及び第２項記載のアモルファ
スシリコン半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036552A JPH06101564B2 (ja) | 1985-02-27 | 1985-02-27 | アモルフアスシリコン半導体装置 |
| JP5306048A JP2568037B2 (ja) | 1985-02-27 | 1993-11-12 | 液晶表示素子用アモルファスシリコン半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036552A JPH06101564B2 (ja) | 1985-02-27 | 1985-02-27 | アモルフアスシリコン半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5306048A Division JP2568037B2 (ja) | 1985-02-27 | 1993-11-12 | 液晶表示素子用アモルファスシリコン半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198678A true JPS61198678A (ja) | 1986-09-03 |
| JPH06101564B2 JPH06101564B2 (ja) | 1994-12-12 |
Family
ID=12472922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60036552A Expired - Lifetime JPH06101564B2 (ja) | 1985-02-27 | 1985-02-27 | アモルフアスシリコン半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101564B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119577A (ja) * | 1986-11-07 | 1988-05-24 | Toshiba Corp | 薄膜トランジスタ |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101564B2 (ja) | 1994-12-12 |
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