JPH02268468A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
- Publication number
- JPH02268468A JPH02268468A JP8802489A JP8802489A JPH02268468A JP H02268468 A JPH02268468 A JP H02268468A JP 8802489 A JP8802489 A JP 8802489A JP 8802489 A JP8802489 A JP 8802489A JP H02268468 A JPH02268468 A JP H02268468A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- thin film
- film transistor
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 95
- 238000005530 etching Methods 0.000 claims abstract description 27
- 239000010408 film Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 11
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 27
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 9
- 239000011259 mixed solution Substances 0.000 claims description 9
- 229910017604 nitric acid Inorganic materials 0.000 claims description 9
- 239000002253 acid Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 238000009835 boiling Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000000059 patterning Methods 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタおよびその製造方法に関する
ものである。
ものである。
スイッチング素子等として使用される薄膜トランジスタ
としては、従来、第３図に示すような構造のものが知ら
れている。
としては、従来、第３図に示すような構造のものが知ら
れている。
この薄膜トランジスタは、ガラス等からなる絶縁基板１
上にゲート電極２とゲート絶縁膜３と１−ａ−３ｉ半導
体層４とを積層形成し、この１−ａ−３ｌ半導体層４の
上にチャンネル部において分離されたｎ型半導体層５を
介してソース、ドレイン電極６，７を形成したもので、
上記ｎ型半導体層５はｎ”−ａ−８ｌで形成されている
。
上にゲート電極２とゲート絶縁膜３と１−ａ−３ｉ半導
体層４とを積層形成し、この１−ａ−３ｌ半導体層４の
上にチャンネル部において分離されたｎ型半導体層５を
介してソース、ドレイン電極６，７を形成したもので、
上記ｎ型半導体層５はｎ”−ａ−８ｌで形成されている
。
この薄膜トランジスタは次のような製造方法で製造され
ている。まず、基板１の上にクロム等の金属膜を膜付け
し、この金属膜をパターニングしてゲート電極２を形成
する。次に、このゲート電極２の上に基板１の全面にわ
たって、ＳＩ Ｎ （窒化シリコン）からなるゲート絶
縁膜３と、１−ａ−５ｌ半導体層４と、ｎ”−ａ−３ｔ
からなるｎ型半導体層（以下ｎ”−ａ−５ｔ層という）
５とをプラズマＣＶＤ法により順次積層する。次に、上
記ｎ”−ａ−３１層５とその下の１−ａ−３ｌ半導体層
４とを、フォトエツチング法によりトランジスタ素子形
状にバターニングする。次に、その上にクロム等の金属
膜を膜付けして、この金属膜をバターニングすることに
よりソース電極６とドレイン電極７とを形成し、この後
、前記ｎ＋ａ−Ｓｔ層５のソース、ドレイン電極間の部
分（チャンネル部に対応する部分）を、ハロゲン系のガ
スによるプラズマエツチングにより除去してｎ”−ａ−
３１層５をチャンネル部において分離し、薄膜トランジ
スタを完成する。
ている。まず、基板１の上にクロム等の金属膜を膜付け
し、この金属膜をパターニングしてゲート電極２を形成
する。次に、このゲート電極２の上に基板１の全面にわ
たって、ＳＩ Ｎ （窒化シリコン）からなるゲート絶
縁膜３と、１−ａ−５ｌ半導体層４と、ｎ”−ａ−３ｔ
からなるｎ型半導体層（以下ｎ”−ａ−５ｔ層という）
５とをプラズマＣＶＤ法により順次積層する。次に、上
記ｎ”−ａ−３１層５とその下の１−ａ−３ｌ半導体層
４とを、フォトエツチング法によりトランジスタ素子形
状にバターニングする。次に、その上にクロム等の金属
膜を膜付けして、この金属膜をバターニングすることに
よりソース電極６とドレイン電極７とを形成し、この後
、前記ｎ＋ａ−Ｓｔ層５のソース、ドレイン電極間の部
分（チャンネル部に対応する部分）を、ハロゲン系のガ
スによるプラズマエツチングにより除去してｎ”−ａ−
３１層５をチャンネル部において分離し、薄膜トランジ
スタを完成する。
しかしながら、上記従来の薄膜トランジスタは、１−ａ
−５ｊ半導体層４の上にｎ型半導体層としてｎ”−ａ−
５１層５を形成したものであるため、この薄膜トランジ
スタの製造において上記ｎ＋ａ−３ｉ層５のソース、ド
レイン電極６．７間の部分をエツチング除去する際に、
１−ａ−８ｉ半導体層４の表面もある程度エツチングさ
れてこの１−ａ−３ｔ半導体層４がダメージを受け、そ
のために薄膜トランジスタの特性が変化してしまうとい
う問題をもっていた。
−５ｊ半導体層４の上にｎ型半導体層としてｎ”−ａ−
５１層５を形成したものであるため、この薄膜トランジ
スタの製造において上記ｎ＋ａ−３ｉ層５のソース、ド
レイン電極６．７間の部分をエツチング除去する際に、
１−ａ−８ｉ半導体層４の表面もある程度エツチングさ
れてこの１−ａ−３ｔ半導体層４がダメージを受け、そ
のために薄膜トランジスタの特性が変化してしまうとい
う問題をもっていた。
これは、１−ａ−８ｉ半導体層４とｎ”−ａ−Ｓｉ層５
とがいずれもａ−３ｌであるために、ｎ” −ａ−３ｌ
層５のエツチング条件で１−ａ−Ｓ１半導体層４もほぼ
同じエツチングレートでエツチングされるからであり、
したがって、ｎ１ａ−３１層５のソース、ドレイン電極
６．７間の部分を完全にエツチング除去するまでの間に
、ｎ”−ａ−Ｓｉ層５のエツチングが速く進んだ部分か
ら１−ａ−３１半導体層４の表面がエツチングされて行
く。
とがいずれもａ−３ｌであるために、ｎ” −ａ−３ｌ
層５のエツチング条件で１−ａ−Ｓ１半導体層４もほぼ
同じエツチングレートでエツチングされるからであり、
したがって、ｎ１ａ−３１層５のソース、ドレイン電極
６．７間の部分を完全にエツチング除去するまでの間に
、ｎ”−ａ−Ｓｉ層５のエツチングが速く進んだ部分か
ら１−ａ−３１半導体層４の表面がエツチングされて行
く。
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、ｎ型半導体層のソー
ス、ドレイン電極間の部分をエツチング除去してこのｎ
型半導体層をチャンネル部において分離したものであり
ながら、１−ａ−Ｓｉ半導体層をｎ型半導体層のエツチ
ングによるダメージを受けない状態で残すことができる
薄膜トランジスタを提供するとともに、あわせてその製
造方法を提供することにある。
あって、その目的とするところは、ｎ型半導体層のソー
ス、ドレイン電極間の部分をエツチング除去してこのｎ
型半導体層をチャンネル部において分離したものであり
ながら、１−ａ−Ｓｉ半導体層をｎ型半導体層のエツチ
ングによるダメージを受けない状態で残すことができる
薄膜トランジスタを提供するとともに、あわせてその製
造方法を提供することにある。
本発明の薄膜トランジスタは、基板上にゲート電極とゲ
ート絶縁膜と１−ａ−Ｓｌ半導体層とを積層形成し、こ
の１−ａ−Ｓｌ半導体層の上にチャンネル部において分
離されたｎ型半導体層を介してソース、ドレイン電極を
形成した薄膜トランジスタにおいて、前記ｎ型半導体層
を、ｎ＋μＣ−Ｓｉで形成したことを特徴とするもので
ある。
ート絶縁膜と１−ａ−Ｓｌ半導体層とを積層形成し、こ
の１−ａ−Ｓｌ半導体層の上にチャンネル部において分
離されたｎ型半導体層を介してソース、ドレイン電極を
形成した薄膜トランジスタにおいて、前記ｎ型半導体層
を、ｎ＋μＣ−Ｓｉで形成したことを特徴とするもので
ある。
また、本発明の薄膜トランジスタの製造方法は、基板上
に、ゲート電極と、ゲート絶縁膜と、ｉ −ａ−Ｓ１半
導体層と、ｎ”−μＣ−Ｓｉ層と、ソース、ドレイン電
極とを積層形成した後、前記ｎ＋−μＣ−５ｔ層のソー
ス、ドレイン電極間の部分を、酢酸と硝酸と沸酸の混合
液によりエツチング除去することを特徴とするものであ
る。
に、ゲート電極と、ゲート絶縁膜と、ｉ −ａ−Ｓ１半
導体層と、ｎ”−μＣ−Ｓｉ層と、ソース、ドレイン電
極とを積層形成した後、前記ｎ＋−μＣ−５ｔ層のソー
ス、ドレイン電極間の部分を、酢酸と硝酸と沸酸の混合
液によりエツチング除去することを特徴とするものであ
る。
すなわち、本発明の薄膜トランジスタは、ｎ型半導体層
を、１−ａ−５ｔ半導体に対して十分な選択比でエツチ
ングすることができるｎ＋−μＣ−５ｌで形成したもの
であり、このようにｎ型半導体層をｎ＋−μＣ−５ｌで
形成すれば、１−ａ−８ｌ半導体層の上のｎ型半導体層
（ｎ＋−μＣ−５１層）だけを選択的にエツチングする
ことができる。したがって本発明の薄膜トランジスタに
よれば、ｎ型半導体層のソース、ドレイン電極間の部分
をエツチング除去してこのｎ型半導体層をチャンネル部
において分離したものでありながら、１−ａ−Ｓ１半導
体層をｎ型半導体層のエツチングによるダメージを受け
ない状態で残すことができる。
を、１−ａ−５ｔ半導体に対して十分な選択比でエツチ
ングすることができるｎ＋−μＣ−５ｌで形成したもの
であり、このようにｎ型半導体層をｎ＋−μＣ−５ｌで
形成すれば、１−ａ−８ｌ半導体層の上のｎ型半導体層
（ｎ＋−μＣ−５１層）だけを選択的にエツチングする
ことができる。したがって本発明の薄膜トランジスタに
よれば、ｎ型半導体層のソース、ドレイン電極間の部分
をエツチング除去してこのｎ型半導体層をチャンネル部
において分離したものでありながら、１−ａ−Ｓ１半導
体層をｎ型半導体層のエツチングによるダメージを受け
ない状態で残すことができる。
また、本発明の薄膜トランジスタの製造方法は、ｎ型半
導体層であるｎ＋−μＣ−３１層のソース。
導体層であるｎ＋−μＣ−３１層のソース。
ドレイン電極間の部分を、酢酸と硝酸と沸酸の混合液に
よりエツチング除去するようにしたものであり、酢酸と
硝酸と高酸の混合液は、１−ａ−８ｌ半導体に対してｎ
＋−μＣ−３ｌを高いエツチングレートでエツチングす
るから、この製造方法によれば、１−ａ−３ｌ半導体層
にダメージを与えることなく、ｎ’Ｊ１半導体層である
ｎ＋−μＣ−５１層のソース、ドレイン電極間の部分を
エツチング除去することができる。
よりエツチング除去するようにしたものであり、酢酸と
硝酸と高酸の混合液は、１−ａ−８ｌ半導体に対してｎ
＋−μＣ−３ｌを高いエツチングレートでエツチングす
るから、この製造方法によれば、１−ａ−３ｌ半導体層
にダメージを与えることなく、ｎ’Ｊ１半導体層である
ｎ＋−μＣ−５１層のソース、ドレイン電極間の部分を
エツチング除去することができる。
以下、本発明の一実施例を図面を参照して説明する。
第１図は本実施例の薄膜トランジスタの断面を示してい
る。この薄膜トランジスタは、ガラス等からなる絶縁基
板１１の上に、ゲート電極１２とゲート絶縁膜１３と１
−ａ−３１半導体層１４とを積層形成し、この１−ａ−
Ｓ１半導体層１４の上にチャンネル部において分離され
たｎ型半導体層１５を介してソース、ドレイン電極１６
．１７を形成したもので、上記ｎ型半導体層１５は、ｎ
＋−μＣ−３ｌで形成されている。
る。この薄膜トランジスタは、ガラス等からなる絶縁基
板１１の上に、ゲート電極１２とゲート絶縁膜１３と１
−ａ−３１半導体層１４とを積層形成し、この１−ａ−
Ｓ１半導体層１４の上にチャンネル部において分離され
たｎ型半導体層１５を介してソース、ドレイン電極１６
．１７を形成したもので、上記ｎ型半導体層１５は、ｎ
＋−μＣ−３ｌで形成されている。
第２図は上記薄膜トランジスタの製造工程を示したもの
で、この薄膜トランジスタは次のような製造方法で製造
される。
で、この薄膜トランジスタは次のような製造方法で製造
される。
まず、第２図（ａ）に示すように、基板１１上にクロム
等の金属膜を膜付けしてこの金属膜をパターニングする
方法でゲート電極１２を形成した後、このゲート電極１
２の上に基板１１の全面にわたって、ＳＩＮからなるゲ
ート絶縁膜１３と、ｔ−ａ−Ｓｔ半導体層１４と、ｎ＋
−μＣ−３ｔからなるｎ型半導体層（以下の製造工程の
説明ではｎ＋−μＣ−３ｌ層という）１５とをプラズマ
ＣＶＤ法により順次積層する。
等の金属膜を膜付けしてこの金属膜をパターニングする
方法でゲート電極１２を形成した後、このゲート電極１
２の上に基板１１の全面にわたって、ＳＩＮからなるゲ
ート絶縁膜１３と、ｔ−ａ−Ｓｔ半導体層１４と、ｎ＋
−μＣ−３ｔからなるｎ型半導体層（以下の製造工程の
説明ではｎ＋−μＣ−３ｌ層という）１５とをプラズマ
ＣＶＤ法により順次積層する。
次に第２図（ｂ）に示すように、上記ロ１−μＣ−Ｓｉ
層１５とその下の１−ａ−３ｌ半導体層１４とを、フォ
トエツチング法によりトランジスタ素子形状にパターニ
ングする。この場合、ｎｌ−μＣ−Ｓｉ層１５と１−ａ
−８ｌ半導体層１４のパターニングは、ＣＣΩ４ （四
塩化炭素）ガスによるプラズマエツチングによって行な
う。このエツチングによれば、ｎ＋−μＣ−５１層１５
と１−ａ−３ｌ半導体層１４とを同時にパターニングす
ることができる。
層１５とその下の１−ａ−３ｌ半導体層１４とを、フォ
トエツチング法によりトランジスタ素子形状にパターニ
ングする。この場合、ｎｌ−μＣ−Ｓｉ層１５と１−ａ
−８ｌ半導体層１４のパターニングは、ＣＣΩ４ （四
塩化炭素）ガスによるプラズマエツチングによって行な
う。このエツチングによれば、ｎ＋−μＣ−５１層１５
と１−ａ−３ｌ半導体層１４とを同時にパターニングす
ることができる。
次に、その上にクロム等の金属膜を膜付けしてこの金属
膜をパターニングする方法で第２図（Ｃ）に示すように
ソース電極１６とドレイン電極１７とを形成する。
膜をパターニングする方法で第２図（Ｃ）に示すように
ソース電極１６とドレイン電極１７とを形成する。
この後は、前記ｎ”−μＣ−３ｌ層１５のソース、ドレ
イン電極１６．１７間の部分（チャンネル部に対応する
部分）を、酢酸と硝酸と高酸の混合液、例えば、ＨＦ
： ＨＮＯｉ ： ＣＨ３Ｃ００Ｈ−２： ３７ ：
１００の水溶液によるウェットエツチングにより除去し
て ｎ ＋−μＣ−Ｓｉ層１５を第２図（ｄ）に示すよ
うにチャンネル部において分離し、薄膜トランジスタを
完成する。この場合、上記酢酸と硝酸と高酸の混合液は
、１−ａ−３ｌ半導体に対してｎ＋−μＣ−３ｌを高い
エツチングレートでエツチングするから、ｎ＋−μＣ−
５ｔ層１５のソース、ドレイン電極１６．１７間の部分
を完全に除去するまでエツチングしても、１−ａ−３ｌ
半導体層１４はｎ” −μＣ−３１層１５のエツチング
によるダメージを受けない状態で残る。以上で薄膜トラ
ンジスタの製造が完了する。
イン電極１６．１７間の部分（チャンネル部に対応する
部分）を、酢酸と硝酸と高酸の混合液、例えば、ＨＦ
： ＨＮＯｉ ： ＣＨ３Ｃ００Ｈ−２： ３７ ：
１００の水溶液によるウェットエツチングにより除去し
て ｎ ＋−μＣ−Ｓｉ層１５を第２図（ｄ）に示すよ
うにチャンネル部において分離し、薄膜トランジスタを
完成する。この場合、上記酢酸と硝酸と高酸の混合液は
、１−ａ−３ｌ半導体に対してｎ＋−μＣ−３ｌを高い
エツチングレートでエツチングするから、ｎ＋−μＣ−
５ｔ層１５のソース、ドレイン電極１６．１７間の部分
を完全に除去するまでエツチングしても、１−ａ−３ｌ
半導体層１４はｎ” −μＣ−３１層１５のエツチング
によるダメージを受けない状態で残る。以上で薄膜トラ
ンジスタの製造が完了する。
しかして、上記薄膜トランジスタにおいては、ｎ型半導
体層１５を、１−ａ−３ｌ半導体層１４に対して十分な
選択比でエツチングすることができるｎ＋−μＣ−Ｓｉ
で形成しているから、ｆ−ａ−５ｌ半導体層１４の上の
ｎ型半導体層（ｎ ＋−μＣ−３ｌ層）１５だけを選択
的にエツチングすることができる。したがってこの薄膜
トランジスタによれば、ｎ型半導体層１５のソース。
体層１５を、１−ａ−３ｌ半導体層１４に対して十分な
選択比でエツチングすることができるｎ＋−μＣ−Ｓｉ
で形成しているから、ｆ−ａ−５ｌ半導体層１４の上の
ｎ型半導体層（ｎ ＋−μＣ−３ｌ層）１５だけを選択
的にエツチングすることができる。したがってこの薄膜
トランジスタによれば、ｎ型半導体層１５のソース。
ドレイン電極１６．１７間の部分をエツチング除去して
このｎ型半導体層１５をチャンネル部において分離した
ものでありながら、１−ａ−Ｓ１半導体層１４をｎ型半
導体層１５のエツチングによるダメージを受けない状態
で残すことができる。
このｎ型半導体層１５をチャンネル部において分離した
ものでありながら、１−ａ−Ｓ１半導体層１４をｎ型半
導体層１５のエツチングによるダメージを受けない状態
で残すことができる。
また、上記薄膜トランジスタの製造方法は、ｎ型半導体
層１５であるｎ＋−μＣ−３ｌ層のソース、ドレイン電
極１６．１７間の部分を、酢酸と硝酸と高酸の混合液に
よりエツチング除去するようにしたものであり、酢酸と
硝酸と高酸の混合液は、１−ａ−８ｌ半導体に対してｎ
”−μＣ−Ｓ＋を高いエツチングレートでエツチングす
るから、この製造方法によれば、１−ａ−Ｓ１半導体層
１４にダメージを与えることな（、ｎ型半導体層１５で
あるｎ＋−μＣ−９１層のソース、ドレイン電極１６．
１７間の部分をエツチング除去することができる。
層１５であるｎ＋−μＣ−３ｌ層のソース、ドレイン電
極１６．１７間の部分を、酢酸と硝酸と高酸の混合液に
よりエツチング除去するようにしたものであり、酢酸と
硝酸と高酸の混合液は、１−ａ−８ｌ半導体に対してｎ
”−μＣ−Ｓ＋を高いエツチングレートでエツチングす
るから、この製造方法によれば、１−ａ−Ｓ１半導体層
１４にダメージを与えることな（、ｎ型半導体層１５で
あるｎ＋−μＣ−９１層のソース、ドレイン電極１６．
１７間の部分をエツチング除去することができる。
なお、上記実施例の製造方法では、ｎ＋−μＣ−５ｌか
らなるｎ型半導体層１５とその下のｉ −ａ−Ｓ１半導
体層１４とをトランジスタ素子形状にパターニングした
後に、ソース、ドレイン電極１６．１７となる金属膜を
膜付けしているが、この金属膜は、ゲート絶縁膜１３と
１−ａ−３ｉ半導体層１４とｎ型半導体層（ｎ”−μＣ
−８ｌ層）１５の積層に続けて膜付けしてもよく、その
場合は、上記金属膜とｎ型半導体層１５と［−ａ−Ｓｉ
半導体層１４とをトランジスタ素子形状にパターニング
した後に、上記金属膜をソース電極１６とドレイン電極
１７とに分離し、次いでｎ型半導体層１５のソース、ド
レイン電極１６．１７間の部分をエツチング除去すれば
よい。なお、このようにして製造された薄膜トランジス
タのソース、ドレイン電極１６．１７は、その外側縁が
１−ａ−Ｓ１半導体層１４の外形と同一の形状となる。
らなるｎ型半導体層１５とその下のｉ −ａ−Ｓ１半導
体層１４とをトランジスタ素子形状にパターニングした
後に、ソース、ドレイン電極１６．１７となる金属膜を
膜付けしているが、この金属膜は、ゲート絶縁膜１３と
１−ａ−３ｉ半導体層１４とｎ型半導体層（ｎ”−μＣ
−８ｌ層）１５の積層に続けて膜付けしてもよく、その
場合は、上記金属膜とｎ型半導体層１５と［−ａ−Ｓｉ
半導体層１４とをトランジスタ素子形状にパターニング
した後に、上記金属膜をソース電極１６とドレイン電極
１７とに分離し、次いでｎ型半導体層１５のソース、ド
レイン電極１６．１７間の部分をエツチング除去すれば
よい。なお、このようにして製造された薄膜トランジス
タのソース、ドレイン電極１６．１７は、その外側縁が
１−ａ−Ｓ１半導体層１４の外形と同一の形状となる。
本発明の薄膜トランジスタは、基板上にゲート電極とゲ
ート絶縁膜と１−ａ−９ｔ半導体層とを積層形成し、こ
のｆ−ａ−Ｓ１半導体層の上にチャンネル部において分
離されたｎ型半導体層を介してソース、ドレイン電極を
形成した薄膜トランジスタにおいて、前記ｎ型半導体層
を、ｎ＋μＣ−Ｓｉで形成したものであるから、ｎ型半
導体層のソース、ドレイン電極間の部分をエツチング除
去してこのｎ型半導体層をチャンネル部において分離し
たものでありながら、１−ａ−８ｌ半導体層をｎ型半導
体層のエツチングによるダメジを受けない状態で残すこ
とができる。
ート絶縁膜と１−ａ−９ｔ半導体層とを積層形成し、こ
のｆ−ａ−Ｓ１半導体層の上にチャンネル部において分
離されたｎ型半導体層を介してソース、ドレイン電極を
形成した薄膜トランジスタにおいて、前記ｎ型半導体層
を、ｎ＋μＣ−Ｓｉで形成したものであるから、ｎ型半
導体層のソース、ドレイン電極間の部分をエツチング除
去してこのｎ型半導体層をチャンネル部において分離し
たものでありながら、１−ａ−８ｌ半導体層をｎ型半導
体層のエツチングによるダメジを受けない状態で残すこ
とができる。
また、本発明の薄膜トランジスタの製造方法は、基板上
に、ゲート電極と、ゲート絶縁膜と、ｉ −ａ−Ｓｌ半
導体層と、ｎ”−μＣ−Ｓ１層と、ソース、ドレイン電
極とを積層形成した後、前記ｎ″″−μＣ−３１層のソ
ース、ドレイン電極間の部分を、酢酸と硝酸と高酸の混
合液によりエツチング除去するものであるから、１−ａ
−３ｔ半導体層にダメージを与えることな（、ｎ型半導
体層である口“−μＣ−５ｌ層のソース、ドレイン電極
間の部分をエツチング除去することができる。
に、ゲート電極と、ゲート絶縁膜と、ｉ −ａ−Ｓｌ半
導体層と、ｎ”−μＣ−Ｓ１層と、ソース、ドレイン電
極とを積層形成した後、前記ｎ″″−μＣ−３１層のソ
ース、ドレイン電極間の部分を、酢酸と硝酸と高酸の混
合液によりエツチング除去するものであるから、１−ａ
−３ｔ半導体層にダメージを与えることな（、ｎ型半導
体層である口“−μＣ−５ｌ層のソース、ドレイン電極
間の部分をエツチング除去することができる。
第１図および第２図は本発明の一実施例を示す薄膜トラ
ンジスタの断面図およびその製造工程図、第３図は従来
の薄膜トランジスタの断面図である。 １１・・・基板、１２・・・ゲート電極、１３・・・ゲ
ート絶縁膜、１４・・・１−ａ−３ｔ半導体層、１５・
・・ｎ型半導体層（ｎ＋ンμＣ−Ｓｉ層）、１６・・・
ソース電極、１７・・・ドレイン電極。
ンジスタの断面図およびその製造工程図、第３図は従来
の薄膜トランジスタの断面図である。 １１・・・基板、１２・・・ゲート電極、１３・・・ゲ
ート絶縁膜、１４・・・１−ａ−３ｔ半導体層、１５・
・・ｎ型半導体層（ｎ＋ンμＣ−Ｓｉ層）、１６・・・
ソース電極、１７・・・ドレイン電極。
Claims (2)
- （１）基板上にゲート電極とゲート絶縁膜とｉ−ａ−Ｓ
ｉ半導体層とを積層形成し、このｉ−ａ−Ｓｉ半導体層
の上にチャンネル部において分離されたｎ型半導体層を
介してソース、ドレイン電極を形成した薄膜トランジス
タにおいて、前記ｎ型半導体層を、ｎ＾＋−μＣ−Ｓｉ
で形成したことを特徴とする薄膜トランジスタ。 - （２）基板上に、ゲート電極と、ゲート絶縁膜と、ｉ−
ａ−Ｓｉ半導体層と、ｎ＾＋−μＣ−Ｓｉ層と、ソース
、ドレイン電極とを積層形成した後、前記ｎ＾＋−μＣ
−Ｓｉ層のソース、ドレイン電極間の部分を、酢酸と硝
酸と沸酸の混合液によりエッチング除去することを特徴
とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8802489A JPH02268468A (ja) | 1989-04-10 | 1989-04-10 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8802489A JPH02268468A (ja) | 1989-04-10 | 1989-04-10 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02268468A true JPH02268468A (ja) | 1990-11-02 |
Family
ID=13931258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8802489A Pending JPH02268468A (ja) | 1989-04-10 | 1989-04-10 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02268468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5962896A (en) * | 1994-12-20 | 1999-10-05 | Sharp Kabushiki Kaisha | Thin film transistor including oxidized film by oxidation of the surface of a channel area semiconductor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138929A (en) * | 1980-03-31 | 1981-10-29 | Canon Inc | Component solution for etching |
| JPS5994828A (ja) * | 1982-11-22 | 1984-05-31 | Fujitsu Ltd | シリコン結晶評価用エツチング液 |
| JPS6165477A (ja) * | 1984-09-07 | 1986-04-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1989
- 1989-04-10 JP JP8802489A patent/JPH02268468A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138929A (en) * | 1980-03-31 | 1981-10-29 | Canon Inc | Component solution for etching |
| JPS5994828A (ja) * | 1982-11-22 | 1984-05-31 | Fujitsu Ltd | シリコン結晶評価用エツチング液 |
| JPS6165477A (ja) * | 1984-09-07 | 1986-04-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5962896A (en) * | 1994-12-20 | 1999-10-05 | Sharp Kabushiki Kaisha | Thin film transistor including oxidized film by oxidation of the surface of a channel area semiconductor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1022508A (ja) | 薄膜トランジスタの製造方法 | |
| JPH02268468A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR970011966A (ko) | 액정셀의 제조 방법 | |
| JP2809189B2 (ja) | 半導体トランジスタの製造方法 | |
| JPS6347981A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPS61172370A (ja) | シリコン薄膜トランジスタマトリツクス及びその製造方法 | |
| JPH07218929A (ja) | 薄膜トランジスターのアレイ構造 | |
| JP2503001B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2819700B2 (ja) | 半導体装置製造方法 | |
| JPH06281957A (ja) | アクティブマトリクス型液晶表示装置 | |
| JPH02199842A (ja) | 薄膜電界効果型トランジスタ素子の製造方法 | |
| JPH0358433A (ja) | 電界効果トランジスタの製造方法 | |
| JP3344051B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH04302435A (ja) | 薄膜トランジスタの製造方法 | |
| JPS6336545A (ja) | 絶縁分離型半導体装置の製造方法 | |
| JPS6347947A (ja) | 半導体装置の製造方法 | |
| JPH0228333A (ja) | 半導体装置の製造方法 | |
| JP3304595B2 (ja) | 半導体装置の製造方法 | |
| JP2002057343A (ja) | 薄膜トランジスタの製造方法 | |
| JPS62221161A (ja) | 薄膜トランジスタの製造方法 | |
| JPH065624A (ja) | 薄膜トランジスタの製造方法 | |
| JPH06291143A (ja) | 薄膜トランジスタの製造方法 | |
| JPS62237730A (ja) | 半導体装置の制造方法 | |
| JPS62196873A (ja) | 半導体素子の製造方法 | |
| JPH05136166A (ja) | 薄膜トランジスタの製造方法 |