JPS61234623A - Ｎａｎｄ−ｎｏｒ論理変換回路 - Google Patents
Ｎａｎｄ−ｎｏｒ論理変換回路Info
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- JPS61234623A JPS61234623A JP60076026A JP7602685A JPS61234623A JP S61234623 A JPS61234623 A JP S61234623A JP 60076026 A JP60076026 A JP 60076026A JP 7602685 A JP7602685 A JP 7602685A JP S61234623 A JPS61234623 A JP S61234623A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＮＡＮＤ−ＮＯＲ論理変換回路に関する。
従来の３人力のＮＡＮＤ−Ｎ（ＪＲ論理変換回路を第５
図示す。
図示す。
負荷素子１９．ＭＯＳトランジスタ１１．１２及び１３
で構成される３人力ＮＡＮＤ回路の出力端子１０１は、
ＭＯＳトランジスタ１４のドレイン１１０に接続されて
いる。ＭＯＳトランジスタ１１のゲートｌＯ２は、第１
の論理入力信号、入力端子ＩＮＩに接続され、ソース１
０３は１ＭＯ８）ランジスタ１２のドレイン１０４に接
続されている。
で構成される３人力ＮＡＮＤ回路の出力端子１０１は、
ＭＯＳトランジスタ１４のドレイン１１０に接続されて
いる。ＭＯＳトランジスタ１１のゲートｌＯ２は、第１
の論理入力信号、入力端子ＩＮＩに接続され、ソース１
０３は１ＭＯ８）ランジスタ１２のドレイン１０４に接
続されている。
ＭＯＳトランジスタ１２のゲート１０５は第２の論理入
力信号入力端子ＩＮ２に”接続され、ソース１０６はＭ
ｏ８）ランジスタ１３のドレイン１０７に接続されてい
る。Ｍｏ８）ランジスタ１３のゲ−）１０８は第３の論
理入力信号入力端子ＩＮ３に接続され、ソース１０９は
接地されている。
力信号入力端子ＩＮ２に”接続され、ソース１０６はＭ
ｏ８）ランジスタ１３のドレイン１０７に接続されてい
る。Ｍｏ８）ランジスタ１３のゲ−）１０８は第３の論
理入力信号入力端子ＩＮ３に接続され、ソース１０９は
接地されている。
ＭＵＳ）ランジスタ１４のゲート１１１は、論理切換信
号φが人力されるインバータ２０の出力と接続されてい
る。一方、負荷素子２１．Ｍｏ８）ランジスタ１６．１
７及び１８で構成される３人力ＮＯＲ回路の出力端子１
２３はＭＯＳトランジスタ１５のドレイン１１４に接続
されている。八４Ｍｏ”ｓＦ’ランジスタ１６のゲート
１１６は、第１の論理入力信号入力端子ＩＮＩと接続さ
れ、ノース１１７は接地されている。同様にＭ（ＪＳ）
ランジスタ１７のゲート１１９は、第２の論理入力信号
入力端子ＩＮ２と接続され、ソース１２０は接地されて
いる。
号φが人力されるインバータ２０の出力と接続されてい
る。一方、負荷素子２１．Ｍｏ８）ランジスタ１６．１
７及び１８で構成される３人力ＮＯＲ回路の出力端子１
２３はＭＯＳトランジスタ１５のドレイン１１４に接続
されている。八４Ｍｏ”ｓＦ’ランジスタ１６のゲート
１１６は、第１の論理入力信号入力端子ＩＮＩと接続さ
れ、ノース１１７は接地されている。同様にＭ（ＪＳ）
ランジスタ１７のゲート１１９は、第２の論理入力信号
入力端子ＩＮ２と接続され、ソース１２０は接地されて
いる。
同様にＭｏ８）ランジスタ１８のゲート１２２は第３の
論理入力信号入力端子ＩＮ３に接続され、ソース１２３
は接地されている。ＭＯＳトランジスタ１４０ソース１
１２とＭＵＳ）ランジスタ１５のソース１１５は共通接
続されて本ＮＡＮＤ−ＮＯＲ論理変換回路の出力端子Ｏ
ＵＴ Ｋ接続されている。
論理入力信号入力端子ＩＮ３に接続され、ソース１２３
は接地されている。ＭＯＳトランジスタ１４０ソース１
１２とＭＵＳ）ランジスタ１５のソース１１５は共通接
続されて本ＮＡＮＤ−ＮＯＲ論理変換回路の出力端子Ｏ
ＵＴ Ｋ接続されている。
次に第５”図を用いて従来のＮＡＮＤ−ＮＯＲ論理変換
回路の動作を説明する。第１．”第２．及び第３の論理
入力信号端子ｆＮｉ、’ＩＮ２’及び、ＩＮ３には論理
人力信号が印加され、論理切換信号入力端子φには、Ｎ
ＡＮＤ−ＮＯＲあ論理切換信号が印加される。ここで負
荷素子１ ’（）’ ；Ｍｏ Ｓ トラレジスタ１１．
１２及び１３で構成される３人力ＮＡＮＤ回路の出力端
子であるＭｏ８）ランジスタ１４のドレイン１１０には
、論理入力信号の組合せに対してＮＡＮＤ Ｏ論理が
とられた出力電圧が、発生し、負荷素子２１．Ｍｏ８）
ランジスタ１６．１７及び１８で構成される３人力ＮＯ
Ｒ回路の出力端子であるＭＵＳ）ランジスタ１５のドレ
イン１１４には、論理人力信号の組合せに翁してＮＯＲ
の論理がとられた出力電圧が発生する。
回路の動作を説明する。第１．”第２．及び第３の論理
入力信号端子ｆＮｉ、’ＩＮ２’及び、ＩＮ３には論理
人力信号が印加され、論理切換信号入力端子φには、Ｎ
ＡＮＤ−ＮＯＲあ論理切換信号が印加される。ここで負
荷素子１ ’（）’ ；Ｍｏ Ｓ トラレジスタ１１．
１２及び１３で構成される３人力ＮＡＮＤ回路の出力端
子であるＭｏ８）ランジスタ１４のドレイン１１０には
、論理入力信号の組合せに対してＮＡＮＤ Ｏ論理が
とられた出力電圧が、発生し、負荷素子２１．Ｍｏ８）
ランジスタ１６．１７及び１８で構成される３人力ＮＯ
Ｒ回路の出力端子であるＭＵＳ）ランジスタ１５のドレ
イン１１４には、論理人力信号の組合せに翁してＮＯＲ
の論理がとられた出力電圧が発生する。
ここで論理切換信号入力端子φに印加される論理切換信
号が、高電位の場合はＭｏ８）ランジスタ１５は導通状
態となシ、インバータ２０の出力端子１３２に発生する
電位は接地電位となるため＝５− Ｍ（ＪＳ）ランジ゛スタ１’４は非導通状態となり、本
ＮＡ、ＮＤ−Ｎ（ＪＲ論理変換回路の論理出力端子ＵＵ
’ｌ’には、論理入力信号の組合せに対してＮＯＲの論
理がとられた出力型＃が伝達される。逆に第４の入力信
号ＩＮ４に印加される論理切換信号が接地電位の場合Ｍ
Ｏ８）ランジスタ１５が非導通となるが、インバータ２
０め出力端子１３２に発生する電位は、高電位となるた
めＭｏ８）ランジスタ′１４は導通状態とがり禾’ＮＡ
ＮＤ−Ｎ（ＪＲ論理変換回路の一理出力端子Ｏ台Ｔには
論理入力信号の組み合せに対してＮＡＮＤＯ論理がとら
れた出力電圧が伝達される。
′〔発明が解決しようとｊる問題点３ 以上説明した様に、従来のＮＡＩＮ Ｄ−Ｎ（ＪＲ論理
変換回路では、ＮＡＮＤ 回路とＮＯＲ，回路が、独
立に構成されておシ、回路を構成する素子数は少なくと
も論理入力信号数の２倍に６″を加えた素子数を必要と
し、その為にチップサイズの増加を招くという欠点を持
っていた。近年のＭＯ８ＦＥＴ集積回路の発達に伴ない
、コスト低減の点からチツブサイズの縮小が望まれてお
、Ｄ、ＭＯＳＦＥＴを構成要素とするＮＡＮＩ）−Ｎ（
ＪＲ論理変換回路においても素子数の少ない回路が望ま
れている。
号が、高電位の場合はＭｏ８）ランジスタ１５は導通状
態となシ、インバータ２０の出力端子１３２に発生する
電位は接地電位となるため＝５− Ｍ（ＪＳ）ランジ゛スタ１’４は非導通状態となり、本
ＮＡ、ＮＤ−Ｎ（ＪＲ論理変換回路の論理出力端子ＵＵ
’ｌ’には、論理入力信号の組合せに対してＮＯＲの論
理がとられた出力型＃が伝達される。逆に第４の入力信
号ＩＮ４に印加される論理切換信号が接地電位の場合Ｍ
Ｏ８）ランジスタ１５が非導通となるが、インバータ２
０め出力端子１３２に発生する電位は、高電位となるた
めＭｏ８）ランジスタ′１４は導通状態とがり禾’ＮＡ
ＮＤ−Ｎ（ＪＲ論理変換回路の一理出力端子Ｏ台Ｔには
論理入力信号の組み合せに対してＮＡＮＤＯ論理がとら
れた出力電圧が伝達される。
′〔発明が解決しようとｊる問題点３ 以上説明した様に、従来のＮＡＩＮ Ｄ−Ｎ（ＪＲ論理
変換回路では、ＮＡＮＤ 回路とＮＯＲ，回路が、独
立に構成されておシ、回路を構成する素子数は少なくと
も論理入力信号数の２倍に６″を加えた素子数を必要と
し、その為にチップサイズの増加を招くという欠点を持
っていた。近年のＭＯ８ＦＥＴ集積回路の発達に伴ない
、コスト低減の点からチツブサイズの縮小が望まれてお
、Ｄ、ＭＯＳＦＥＴを構成要素とするＮＡＮＩ）−Ｎ（
ＪＲ論理変換回路においても素子数の少ない回路が望ま
れている。
本発明はかかる背景のもとになされたもので従来回路よ
りも、回路素子数の少なくなる様に構成されたＮＡＮＤ
−Ｎ（ＪＲ論理変換回路を提供することを目的としてい
る。
りも、回路素子数の少なくなる様に構成されたＮＡＮＤ
−Ｎ（ＪＲ論理変換回路を提供することを目的としてい
る。
〔問題点を解決するための手段〕 □
本発明によるＮＡＮＩ）−ＮＯＲ論理変換回路は、複数
の論理入力信号に対する複数の入力端子と１つの論理切
換信号に対する入力端子と、１つの論理出力信号端子を
有し、論理切換信号の状態により論理入力信号の組合せ
に対するＮＡＮＤ論理とＮ０ＦＬ論理の結果を切換えて
出力する回路において、複数の論理入力信号のそれぞれ
に対する入力回路素子をＮＡＮＤ部とＮＯＲ部で共用す
ることを特徴としている。
の論理入力信号に対する複数の入力端子と１つの論理切
換信号に対する入力端子と、１つの論理出力信号端子を
有し、論理切換信号の状態により論理入力信号の組合せ
に対するＮＡＮＤ論理とＮ０ＦＬ論理の結果を切換えて
出力する回路において、複数の論理入力信号のそれぞれ
に対する入力回路素子をＮＡＮＤ部とＮＯＲ部で共用す
ることを特徴としている。
又は本発明によるＮＡＮＤ−Ｎ（ＪＲ論理変換回路は、
負荷素子の一方の端は電源に接続され、他の端は第１の
ＭＯＳ）ランジスタのドレイン及び第２のＭＯＳ）ラン
ジスタのドレインに接続されると共に本ＮＡＮＤ−ＮＯ
Ｒ論理変換回路の論理出力端子に接続され、第１のＭＯ
Ｓ）ランジスタのゲートは論理切換信号の入力端子と接
続され、ソースは第３のＭＯＳ）ランジスタのドレイン
及び第４のＭＯＳトランジスタのドレインに接続され、
第２（７）ＭＯＳトランジスタのゲートは第１の論理入
力信号入力端子と接続され、ソースは第５のＭＯＳトラ
ンジスタのドレイン及び第３のトランジスタのソースに
接続され、第３及び第４ＯＮ（Ｊ８）ランジスタのゲー
トは各々第２及び第３の論理入力信号入力端子と接続さ
れ、第４のＭＯＳトランジスタのソースは接地され、第
５のＭＯＳトランジスタのゲートは、論理切換信号入力
端子と接続され、ソースは接地されていることを特徴と
している。又は、本発明による論理変換回路は負荷素子
の一方の端は、電源に接続され、他の端は、第６のＭＯ
Ｓ）ランジスタのドレイン及び第７のλｉ０Ｓトランジ
スタのドレインに接続されると共に本ＮＡ−ＮＤ−Ｎｏ
ｇ 論理変換回路の論理出力端子に接続され、第７のＭ
ＯＳトランジスタのゲートは論理切換信号入力端子と接
続され、ソースは第８のＭＯＳトランジスタのソース及
び第９のＭ（Ｊ８）ランジスタのドレインと接続され、
第９のＮ０８ ）ランジスタのゲートは第４の論理入力
信号入力端子と接続され、ソースは接地され、第６のＭ
ＯＳ）ランジスタのゲートは、第５の論理入力信号入力
端子と接続されソースは第８のＭＵＤ）ランジスタのド
レイン及び第１ＯのＭＯＳ）ランジスタのドレインと接
続され、Ｔｈ１ＯのＭＵＳＩ−ランジスタのゲートは論
理切換信号入力端子と接続され、ソースは接地され、第
８のＭＯＳ）２ンジスタのゲートは、論理切換信号のイ
ンバータ出力と接続されていることを特徴としている。
負荷素子の一方の端は電源に接続され、他の端は第１の
ＭＯＳ）ランジスタのドレイン及び第２のＭＯＳ）ラン
ジスタのドレインに接続されると共に本ＮＡＮＤ−ＮＯ
Ｒ論理変換回路の論理出力端子に接続され、第１のＭＯ
Ｓ）ランジスタのゲートは論理切換信号の入力端子と接
続され、ソースは第３のＭＯＳ）ランジスタのドレイン
及び第４のＭＯＳトランジスタのドレインに接続され、
第２（７）ＭＯＳトランジスタのゲートは第１の論理入
力信号入力端子と接続され、ソースは第５のＭＯＳトラ
ンジスタのドレイン及び第３のトランジスタのソースに
接続され、第３及び第４ＯＮ（Ｊ８）ランジスタのゲー
トは各々第２及び第３の論理入力信号入力端子と接続さ
れ、第４のＭＯＳトランジスタのソースは接地され、第
５のＭＯＳトランジスタのゲートは、論理切換信号入力
端子と接続され、ソースは接地されていることを特徴と
している。又は、本発明による論理変換回路は負荷素子
の一方の端は、電源に接続され、他の端は、第６のＭＯ
Ｓ）ランジスタのドレイン及び第７のλｉ０Ｓトランジ
スタのドレインに接続されると共に本ＮＡ−ＮＤ−Ｎｏ
ｇ 論理変換回路の論理出力端子に接続され、第７のＭ
ＯＳトランジスタのゲートは論理切換信号入力端子と接
続され、ソースは第８のＭＯＳトランジスタのソース及
び第９のＭ（Ｊ８）ランジスタのドレインと接続され、
第９のＮ０８ ）ランジスタのゲートは第４の論理入力
信号入力端子と接続され、ソースは接地され、第６のＭ
ＯＳ）ランジスタのゲートは、第５の論理入力信号入力
端子と接続されソースは第８のＭＵＤ）ランジスタのド
レイン及び第１ＯのＭＯＳ）ランジスタのドレインと接
続され、Ｔｈ１ＯのＭＵＳＩ−ランジスタのゲートは論
理切換信号入力端子と接続され、ソースは接地され、第
８のＭＯＳ）２ンジスタのゲートは、論理切換信号のイ
ンバータ出力と接続されていることを特徴としている。
以下、図面に基づいて本発明をより詳しく説明する。
第１図に本発明による第１の実施例として３人力ＮＡＮ
Ｄ−Ｎ（ＪＲ論理変換回路を示す。入力と出力は従来例
と同様とし同じ記号としている。負荷累子２２の一方の
端は電源Ｖ。０に接続され、他の端はＭＯＳ）ランジス
タ２３のドレイン２０１及びＭＯＳ）ランジスタ２４の
ドレイン２１３に接続されると共に本ＮＡＮＤ−Ｎ（Ｊ
Ｒ論理変換回路の論理出力端子ＯＵＴに接続されている
。ＭＯＳトランジスタ２３のゲート２０２は、論理切換
信号入力端子φと接続されソース２０３はＭＵＤ）ラン
ジスタ２６のドレイン２０４及びＭＯＳトランジスタ２
７のドレイン２１０に接続されている。
Ｄ−Ｎ（ＪＲ論理変換回路を示す。入力と出力は従来例
と同様とし同じ記号としている。負荷累子２２の一方の
端は電源Ｖ。０に接続され、他の端はＭＯＳ）ランジス
タ２３のドレイン２０１及びＭＯＳ）ランジスタ２４の
ドレイン２１３に接続されると共に本ＮＡＮＤ−Ｎ（Ｊ
Ｒ論理変換回路の論理出力端子ＯＵＴに接続されている
。ＭＯＳトランジスタ２３のゲート２０２は、論理切換
信号入力端子φと接続されソース２０３はＭＵＤ）ラン
ジスタ２６のドレイン２０４及びＭＯＳトランジスタ２
７のドレイン２１０に接続されている。
ＭＯＳ）ランジスタ２４のゲート２１１は第１の論理入
力信号入力端子ＩＮｉと接続され、ソース２１２はＭＯ
Ｓ）ランジスタ２５のドレイン２０７及びＭＯＳトラン
ジスタ２６のソース２０６に接続されている。ＭＯＳト
ランジスタ２６のゲート２０５は第２の論理入力信号入
力端子ＩＮ２に接続されている。ＭＯＳ）ランジスタ２
７のゲート２０８は第３の論理入力信号端子ＩＮａに接
続され、ソース２０９は接地されている。ＭＯＳ）、ｙ
ンジスタ２５のゲート２１４は論理切換信号入力端子φ
と接続され、ソース２１５は接地されている。
力信号入力端子ＩＮｉと接続され、ソース２１２はＭＯ
Ｓ）ランジスタ２５のドレイン２０７及びＭＯＳトラン
ジスタ２６のソース２０６に接続されている。ＭＯＳト
ランジスタ２６のゲート２０５は第２の論理入力信号入
力端子ＩＮ２に接続されている。ＭＯＳ）ランジスタ２
７のゲート２０８は第３の論理入力信号端子ＩＮａに接
続され、ソース２０９は接地されている。ＭＯＳ）、ｙ
ンジスタ２５のゲート２１４は論理切換信号入力端子φ
と接続され、ソース２１５は接地されている。
次に第１図を用いて第１の実施例のＮ０Ｒ−ＮＡＮＤ論
理変換回路の動作を説明する。第１．第２及び第３の論
理入力信号入力端子ＩＮ１．ＩＮ２．及びＩＮ３には、
論理入力信号が印加され、論理切換信号入力端子φには
、ＮＡＮＤ−ＮＯＲ，の論理切換信号が、印加される。
理変換回路の動作を説明する。第１．第２及び第３の論
理入力信号入力端子ＩＮ１．ＩＮ２．及びＩＮ３には、
論理入力信号が印加され、論理切換信号入力端子φには
、ＮＡＮＤ−ＮＯＲ，の論理切換信号が、印加される。
ここで、論理切換信号入力端子φに印加される論理切換
入力信号が高電位の場合は、ＭＯＳトランジスタ２３及
び２５は導通状態とな、９、ＭＵＳ）ランジスタ２３及
び２５の電流能力ｇｍ を大きく設定しておくことに
より、本ＮＡＮＤ−ＮＯＲ論理変換回路は、負荷素子２
２゜ＭＯＳトランジスタ２４，２６．２７で構成される
入力ＮＯＲ回路と等価となり、出力端子ＯＵＴには、論
理入力信号の組合せに対して、ＮＯＲの論理がとられた
出力電圧が伝達される。逆に論理切換入力信号が、接地
電位の場合、ＭＵＳ）ランジスタ２３．２５が非導通と
なり、負荷素子２２゜Ｍ２Ｓ）ランジスタ２４，２６．
２７で構成される３人力ＮＡＮＤ 回路と等価となり
、出力端子ｏｕ’ｒには、論理入力信号の組合せに対し
てＮＡ、ＮＤ の論理がとられた出力電圧が伝達はれ
る。
入力信号が高電位の場合は、ＭＯＳトランジスタ２３及
び２５は導通状態とな、９、ＭＵＳ）ランジスタ２３及
び２５の電流能力ｇｍ を大きく設定しておくことに
より、本ＮＡＮＤ−ＮＯＲ論理変換回路は、負荷素子２
２゜ＭＯＳトランジスタ２４，２６．２７で構成される
入力ＮＯＲ回路と等価となり、出力端子ＯＵＴには、論
理入力信号の組合せに対して、ＮＯＲの論理がとられた
出力電圧が伝達される。逆に論理切換入力信号が、接地
電位の場合、ＭＵＳ）ランジスタ２３．２５が非導通と
なり、負荷素子２２゜Ｍ２Ｓ）ランジスタ２４，２６．
２７で構成される３人力ＮＡＮＤ 回路と等価となり
、出力端子ｏｕ’ｒには、論理入力信号の組合せに対し
てＮＡ、ＮＤ の論理がとられた出力電圧が伝達はれ
る。
第２図に本発明を用いた第２の実施例として２人力ＮＡ
ＮＤ−ＮＯＲ論理変換回路を示す。負荷素子４０の一方
の端は電源■。０に接続され、他の端はＭＯＳトランジ
スタ４４のドレイン４１２及びＭＵＳ）ランジスタ４５
のドレイン４０１に接続されると共に本Ｎ’ＡＮＤ−Ｎ
ＯＲ論理変換回路の論理出力端子ＯＵＴに接続されてい
る。ＭＵＳ）ランジスタ４５のゲート４０３は、論理切
換入力信号端子φと接続されると共にインバータ４６０
入力端子４０７と接続され、ソース４０２はＭＯＳトラ
ンジスタ４３のソース４１０及びＭＵＳ ）ランジスタ
４１のドレイン４０４と接続されている。
ＮＤ−ＮＯＲ論理変換回路を示す。負荷素子４０の一方
の端は電源■。０に接続され、他の端はＭＯＳトランジ
スタ４４のドレイン４１２及びＭＵＳ）ランジスタ４５
のドレイン４０１に接続されると共に本Ｎ’ＡＮＤ−Ｎ
ＯＲ論理変換回路の論理出力端子ＯＵＴに接続されてい
る。ＭＵＳ）ランジスタ４５のゲート４０３は、論理切
換入力信号端子φと接続されると共にインバータ４６０
入力端子４０７と接続され、ソース４０２はＭＯＳトラ
ンジスタ４３のソース４１０及びＭＵＳ ）ランジスタ
４１のドレイン４０４と接続されている。
ＭＯＳトランジスタ４１のゲート４０６は第２の論理入
力信号端子ＩＮ２と接続され、ソース４０５は、接地さ
れている。ＭＵＳ）ランジスタ４４のゲート４１４は第
１の論理入力信号端子ＩＮ１と接続され、ソース４１３
はＭＵＳ）ランジスタ４３のドレイン４０９及びＭＵＳ
）ランジスタ４２のドレイン４１５と接続されている。
力信号端子ＩＮ２と接続され、ソース４０５は、接地さ
れている。ＭＵＳ）ランジスタ４４のゲート４１４は第
１の論理入力信号端子ＩＮ１と接続され、ソース４１３
はＭＵＳ）ランジスタ４３のドレイン４０９及びＭＵＳ
）ランジスタ４２のドレイン４１５と接続されている。
ＭＯＳトランジスタ４２のゲート４１７は、論理切換入
力信号端子φと接続され、ソース４１６は接地されてい
る。ＭＯＳトランジスタ４３のゲート４１１はインバー
夕４６の出力端子４０８と接続されている。
力信号端子φと接続され、ソース４１６は接地されてい
る。ＭＯＳトランジスタ４３のゲート４１１はインバー
夕４６の出力端子４０８と接続されている。
次に、□第２図を用いて、この第２笑施例の２人力ＮＡ
ＮＤ−ＮＯＲ論理変換回路の動作を説明する。
ＮＤ−ＮＯＲ論理変換回路の動作を説明する。
第１．第２の論理信号入力端子ＩＮｌ、ＩＮ２には、論
理入力信号が印加され、論理切換信号入力端子φには、
ＮＡＮＤ−ＮＯＨの論理切換信号が印加される。ここで
、論理切換信号が高電位の場合は、ＭＯＳトランジスタ
４２．４５は導通状態゛とカシインバータ４６の出力端
子４０８に発生する電位は接地電位となシ、ＭＵＳ）ラ
ンジスタ４３は非導通状態となる。その為ＭＯＳトラン
ジスタ４２の電流能力ｇ′ｍを大きく設定しておぐこ゛
とにより、本２人力ＮＡＮＤ−ＮＯＲ論理変換回路は・
、負荷素子４０゜ＭＯＳトランジスタ４４，４１・で構
成される２人力ＮＯＲ回路と等価となり出力端子ＯＵＴ
には論理入力信号の組合せに対してＮＯＲの論理がとら
れた出力電圧が伝達される。逆に、論理切換信号が接地
電位の場合、ＭＵＳ）ランジスタ４２．４５は、非導通
状態とな勺、インバータ４６の出力端子４０８に発生す
る電位は、高電位となｐ、ＭＯＳトランジスタ４３は導
通状態となる。その為ＭＯＳトランジスタ４３の電流能
力ｇｍを大きく設定しておくことにより１本２人力ＮＡ
ＮＤ−ＮＯＲ論理変′換回路は、負荷素子４０とＭＵＳ
）ランジスタ４４゜４１で構成される２人力’ＮＡＮＤ
回路と等価となシ、出力端子ＯＵ’Ｉ’′には論理
入力信号の組合せに対してＮＡＮＤ の論理がとられ
た出力電圧が伝達される。
理入力信号が印加され、論理切換信号入力端子φには、
ＮＡＮＤ−ＮＯＨの論理切換信号が印加される。ここで
、論理切換信号が高電位の場合は、ＭＯＳトランジスタ
４２．４５は導通状態゛とカシインバータ４６の出力端
子４０８に発生する電位は接地電位となシ、ＭＵＳ）ラ
ンジスタ４３は非導通状態となる。その為ＭＯＳトラン
ジスタ４２の電流能力ｇ′ｍを大きく設定しておぐこ゛
とにより、本２人力ＮＡＮＤ−ＮＯＲ論理変換回路は・
、負荷素子４０゜ＭＯＳトランジスタ４４，４１・で構
成される２人力ＮＯＲ回路と等価となり出力端子ＯＵＴ
には論理入力信号の組合せに対してＮＯＲの論理がとら
れた出力電圧が伝達される。逆に、論理切換信号が接地
電位の場合、ＭＵＳ）ランジスタ４２．４５は、非導通
状態とな勺、インバータ４６の出力端子４０８に発生す
る電位は、高電位となｐ、ＭＯＳトランジスタ４３は導
通状態となる。その為ＭＯＳトランジスタ４３の電流能
力ｇｍを大きく設定しておくことにより１本２人力ＮＡ
ＮＤ−ＮＯＲ論理変′換回路は、負荷素子４０とＭＵＳ
）ランジスタ４４゜４１で構成される２人力’ＮＡＮＤ
回路と等価となシ、出力端子ＯＵ’Ｉ’′には論理
入力信号の組合せに対してＮＡＮＤ の論理がとられ
た出力電圧が伝達される。
以上、第１及び第２の実施例においては、入力回路集子
をＮＡＮ Ｄ 部とＮＯＲ，部で共用しているため従
来に較べ少ない素子数で所要の論理機能を達成してお択
、従ってデツプサイズの小さいＮＡ−ＮＤ−ＮＯＲ論理
変換回路が突現できる。
をＮＡＮ Ｄ 部とＮＯＲ，部で共用しているため従
来に較べ少ない素子数で所要の論理機能を達成してお択
、従ってデツプサイズの小さいＮＡ−ＮＤ−ＮＯＲ論理
変換回路が突現できる。
第３図に本発明を用いた第３の実施例として２ｎ千１人
力（ｎ≧２）の−ＮＡＮＤ−Ｎ（ＪＲ論理変換回路を示
す。基本回路１００は第１図に示した本発明＝１４− を用いた３人力のＮＡＮＤ −Ｎ（ＪＲ論理変換回路で
あるが、ＭＯＳ）ランジスタ２７のソース２０９は接地
されていない。基本回路１０１は端子Ａ。
力（ｎ≧２）の−ＮＡＮＤ−Ｎ（ＪＲ論理変換回路を示
す。基本回路１００は第１図に示した本発明＝１４− を用いた３人力のＮＡＮＤ −Ｎ（ＪＲ論理変換回路で
あるが、ＭＯＳ）ランジスタ２７のソース２０９は接地
されていない。基本回路１０１は端子Ａ。
Ｂ、Ｃ，Ｄの４端子をもちＭＯＳ）ランジスタ５０のド
レイン５０１は端子Ｃ及びＭＯＳ）ランジスタ５２のド
レイン５０７及びＭＯＳ）ランジスタ５３のソース５０
８と接続され、ソース５０３は端子Ｂ及びＭ（ＪＳ）ラ
ンジスタ５１のドレイン５０４と接続されている。ＭＯ
Ｓ）ランジスタ５１のソース５０６は、ＭＯＳトランジ
スタ５２のソース５０９、及び端子りと接続され、ゲー
ト５０５は論理切換信号入力端子φと接続されている。
レイン５０１は端子Ｃ及びＭＯＳ）ランジスタ５２のド
レイン５０７及びＭＯＳ）ランジスタ５３のソース５０
８と接続され、ソース５０３は端子Ｂ及びＭ（ＪＳ）ラ
ンジスタ５１のドレイン５０４と接続されている。ＭＯ
Ｓ）ランジスタ５１のソース５０６は、ＭＯＳトランジ
スタ５２のソース５０９、及び端子りと接続され、ゲー
ト５０５は論理切換信号入力端子φと接続されている。
ＭＯＳトランジスタ５３のゲート５０９は論理切換信号
入力端子φと接続され、ドレイン５１０は、端子Ａと接
続されている。ＭＯＳ）ランジスタ５０及び、ＭＯＳ）
ランジスタ５２のゲートには、第４及び第５の論理入力
信号端子が接続されている。
入力端子φと接続され、ドレイン５１０は、端子Ａと接
続されている。ＭＯＳ）ランジスタ５０及び、ＭＯＳ）
ランジスタ５２のゲートには、第４及び第５の論理入力
信号端子が接続されている。
又、ｉ個目の端子Ｃ及びＤＩＣｉ＋１個目の端子Ａ。
Ｂがそれぞれ接続されたｎ個の基本回路１０１（ｉは１
からｎまで整数）のｉ個目の基本回路１０１の端子Ａ、
Ｂはそれぞれ基本回路１００のＭＯＳトランジスタ２７
のドレイン２１０とソース２０９とに接続され、ｎ個目
の基本回路１０１の端子りは接地されている。
からｎまで整数）のｉ個目の基本回路１０１の端子Ａ、
Ｂはそれぞれ基本回路１００のＭＯＳトランジスタ２７
のドレイン２１０とソース２０９とに接続され、ｎ個目
の基本回路１０１の端子りは接地されている。
以上の本発明を用いた第３の実施例である２ｎ＋１人力
（ｎ≧２ ）のＮＡＮＤ−Ｎ（ＪＲ論理変換回路の動作
は自明であシ詳細は省く。
（ｎ≧２ ）のＮＡＮＤ−Ｎ（ＪＲ論理変換回路の動作
は自明であシ詳細は省く。
次に、第４図に本発明を用いた第４の実施例として２１
入力（ｎ≧２）のＮＡＮＤ−ＮＯＨに論理変換回路を示
す。基本回路１０２は第２図に示した本発明を用いた２
人力のＮＡＮＤ−ＮＯＲ論理変換回路であるがＭＯＳ）
ランラスタ４１０ソース４０５は、接地されていない。
入力（ｎ≧２）のＮＡＮＤ−ＮＯＨに論理変換回路を示
す。基本回路１０２は第２図に示した本発明を用いた２
人力のＮＡＮＤ−ＮＯＲ論理変換回路であるがＭＯＳ）
ランラスタ４１０ソース４０５は、接地されていない。
第３図の実施例で、用いた基本回路１０１をｎ個連結さ
せた回路ｉ個目の基本回路１０１の端子Ａ、Ｂはそれぞ
れ基本回路１０２０１０２Ｏランジスタ４１のドレイン
４０４とソース４０５とに゛接続され、ｎ個目の基本回
路１０１の端子Ｇは接地されている。
せた回路ｉ個目の基本回路１０１の端子Ａ、Ｂはそれぞ
れ基本回路１０２０１０２Ｏランジスタ４１のドレイン
４０４とソース４０５とに゛接続され、ｎ個目の基本回
路１０１の端子Ｇは接地されている。
以上の本発明を用いた第４の実施例である２ｎ入力（ｎ
≧２〕のＮＡＮＤ−ＮＯＲ論理変換回路の動作は自明で
あシ詳細は省く。
≧２〕のＮＡＮＤ−ＮＯＲ論理変換回路の動作は自明で
あシ詳細は省く。
このように、本発明によるＮＡＮＤ−ＮＯＲ論理変換回
路では、論理入力信号が奇数の場合でも、偶数の場合で
も、従来回数と比べて素子数が少なく簡単な回路を得る
ことができる。
路では、論理入力信号が奇数の場合でも、偶数の場合で
も、従来回数と比べて素子数が少なく簡単な回路を得る
ことができる。
以上ＮチャンネルＭＯ８ＦＥＴ を使用したＮＡ、ＮＤ
−ＮＯＲ論理変換回路を例にとって説明して来たが、Ｐ
チャンネルＭＯ８ＦＥＴを使用する場合においてもある
いはＣＭ（Ｊ８構成の場合でも本発明の効果が発揮され
るものである事は、明らかである。
−ＮＯＲ論理変換回路を例にとって説明して来たが、Ｐ
チャンネルＭＯ８ＦＥＴを使用する場合においてもある
いはＣＭ（Ｊ８構成の場合でも本発明の効果が発揮され
るものである事は、明らかである。
第１図は、本発明による第１の実施例でおる３人力ＮＡ
ＮＤ−ＮＯＲ論理変換回路の回路図、第２図は、本発明
による第２の実施例である２人力ＮＡＮＤ−ＮＯＲ論理
変換回路の回路図、第３図は、本発明による第３の実施
例である２ｎ＋ｌ（ｎ≧２）入力ＮＡＮＤ−ＮＯＲ，論
理変換回路の回路図、第４図は本発明による第４の実施
例である２ｎ（ｎ≧２）入力ＮＡＮＤ−ＮＯＲ論理変換
回路の回路図、第５図は従来例を示す３人力ＮＡＮＤ−
ＮＯＲ論理変換回路の回路図である。 ＩＮＩ、ＩＮ２．ＩＮ３・・・・・・論理入力信号端子
、φ・・・・・・論理切換入力信号端子、（ＪＵ’ｌ’
・・・・・・出力信号端子、１９，２１，２２．４０・
・・・・・負荷素子、２０．４６・・・・・・インバー
タ、１１，１２，１３゜１４．１５，１６，１７，１８
，２３，２４゜２５．２６，２７，４１，４２，４３，
４４゜４５．５０，５１，５２．・・・・・・ＭＯＳト
ランジスタ。 第１図 第２区
ＮＤ−ＮＯＲ論理変換回路の回路図、第２図は、本発明
による第２の実施例である２人力ＮＡＮＤ−ＮＯＲ論理
変換回路の回路図、第３図は、本発明による第３の実施
例である２ｎ＋ｌ（ｎ≧２）入力ＮＡＮＤ−ＮＯＲ，論
理変換回路の回路図、第４図は本発明による第４の実施
例である２ｎ（ｎ≧２）入力ＮＡＮＤ−ＮＯＲ論理変換
回路の回路図、第５図は従来例を示す３人力ＮＡＮＤ−
ＮＯＲ論理変換回路の回路図である。 ＩＮＩ、ＩＮ２．ＩＮ３・・・・・・論理入力信号端子
、φ・・・・・・論理切換入力信号端子、（ＪＵ’ｌ’
・・・・・・出力信号端子、１９，２１，２２．４０・
・・・・・負荷素子、２０．４６・・・・・・インバー
タ、１１，１２，１３゜１４．１５，１６，１７，１８
，２３，２４゜２５．２６，２７，４１，４２，４３，
４４゜４５．５０，５１，５２．・・・・・・ＭＯＳト
ランジスタ。 第１図 第２区
Claims (3)
- （１）複数の論理信号入力端子と、１つの論理切換信号
入力端子と、１つの論理信号出力端子とを有し、前記論
理切換信号の状態により、前記論理入力信号の組合せに
対するＮＡＮＤ論理とＮＯＲ論理とを切換えて、出力す
る回路において、前記複数の論理信号入力端子のそれぞ
れに対する能動回路素子をＮＡＮＤ論理とＮＯＲ論理と
で共用する事を特徴とするＮＡＮＤ−ＮＯＲ論理変換回
路。 - （２）前記能動回路素子は、負荷素子の一端に接続され
た第１のトランジスタ及び第２のトランジスタと、該第
１のトランジスタの他端に接続された第３および第４の
トランジスタと、前記第２および第３のトランジスタの
各他端に接続された第５のトランジスタとを有し、前記
第１および第５のトランジスタの入力電極は前記論理切
換信号入力端子に接続され、前記第２、第３および第４
のトランジスタの各入力電極はそれぞれ前記論理信号入
力端子に接続されていることを特徴とする特許請求範囲
第１項に記載のＮＡ−ＮＤ−ＮＯＲ論理変換回路。 - （３）前記能動回路素子は負荷素子の一端に接続された
第６のトランジスタおよび第７のトランジスタと、該第
６のトランジスタおよび第７のトランジスタの各他端間
に接続された第８のトランジスタと、前記第６のトラン
ジスタの前記他端に接続された第９のトランジスタと、
前記第７のトランジスタの前記他端に接続された第１０
のトランジスタとを有し、前記第６および前記第１０の
トランジスタの入力電極は前記論理切換信号入力端子に
接続され、前記第８のトランジスタの入力電極は前記論
理切換信号の反転した信号が与えられ、前記第７および
前記第９のトランジスタの各入力電極はそれぞれ前記論
理信号入力端子に接続されていることを特徴とする特許
請求範囲第１項に記載のＮＡＮＤ−ＮＯＲ論理交換回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076026A JPS61234623A (ja) | 1985-04-10 | 1985-04-10 | Ｎａｎｄ−ｎｏｒ論理変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076026A JPS61234623A (ja) | 1985-04-10 | 1985-04-10 | Ｎａｎｄ−ｎｏｒ論理変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234623A true JPS61234623A (ja) | 1986-10-18 |
Family
ID=13593310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60076026A Pending JPS61234623A (ja) | 1985-04-10 | 1985-04-10 | Ｎａｎｄ−ｎｏｒ論理変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234623A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471070A (en) * | 1992-10-30 | 1995-11-28 | Sharp Kabushiki Kaisha | Thin-film transistor circuit having an amorphous silicon load and a driver transistor and a method of producing the same |
| WO2004086625A1 (ja) * | 2003-03-26 | 2004-10-07 | Japan Science And Technology Agency | スピン依存伝達特性を有するトランジスタを用いた再構成可能な論理回路 |
-
1985
- 1985-04-10 JP JP60076026A patent/JPS61234623A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471070A (en) * | 1992-10-30 | 1995-11-28 | Sharp Kabushiki Kaisha | Thin-film transistor circuit having an amorphous silicon load and a driver transistor and a method of producing the same |
| WO2004086625A1 (ja) * | 2003-03-26 | 2004-10-07 | Japan Science And Technology Agency | スピン依存伝達特性を有するトランジスタを用いた再構成可能な論理回路 |
| US7545013B2 (en) | 2003-03-26 | 2009-06-09 | Japan Science And Technology Agency | Reconfigurable logic circuit using a transistor having spin-dependent transfer characteristics |
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