JPH0344458B2 - - Google Patents
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- Publication number
- JPH0344458B2 JPH0344458B2 JP58106176A JP10617683A JPH0344458B2 JP H0344458 B2 JPH0344458 B2 JP H0344458B2 JP 58106176 A JP58106176 A JP 58106176A JP 10617683 A JP10617683 A JP 10617683A JP H0344458 B2 JPH0344458 B2 JP H0344458B2
- Authority
- JP
- Japan
- Prior art keywords
- type mos
- fet
- potential system
- output
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 10
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ラツチ機能およびレベルシフト機能
を有するデジタル回路に関する。
を有するデジタル回路に関する。
第１図はラツチ機能およびレベルシフト機能を
有するデジタル回路で、それぞれ異なるVSS電位
で動作するものである。すなわちラツチ回路は
VSS-1で動作し、レベルシフト回路はVSS-2で動作
しかつ次の(1)式が成立する。
有するデジタル回路で、それぞれ異なるVSS電位
で動作するものである。すなわちラツチ回路は
VSS-1で動作し、レベルシフト回路はVSS-2で動作
しかつ次の(1)式が成立する。
｜VDD−VSS-1｜＜｜VDD−VSS-2｜ ……(1)
そして第１図においてS1，S2……SnはＮビツ
トのシフトレジスタでクロツクφ0に同期してデ
ータＤを順次に転送する。そしてL1，L2……Ln
はシフトレジスタS1，S2……Snの各出力Q1，Q2
……Qnをクロツクφ1，1に同期して取り込むＮ
個のラツチ回路で電位VSS-1系で動作する。そし
てF1，F2……Fnは各ラツチ回路L1，L2……Lnの
出力をレベルシフトするレベルシフト回路であ
る。そしてシフトレジスタS1，S2……Snの出力
Q1，Q2……Qnをラツチ回路L1，L2……Lnで保持
し、この出力をレベルシフト回路F1，F2……Fn
によりVSS-2系の信号に変換して出力G1，G2……
Gnを得る。
トのシフトレジスタでクロツクφ0に同期してデ
ータＤを順次に転送する。そしてL1，L2……Ln
はシフトレジスタS1，S2……Snの各出力Q1，Q2
……Qnをクロツクφ1，1に同期して取り込むＮ
個のラツチ回路で電位VSS-1系で動作する。そし
てF1，F2……Fnは各ラツチ回路L1，L2……Lnの
出力をレベルシフトするレベルシフト回路であ
る。そしてシフトレジスタS1，S2……Snの出力
Q1，Q2……Qnをラツチ回路L1，L2……Lnで保持
し、この出力をレベルシフト回路F1，F2……Fn
によりVSS-2系の信号に変換して出力G1，G2……
Gnを得る。
しかしながらこのようなものでは、シフトレジ
スタS1，S2……SnのVSS-1系の出力Q1，Q2……
Qnを入力信号とするVSS-2系の回路では、先ず
VSS-1系の信号をラツチ回路L1，L2……Lnで保持
し、この出力信号によりレベルシフト回路F1，
F2……Fnを駆動している。
スタS1，S2……SnのVSS-1系の出力Q1，Q2……
Qnを入力信号とするVSS-2系の回路では、先ず
VSS-1系の信号をラツチ回路L1，L2……Lnで保持
し、この出力信号によりレベルシフト回路F1，
F2……Fnを駆動している。
したがつてこのようなものではデータラツチお
よびレベルシフトの２種類の機能を必要とし、第
１図に示すものではこの部分に２個のクロツクド
インバータ、２個のインバータおよび４個の
MOS−FETとして合計16個の素子を用いること
になる。よつて複数、たとえばｎの信号列のため
には16×ｎの素子を必要とすることになる。
よびレベルシフトの２種類の機能を必要とし、第
１図に示すものではこの部分に２個のクロツクド
インバータ、２個のインバータおよび４個の
MOS−FETとして合計16個の素子を用いること
になる。よつて複数、たとえばｎの信号列のため
には16×ｎの素子を必要とすることになる。
このために信号処理時間を短縮化の必要性に伴
ない並列処理する信号数が増加するとそれによつ
て素子数も大幅に増加することになる。特に素子
数の増加は、集積回路化の際にチツプサイズの大
型化の大きな要因となる問題があつた。
ない並列処理する信号数が増加するとそれによつ
て素子数も大幅に増加することになる。特に素子
数の増加は、集積回路化の際にチツプサイズの大
型化の大きな要因となる問題があつた。
本発明は上記の事情に鑑みてなされたもので、
データラツチおよびレベルシフタを一体化して行
ない、全体の素子数の増加を抑制することを目的
とするものである。
データラツチおよびレベルシフタを一体化して行
ない、全体の素子数の増加を抑制することを目的
とするものである。
すなわち本発明は、第１の電位系で動作する第
１のクロツクドインバータへデータを与えこの出
力を第２の電位系で動作するＰ型およびＮ型の
MOS−FETの直列回路の各ゲートへ共通に与
え、この直列接続点から出力を得るとともに上記
第１のクロツクドインバータとは逆相のクロツク
を与えられ第１の電位系で動作する第２のクロツ
クドインバータを介して上記直列回路の各ゲート
へ帰還することを特徴とするものである。
１のクロツクドインバータへデータを与えこの出
力を第２の電位系で動作するＰ型およびＮ型の
MOS−FETの直列回路の各ゲートへ共通に与
え、この直列接続点から出力を得るとともに上記
第１のクロツクドインバータとは逆相のクロツク
を与えられ第１の電位系で動作する第２のクロツ
クドインバータを介して上記直列回路の各ゲート
へ帰還することを特徴とするものである。
以下本発明の一実施例を第２図に示すブロツク
図を参照して詳細に説明する。図中１は入力にデ
ータＤが与えられかつクロツクφで動作し、第１
の電位系VSS-1を与えられる第１のクロツクドイ
ンバータである。そして２はＰ型MOS−FET、
３はＮ型MOS−FETでＰ型MOS−FET２のド
レインとＮ型MOS−FET３のドレインを直列に
接続し、各ゲートに上記第１のクロツクドインバ
ータ１の出力を共通に与える。そして上記Ｐ型
MOS−FET２のソースを電源VDDに接続し、Ｎ
型MOS−FET３のソースを第２の電位系VSS-2に
接続している。そしてＰ型MOS−FET２とＮ型
MOS−FET３の直列接続点から出力Ｑを得、か
つこの出力Ｑをクロツクで動作し、第１の電位
系VSS-1が与えられる第２のクロツクドインバー
タ４を介して上記直列に接続したＰ型MOS−
FET２およびＮ型MOS−FET３のゲートへ帰還
するようにしている。
図を参照して詳細に説明する。図中１は入力にデ
ータＤが与えられかつクロツクφで動作し、第１
の電位系VSS-1を与えられる第１のクロツクドイ
ンバータである。そして２はＰ型MOS−FET、
３はＮ型MOS−FETでＰ型MOS−FET２のド
レインとＮ型MOS−FET３のドレインを直列に
接続し、各ゲートに上記第１のクロツクドインバ
ータ１の出力を共通に与える。そして上記Ｐ型
MOS−FET２のソースを電源VDDに接続し、Ｎ
型MOS−FET３のソースを第２の電位系VSS-2に
接続している。そしてＰ型MOS−FET２とＮ型
MOS−FET３の直列接続点から出力Ｑを得、か
つこの出力Ｑをクロツクで動作し、第１の電位
系VSS-1が与えられる第２のクロツクドインバー
タ４を介して上記直列に接続したＰ型MOS−
FET２およびＮ型MOS−FET３のゲートへ帰還
するようにしている。
なおこの場合も第１図に示すブロツク図と同様
に、第１、第２の電位系VSS-1、VSS-2の間で ｜VDD−VSS-1｜＜｜VDD−VSS-2｜ なる関係を満足させるようにする。
に、第１、第２の電位系VSS-1、VSS-2の間で ｜VDD−VSS-1｜＜｜VDD−VSS-2｜ なる関係を満足させるようにする。
このような構成であれば、今、データＤに
“Ｌ”を与えると、Ｐ型MOS−FET２はオフ、
Ｎ型MOS−FET３はオンし、出力Ｑは第２の電
位系VSS-2レベルの信号を得ることができる。ま
たデータＤに“Ｈ”を与えると、Ｐ型MOS−
FET２およびＮ型MOS−FET３の両方がオンす
るがそのオン抵抗比を適当に設定することにより
出力Ｑに電源VDDレベルに近いレベルの信号を得
ることができる。したがつて入力側のデータＤと
して第１の電位系VSS-1の信号を与えて出力Ｑに
第２の電位系VSS-2の信号を得ることができる。
“Ｌ”を与えると、Ｐ型MOS−FET２はオフ、
Ｎ型MOS−FET３はオンし、出力Ｑは第２の電
位系VSS-2レベルの信号を得ることができる。ま
たデータＤに“Ｈ”を与えると、Ｐ型MOS−
FET２およびＮ型MOS−FET３の両方がオンす
るがそのオン抵抗比を適当に設定することにより
出力Ｑに電源VDDレベルに近いレベルの信号を得
ることができる。したがつて入力側のデータＤと
して第１の電位系VSS-1の信号を与えて出力Ｑに
第２の電位系VSS-2の信号を得ることができる。
このFET２，FET３によるインバータとクロ
ツクドインバータ４は、互いに逆並列のループを
構成しているため、このループでスタテイツク的
にデータを保持している。
ツクドインバータ４は、互いに逆並列のループを
構成しているため、このループでスタテイツク的
にデータを保持している。
また第２図に示すブロツク図ではＰ型MOS−
FET２とＮ型MOS−FET３の直列回路はインバ
ータとして動作する。したがつて第３図に示すブ
ロツク図のようにデータＤをクロツクφで動作す
るクロツクドインバータ１１へ与え、この出力を
インバータ１２で反転して出力Ｑを得るとともに
この出力Ｑをクロツクで動作するクロツクドイ
ンバータ１３を介してインバータ１２の入力へ帰
還するものに等しい。そして、各クロツクドイン
バータ１１，１３を第１の電位系VSS-1で動作さ
せ、インバータ１２を第２の電位系VSS-2で動作
させればよい。
FET２とＮ型MOS−FET３の直列回路はインバ
ータとして動作する。したがつて第３図に示すブ
ロツク図のようにデータＤをクロツクφで動作す
るクロツクドインバータ１１へ与え、この出力を
インバータ１２で反転して出力Ｑを得るとともに
この出力Ｑをクロツクで動作するクロツクドイ
ンバータ１３を介してインバータ１２の入力へ帰
還するものに等しい。そして、各クロツクドイン
バータ１１，１３を第１の電位系VSS-1で動作さ
せ、インバータ１２を第２の電位系VSS-2で動作
させればよい。
また本発明は上記実施例に限定されるものでは
なく、たとえば第４図に示すようにクロツクφで
動作するクロツクドインバータ１１の出力にイン
バータ１２を直列に接続して出力Ｑを得るように
してもよい。この場合もクロツクドインバータ１
１を第１の電位系VSS-1で動作させ、インバータ
１２を第２の電位系VSS-2で動作させることによ
りクロツクφに同期するダイナミツクなラツチ機
能および信号レベルをVSS-1系からVSS-2系へ変換
するレベルシフト機能を合せもつことができる。
なく、たとえば第４図に示すようにクロツクφで
動作するクロツクドインバータ１１の出力にイン
バータ１２を直列に接続して出力Ｑを得るように
してもよい。この場合もクロツクドインバータ１
１を第１の電位系VSS-1で動作させ、インバータ
１２を第２の電位系VSS-2で動作させることによ
りクロツクφに同期するダイナミツクなラツチ機
能および信号レベルをVSS-1系からVSS-2系へ変換
するレベルシフト機能を合せもつことができる。
また第５図に示すように第１の電位系VSS-1系
で動作するクロツクドインバータ１４，１６と単
なるインバータ１５とを交互に直列接続にし、こ
の出力にレベルシフト機能を有する第２の電位系
VSS-2系で動作するインバータ１７を設けるよう
にしてもよい。このようにすればレベルシフト機
能を有し、かつダイナミツク動作を行なうシフト
レジスタを構成することができる。
で動作するクロツクドインバータ１４，１６と単
なるインバータ１５とを交互に直列接続にし、こ
の出力にレベルシフト機能を有する第２の電位系
VSS-2系で動作するインバータ１７を設けるよう
にしてもよい。このようにすればレベルシフト機
能を有し、かつダイナミツク動作を行なうシフト
レジスタを構成することができる。
また第６図に示すようにスタチツク動作を行な
うシフトレジスタを構成することもできる。この
場合、第５図に示す構成において、各インバータ
１５，１７の出力を第１の電位系VSS-1系で動作
するクロツクドインバータ１８，１９を介して入
力側へ帰還すればよい。
うシフトレジスタを構成することもできる。この
場合、第５図に示す構成において、各インバータ
１５，１７の出力を第１の電位系VSS-1系で動作
するクロツクドインバータ１８，１９を介して入
力側へ帰還すればよい。
さらに第７図に示すように、第１の電位系
VSS-1系の信号により第２の電位系VSS-2系の信号
をオン、オフするアナログスイツチを制御する回
路を構成するようにしてもよい。すなわち、クロ
ツクφ0に同期してデータＤを順次に転送するＮ
ビツトのシフトレジスタS1，S2……Snの出力Q1，
Q2……Qnを並列に第１の電位系VSS-1系から第２
の電位系VSS-2系へレベルシフトし、かつラツチ
機能を有するラツチ・レベルシフト回路LF1，
LF2……LFnへ与える。このラツチ・レベルシフ
ト回路LF1，LF2……LFnは、それぞれ第２図に
示すブロツク図と同一構成である。そしてこのラ
ツチ・レベルシフト回路LF1，LF2……LFnの出
力により各対応するアナログスイツチA1，A2…
…Anをオン、オフ制御するようにしている。そ
してこのアナログスイツチA1，A2……Anにより
入出力端子IO1，IO1′，IO2，IO2′……IOn，
IOn′間の第２の電位系VSS-2系の信号をオン、オ
フ制御するようにしている。
VSS-1系の信号により第２の電位系VSS-2系の信号
をオン、オフするアナログスイツチを制御する回
路を構成するようにしてもよい。すなわち、クロ
ツクφ0に同期してデータＤを順次に転送するＮ
ビツトのシフトレジスタS1，S2……Snの出力Q1，
Q2……Qnを並列に第１の電位系VSS-1系から第２
の電位系VSS-2系へレベルシフトし、かつラツチ
機能を有するラツチ・レベルシフト回路LF1，
LF2……LFnへ与える。このラツチ・レベルシフ
ト回路LF1，LF2……LFnは、それぞれ第２図に
示すブロツク図と同一構成である。そしてこのラ
ツチ・レベルシフト回路LF1，LF2……LFnの出
力により各対応するアナログスイツチA1，A2…
…Anをオン、オフ制御するようにしている。そ
してこのアナログスイツチA1，A2……Anにより
入出力端子IO1，IO1′，IO2，IO2′……IOn，
IOn′間の第２の電位系VSS-2系の信号をオン、オ
フ制御するようにしている。
以上のように本発明によれば、データラツチお
よびレベルシフタを一体化することができ全体の
素子数の少ないデジタル回路を提供することがで
きる。
よびレベルシフタを一体化することができ全体の
素子数の少ないデジタル回路を提供することがで
きる。
第１図は従来のラツチ機能およびレベルシフト
機能を有する回路の一例を示すブロツク図、第２
図は本発明の一実施例を示すブロツク図、第３図
は第２図と等価なブロツク図、第４図はダイナミ
ツクなラツチを用いた第３図と等価なブロツク
図、第５図、第６図、第７図は本発明を応用した
各別のシフトレジスタを示すブロツク図である。 １，４……クロツクドインバータ、２，３……
MOS−FET。
機能を有する回路の一例を示すブロツク図、第２
図は本発明の一実施例を示すブロツク図、第３図
は第２図と等価なブロツク図、第４図はダイナミ
ツクなラツチを用いた第３図と等価なブロツク
図、第５図、第６図、第７図は本発明を応用した
各別のシフトレジスタを示すブロツク図である。 １，４……クロツクドインバータ、２，３……
MOS−FET。
Claims (1)
- 【特許請求の範囲】 １ ラツチ機能およびレベルシフト機能を有する
回路において、第１の電位系で動作するクロツク
ドインバータと、第２の電位系で動作し上記クロ
ツクドインバータの出力を共通にゲートへ与えら
れる直列に接続したＰ型MOS−FETおよびＮ型
MOS−FETからなりこの直列接続点を出力とし
第１の電位系“Ｈ”レベルの入力に対して上記Ｐ
型MOS−FETはオフ、上記Ｎ型MOS−FETは
オンして第２の電位系の“Ｌ”レベルの信号を出
力し、かつ第１の電位系の“Ｌ”レベルの入力に
対して上記Ｐ型MOS−FETおよび上記Ｎ型MOS
−FETの両方がオンしてそのオン抵抗比により
第２の電位系“Ｈ”レベルの信号を出力するイン
バータを具備することを特徴とするデジタル回
路。 ２ ラツチ機能およびレベルシフト機能を有する
回路において、第１の電位系で動作する第１のク
ロツクドインバータと、第２の電位系で動作し上
記クロツクドインバータの出力を共通にゲートへ
与えられる直列に接続したＰ型MOS−FETおよ
びＮ型MOS−FETからなりこの直列接続点を出
力とし第１の電位系の“Ｈ”レベルの入力に対し
て上記Ｐ型MOS−FETはオフ、上記Ｎ型MOS−
FETはオンして第２の電位系の“Ｌ”レベルの
信号を出力し、かつ第１の電位系の“Ｌ”レベル
の入力に対して上記Ｐ型MOS−FETおよび上記
Ｎ型MOS−FETの両方がオンしてそのオン抵抗
比により第２の電位系の“Ｈ”レベルの信号を出
力するインバータと、このインバータの出力を前
記第１のクロツクドインバータの出力側へ帰還し
かつ第１の電位系で動作する第２のクロツクドイ
ンバータとを具備することを特徴とするデジタル
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106176A JPS59230321A (ja) | 1983-06-14 | 1983-06-14 | デジタル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106176A JPS59230321A (ja) | 1983-06-14 | 1983-06-14 | デジタル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59230321A JPS59230321A (ja) | 1984-12-24 |
| JPH0344458B2 true JPH0344458B2 (ja) | 1991-07-08 |
Family
ID=14426933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106176A Granted JPS59230321A (ja) | 1983-06-14 | 1983-06-14 | デジタル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59230321A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101673B2 (ja) * | 1989-06-15 | 1994-12-12 | 株式会社東芝 | フリップフロップ回路 |
-
1983
- 1983-06-14 JP JP58106176A patent/JPS59230321A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59230321A (ja) | 1984-12-24 |
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