JPS6323684B2

JPS6323684B2 -

Info

Publication number: JPS6323684B2
Application number: JP52118980A
Authority: JP
Inventors: Kunimitsu Fujiki
Original assignee: CHO ERU ESU AI GIJUTSU KENKYU KUMIAI
Current assignee: CHO ERU ESU AI GIJUTSU KENKYU KUMIAI
Priority date: 1977-10-05
Filing date: 1977-10-05
Publication date: 1988-05-17
Also published as: JPS5452967A

Description

【発明の詳細な説明】

本発明は集積回路において、素子の数を少なく
することのできるMOS論理回路に関する。近年、MOSトランジスタを用いた論理回路が
電子卓上計算機等の集積化小型機器のなかに多く
用いられるようになつた。特にMOSトランジス
タを用いたインバータ回路はMOS論理回路の基
本セルとして多く採り入れられており、従つて、
このインバータ回路との組合わせによつて構成さ
れる論理回路において、使用される素子の数を少
なくすることができるとすれば、それは今度の機
器の小型化に役立つばかりでなく、消費電力の節
約になることは言うまでもない。ところで、既に知られているように、MOSト
ランジスタの特性は、ドレイン電流をI_DS、ゲー
ト電圧をV_G、ソース・ドレイン電圧をV_DS、ゲー
ト酸化膜厚をt_px、チヤネル長をＬ、チヤネル幅
をＷ、酸化膜比誘電率をε_px、モビリテイをμ、
基板不純物の濃度をＮ、バツクゲート電圧を
V_BG、Si−SiO₂境界の＋電荷をQss、シリコンの
比誘電率をε_s、しきい値電圧をV_th、フエルミ・
ポテンシヤルをφ_f、酸化膜両端の仕事関数差を
φ_MS、電子の電荷量をｑとすれば、飽和領域では、 I_DS＝β（V_G−V_th）² ……(1) V_DS＋V_thV_G＞V_th さらに、 β＝με_pxε_pＷ／2toxL ……(2) C_p＝ε_pxε_p／t_px ……(4) によつて条件が定まる。また、アクテイブ領域で
は、ドレイン電流をI_Daとすれば、 I_Da＝2β〔（V_G−V_th）V_DS−１／２V² _DS〕 ……(5) V_GV_DS＋V_th によつて条件が定まる。従つて、第１図に見られ
るような従来のインバータ回路においては、駆動
MOSトランジスタのドレイン電流I₀は、飽和領
域では、 I₀＝β_L（V_DD−V_p−V_thL）²＝（β_B（V_G−V_thB）²
……(6) すなわち、 V_DD＝V_p＋γ（V_G−V_thB）＋V_thL ……(7) となる。ここに、 γ＝√_B _L ……（７−１）である。また飽和領域ではソースドレイン電圧
V_DSとゲート電圧V_Gとしきい値電圧V_thとの間に
次式、 V_th≦V_G≦V_DS＋V_th ……（７−２）が成立するので、駆動トランジスタＢについては
（７−２）式から次式 V_G≦V_p＋V_thB ……（７−３）が得られる。一方、(7)式からは、次式 V_G＝（V_DD−V_p−V_thL）／γ＋V_thB ……（７−４） V_p＝V_DD＝V_thL−γ（V_G−V_thB） ……（７−５）が得られる。したがつて、（７−３）式と（７−
４）式とから（V_DD−V_p−V_thL／γ）＋V_thB≦V_p＋V_thB すなわち V_p≧１／γ＋１（V_DD−V_thL） ……（７−６）が(7)式の条件として得られる。更に、（７−３）
式と（７−５）式とから V_G≦V_DD−V_thL−γ（V_G−V_thB）＋V_thB すなわち V_G≦（V_DD−V_thL／γ＋１）＋V_thB ……（７−７）が得られ、これに（７−２）式のV_th≦V_Gを考慮
すると、 V_thB≦V_G≦（V_DD−V_thL／γ＋１）＋V_thB……（７−８
）が更に(7)式の条件として得られる。となり、また、アクテイブ領域では、 I₀＝β_L（V_DD−V_p−V_thL）²＝2β_B〔（V_G−V_th
B）V_p−１／２V_p ²〕……(8) すなわち、 V_p ²（β_L＋β_B）−2V_p〔β_L（V_DD−V_thL）＋β
_B（V_G−V_thB）〕＋β_L（V_DD−V_thL）²＝０……(9) V_GV_p＋V_thB となる。上式(6)〜(9)において、V_DDは電源電圧、
V_Gは入力信号電圧、V_pは出力信号電圧、V_thLお
よびV_thBはそれぞれ負荷および駆動MOSトラン
ジスタのしきい値電圧、β_Lおよびβ_Bはそれぞれ負
荷および駆動MOSトランジスタの固有の定数を
示す。さて、このようなインバータ回路は、論理
“０”の信号を、例えば、１／２V_thB、“１”の信号をV_DD−V_thLと選び、これ等の２つの電圧レベル
を互い違いに入力信号V_Gと出力信号V_pに対して
とらせるようにしている。これによつて、入出力
信号は単純に論理“１”、または“０”で表わす
ことができるけれども、信号を処理するMOSト
ランジスタは、それに応じてカツト・オフ領域に
なつたり、アクテイブ領域になつたりする。その
ために、入力に“１”の信号が加えられたとき
は、飽和領域がパルス波形のトランジシヨン領域
に現われ、これが原因で出力信号の立下りの波形
を悪くすることは勿論であるが、複数入力による
論理回路を構成する場合に、このインバータ回路
が作用的に見て１入力当り必ず駆動用と負荷用の
２個のMOSトランジスタの組合わせを要すると
言う点に大きな無駄を感ずるものである。従つ
て、このような無駄を排除して素子数の少ない論
理回路を得るべく現在まで努力が払われつつあつ
た。本発明の目的は、上記の問題を解決し、機器の
小型化および消費電力の低減に役立つことのでき
る素子数の少ないMOS論理回路を提供するにあ
る。本発明によれば、ｎ（ｎ２）個の並列に接続
された第１のしきい値電圧を有するMOSトラン
ジスタと該並列接続点に接続された負荷とを前段
とし、前記ｎ個のMOSトランジスタのn₁、n₂、
n₃（ｎ≧n₁＞n₂＞n₃≧０）個の論理入力に対応し
た少なくとも３種類の出力電圧レベルv₁、v₂、v₃
（v₁＜v₂＜v₃）を設定し、該出力電圧レベルv₁と
v₂間の第２のしきい値電圧を有する第１のMOS
トランジスタのゲート入力側と、前記出力電圧レ
ベルv₂とv₃間の第３のしきい値電圧を有する第２
のMOSトランジスタのゲート入力側とが少なく
とも前記前段の出力側に接続され、且つ前記第１
のMOSトランジスタを含むインバータ回路の出
力側が前記第１のしきい値電圧と同じしきい値を
有する第３のMOSトランジスタのゲート入力側
に接続され、該第３のMOSトランジスタの出力
側と前記第２のMOSトランジスタの出力側とが
並列に接続されてNOR型回路を構成しているこ
とを特徴とするMOS論理回路が得られる。次に本発明によるMOS論理回路について、図
面を参照し詳細に説明する。先ず、本発明の論理
回路の基本形となるNOR型回路について第２図
ａの回路図および同図ｂの特性図を参照して説明
する。解析の都合上、MOSトランジスタTR_1-1
〜TR_1-oの全てが同一特性を有すると仮定する。
A₁〜A_oの入力信号が全てTR_1-1〜TR_1-oのしき
い値電圧V_thaより小さければ、出力電圧V_pはトラ
ンジスタTR₂のしきい値電圧V_thbによりV_DD−
V_thbとなり、また図に見られるドレイン電流I_Dは
I_D０となる。次にA₁〜A_oのうちのｍ個（ｍ＜
ｎ）が“１”で、他が“０”、例えば、A₁＝A₂＝
……＝A_n＝１で、A_n+1＝A_n+2＝……A_oのとき、
出力電圧V_pとして V_pn＝V_DD−√・γ（V_G−V_tha）−V_thb……(10) が得られる。なお、この(10)式の成立は、第２図ａ
と(6)式により負荷トランジスタTR₂の電流I_Lおよ
び駆動トランジスタTR_1-1〜TR_1-nの１個のトラ
ンジスタの駆動電流I_DLがそれぞれ I_L＝β_L（V_DD−V_p−V_thb）² および I_DL＝β_B（V_G−V_tha）² のごとく得られるから、ｍ個の駆動電流I_DLが同
一と仮定すれば電流の一致関係から I_L＝mI_DL となり、これにγ＝√_B _L、V_pn＝V_pの条件を
入れ、 V_DD−V_pn−V_thb＝√・γ（V_G−V_tha）を導き出すことによつて得られる。また全ての入
力信号が“１”のときにTR_1-1〜TR_1-oを飽和領
域に置くためには、第(7)式より次の条件 V_thaV_G（V_DD−V_thb／γ′＋１）＋V_tha、γ′＝√
・γ ……(11) が得られる。以上によつてNOR型回路の入力電
圧として(11)式を満たすV_Gの値を“１”信号とし、
V_G＜T_thaを満たす電圧を“０”信号とすれば、
ｎ個の入力のうちのｍ個が“１”信号のとき出力
電圧V_pは(10)式で与えられる値となる。次に、条
件 V_p-n＜V_th-n＜V_p-(n-1) ……(12) を満たすようなしきい値電圧V_th-nを有するMOS
トランジスタTR₃とその負荷TR₄から構成される
インバータ回路を設けて、このトランジスタTR₃
の入力端子にTR_1-1〜TR_1-oおよびTR₂からなる
NOR型入力回路の出力端を接続すれば、TR_1-1
〜TR_1〜oのｎ個の入力側においてｍ個より少ない
数の“１”信号入力が加えられたとき、トランジ
スタTR₃には電流I_D′が流れ、ｍ個以上の“１”
信号入力が加えられたとき、トランジスタTR₃は
カツト・オフになる。上に述べたごときNOR型入力回路の適用例を
幾つか挙げることによつて、さらに本発明の理解
が得られるでしよう。第３図はハーフ・アダー回
路への適用例を示したもので、ａは回路図、ｂは
構成図およびｃは特性図をそれぞれ見せている。
図ａにおいて、１はNOR型入力回路であり、入
力としてＡおよびＢが加えられ、出力はインバー
タ回路２と２入力NOR回路３の各入力、すなわ
ちMOSトランジスタTR₃とTR_5-2の入力に導か
れている。特性図ｃにおいてNOR型入力回路の
入力がＡ＝Ｂ＝０のときの動作点はａ点となり、
この出力電圧V_aはV_DD−V_th2となる。また、Ａ＝
１、Ｂ＝０のときの動作点はｂ点で、V_b＝V_DD−
V_th2−γ₁（V_A−V_th1-1）となり、Ａ＝Ｂ＝１のと
きの動作点はｃ点で、V_c＝V_DD−V_th2−√２γ₁
（V_A−V_th1-1）となる。入力ＡおよびＢの“０”
および“１”信号に相当するV_A′およびV_Aは、

【式】および V_A′＜V_th1-1の範囲に決められる。今、 V_th5-1＝V_th1-1＝V_th1-2、V_th5-2＝V_DD−V_th2−γ₁／２（V_A−V_th1-1）とし、端子Q_c，Q_sの出力信号
“０”、“１”をＡおよびＢのそれと同じと考える
と、Ａ＝Ｂ＝０のときは、NOR型入力回路１の
出力電圧はV_aであるから、TR₃，TR_5-2はオン
（これは飽和領域、又はアクテイブ領域のどちら
でもよい）となり、Q_c，Q_sは“０”信号となる。
Ａ＝１、Ｂ＝０（又はＡ＝０、Ｂ＝１）のときは
NOR型入力回路１の出力電圧はV_bであるから、
TR₃はオン、TR_5-2はオフとなり、Q_cは“０”信
号となる。これによりTR_5-1もオフであるから、
Q_sは“１”信号となる。次にＡ＝Ｂ＝１のとき
はNOR型入力回路１の出力電圧はV_cであるか
ら、TR₃，TR_5-2ともにオフとなり、Q_cは“１”
信号となる。これによりTR_5-1はオンとなるか
ら、Q_sは“０”信号となる。以上の説明におい
て、負荷トランジスタTR₂，TR₄，TR₆のしきい
値電圧を簡単のため同じとすると、Q_cの“１”、
“０”は(10)式でｍを１、０として、またQ_sの
“１”、“０”はほぼｍを２、０として求められる
と考えてよいから、この両者の回路動作上の条件
は(11)式でｎ＝２で成立せればよい。ところで、
NOR型入力回路に対してはｎ２で(11)式を成立
させる必要があるから、１段目のNOR型入力回
路の動作条件さえ満たせば、以降のインバータ
２、２入力NOR回路３の動作上の条件はないと
考えてよい。すなわち、V_A、V_th3、V_th5-2の条件
以上の本回路の動作上の条件はない。以上の動作
によつて、この回路がハーフ・アダー回路を形成
していることは明らかである。一方、従来のハー
フ・アダー回路を参考のために示すと、第４図ａ
に回路図、ｂにその構成が見られるとおり、複数
のNOT回路１−１，１−２と、NOR回路２，４
とAND回路３とによつて、入力信号ＡおよびＢ
の和がキヤリー信号出力端子Q_cとサム信号出力
端子Q_sに得られるようになつている。これによ
つて、本発明のハーフ・アダ回路が、従来のそれ
と比べて、素子数において３個も減つていること
が判るであろう。第５図は本発明をフル・アダー回路に適用した
場合を示したものであり、ａは回路図、ｂは構成
図およびｃはその特性図である。図において、
NOR型入力回路１の入力はＡ，ＢおよびＣとし、
この出力はトランジスタTR₃，TR_5-2および
TR_5-3の入力に導かれている。今、NOR型入力
回路１の入力Ａ，Ｂ，Ｃのうちのｍ個（ｍ＝１、
２、３）が“１”であるときの出力電圧V_pnは
V_pn＝V_DD−V_th2−√γ₁（V_A−V_th1-1）であり、
入力Ａ，Ｂ，Ｃの“０”と“１”の信号V_A′と
V_AはV_A′＜V_th1-1、

【式】である。同図ｃの動作点に見られるように、V_p0＞V_th5-3
＞V_p1＞V_th3＞V_p2＞V_th5-2＞V_p3、且つV_th5-1＝
V_th1-1と選べば、下表の結果を得る。

【表】従来のフル・アダー回路は、例えば第６図ａお
よびｂのように構成されており、素子数はａによ
れば21個、ｂによれば18個となるが、本発明によ
れば素子数が10個となり、はるかに占有面積の縮
小が可能となる。第７図は本発明を排他的論理和回路に適用した
場合を示したものであり、ａは回路図、ｂは構成
図およびｃはその特性図である。この回路は一致
回路として用いられ、ｎ個の判定入力A₁，A₂，
……，A_oが全て０、（又は１）であるときのみ、
判定出力Ｑが０（又は１）であり、それ以外は１
（又は０）となるようにはたらかねばならない。
今、図ａの回路において、A₁，A₂，……，A_oの
ｎ個入力端子を有するNOR型入力回路１におけ
るｍ個（ｍ＜ｎ）の“１”信号が入力されたとき
の出力電圧V_pnをV_pn＝V_DD−V_th2−√・γ₁（V_A
−V_th1-1）と表わし、V_th1-1＝V_th5-1、V_p0＞
V_th5-2＞V_p1、V_po-1＞V_th3＞V_poとすれば、特性図
ｃの動作点から下表の結果を得る。

【表】従来のｎ個の入力をもつた排他的論理和回路に
よれば、この素子数は2n＋３個を必要とする。
これに対して本発明では、ｎ＋６個で済むことに
なり、特にｎが大きい場合の素子数が大幅に減少
されるため、その占有容積ははるかに縮小される
ことが判る。なお、本発明において、MOSトランジスタの
しきい値電圧を必要な値に選定することは、(3)、
(4)式より選択的にQssおよびtoxを決め、構造的
にV_BGを変えることによつて容易に得られる。また、第３図において、インバータ２および２
入力NOR回路３をそれぞれ負荷トランジスタ
TR₄およびTR₆で構成したが、ｐ型MOSトラン
ジスタを用いてＣ MOSタイプのインバータお
よび２入力NOR回路で構成してもよい。この場
合には、V_th4，V_th6を０とみなすだけで、V_A，
V_th3，V_th5-2等の条件は何ら変化しない。以上の説明によつて明らかなように、本発明
を、それぞれ入力の加えられる複数個の並列に接
続されたMOSトランジスタと負荷MOSトランジ
スタとによつて構成されたNOR型入力回路を前
段とし、上記複数の論理入力信号に対応した少な
くとも３種類の出力電圧レベルを設定して、これ
等のレベルのうちの任意の中間値をしきい値とす
るMOSトランジスタを後段として構成すること
によつて、この回路を種々のMOS論理回路へ適
用した場合に、従来の回路と比較して、その素子
数を大幅に減らすことがきるから、集積化機器の
小型化および消費電力の低減に対して得られる効
果は大きい。

【図面の簡単な説明】

第１図は従来のMOSトランジスタによるイン
バータ回路図、第２図ａおよびｂは、本発明によ
るNOR型の基本回路図および特性図、第３図ａ，
ｂおよびｃは、本発明をハーフ・アダー回路に適
用した場合の回路図、構成図および特性図、第４
図ａおよびｂは従来のハーフ・アダーの回路例お
よびその構成図、第５図ａ，ｂおよびｃは、本発
明をフル・アダー回路に適用した場合の回路図、
構成図および特性図、第６図ａおよびｂは従来の
フル・アダーの第１および第２の回路例、第７図
ａ，ｂおよびｃは、本発明を排他的論理和回路に
適用した場合の回路図、構成図および特性図であ
る。図において、TR_1-1〜TR_1-oは並列接続用
MOSトランジスタ、TR₂は負荷用MOSトランジ
スタ、TR₃，TR_5-2，TR_5-3は次段用MOSトラ
ンジスタ、TR₄，TR_5-1，TR₆は論理回路用
MOSトランジスタ、V_th3，V_th5-2，V_th5-3は設定
出力電圧の中間しきい値電圧である。

Claims

【特許請求の範囲】

１ｎ（ｎ２）個の並列に接続された第１のし
きい値電圧を有するMOSトランジスタと該並列
接続点に接続された負荷とを前段とし、前記ｎ個
のMOSトランジスタのn₁、n₂、n₃（ｎ≧n₁＞n₂＞
n₃≧０）個の論理入力に対応した少なくとも３種
類の出力電圧レベルv₁、v₂、v₃（v₁＜v₂＜v₃）を
設定し、該出力電圧レベルv₁とv₂間の第２のしき
い値電圧を有する第１のMOSトランジスタのゲ
ート入力側と、前記出力電圧レベルv₂とv₃間の第
３のしきい値電圧を有する第２のMOSトランジ
スタのゲート入力側とが少なくとも前記前段の出
力側に接続され、且つ前記第１のMOSトランジ
スタを含むインバータ回路の出力側が前記第１の
しきい値電圧と同じしきい値を有する第３の
MOSトランジスタのゲート入力側に接続され、
該第３のMOSトランジスタの出力側と前記第２
のMOSトランジスタの出力側とが並列に接続さ
れてNOR型回路を構成していることを特徴とす
るMOS論理回路。