KR20050052475A - Ｔｆｔ, ｔｆｔ의 제조 방법, ｔｆｔ를 포함하는 디바이스및 ａｍｌｃｄ - Google Patents

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Abstract

TFT의 제조 방법은, 기판 상의 기저층 구조물(9)을 에칭하여 수 나노미터 단위의 반경을 갖는 팁(13)을 포함하는 정점 영역(12)을 향해 연장되는 경사형 측면 에지(4a, 4b)를 구비한 게이트(4)를 형성하는 단계와, 경사형 측면 에지 및 정점 영역 상에 비결정질 실리콘 채널층(6)을 증착하는 단계와, 채널층 위에서 정점 영역 및 사이드 에지를 피복하도록 금속층(8)을 증착하는 단계와, 도전 재료 위에 마스킹 재료층(14)을 증착하는 단계와, 마스킹 재료층(14)을 선택적으로 에칭하여 정점 영역 내의 금속층(8)이 마스킹 재료를 통해 돌출되고 솟아있게 하는 단계와, 정점 영역 내의 마스킹 재료(14)를 통해 돌출된 금속(8)을 선택적으로 에칭하여 별도의, 사이에 짧은 채널(L)을 갖는 경사형 에지를 피복하는 별도의, 자기 정렬된 소스 및 드레인 영역(8a, 8b)을 제공하는 단계를 포함한다.

Description

ＴＦＴ, ＴＦＴ의 제조 방법, ＴＦＴ를 포함하는 디바이스 및 ＡＭＬＣＤ{THIN FILM TRANSISTOR}
본 발명은 예를 들면 능동 매트릭스 액정 디스플레이(active matrix liquid crystal display : AMLCD) 또는 다른 평판 디스플레이에서 사용될 수 있는 박막 트랜지스터(TFT)의 제조에 관련된다.
본 기술 분야에서 잘 알려진 바와 같이, TFT는 액정 및 다른 평판 디스플레이에서 디스플레이의 각 화소의 상태를 제어하거나 감지하기 위해서 사용된다. 이들은 예를 들면, 미국 특허 제 US-A-5 130 829 호에 설명된 바와 같이, 유리 또는 플라스틱 재료 등과 같은 저렴한 절연 기판 상에서 비결정질 또는 다결정질 반도체 막을 이용하여 제조될 수 있다.
TFT는 서로 다른 재료의 층을 연속적으로 증착함으로써 형성되고, 통상적으로는 포토리소그래피 프로세스에 의해 정의되는 채널 길이를 갖는 거의 수평으로 배치된 트랜지스터를 형성할 수 있다. 채널 길이가 더 짧으면 표류 용량(stray capacitances)이 감소하고, 디스플레이의 구경비(aperture ratio)가 증가하기 때문에 짧은 채널 길이가 일반적으로 바람직하다.
종형 TFT는 수평 포토리소그래피 및 에칭에 의해 생성되는 것보다 더 짧은 채널 길이를 갖도록 제조될 수 있다. 종형 TFT의 제조에 있어서, 채널 길이는 일반적으로 기판에 대해 실질적으로 수직한 면 내에 정의된다. 게이트는 기판 상에 정의될 수 있고, 비결정질 실리콘층은 게이트의 상부 표면으로부터 연장되고, 아래쪽으로는 그의 수직으로 연장된 측면 에지(side edges) 중의 하나를 따라서 연장되며, 수평 방향으로는 기판을 가로질러서 연장되도록 증착될 수 있다. 비결정질 실리콘층의 하향 연장 부분은 종형 연장 채널(vertically extending channel)을 제공하고, 게이트 및 기판을 피복하는 부분은 엑시머 레이저(excimer laser)를 이용하여 어닐링(annealing)되어, 채널의 단에 소스 및 드레인 영역이 제공된다. M. Matsumura와 A. Saitoh에 의한 문헌(MRS Symp. Proc. Vol.467 (1997), p 821)을 참조하라.
다른 종형 TFT 제조 기법에서, Uchida 등에 의한 문헌(Jap. Jrnl. Appl. Phys., 25, 1986년 9월 9일, ppL798∼L800)에 설명된 바와 같이, 게이트에 의해 형성된 종형 스텝(vertical step)을 사용하여 재료의 에칭을 방지할 수 있다. 또한, 게이트에 의해 제공된 스텝은, 700 IBM 기술 공개 회보 29((1986년) 10월호, No.5, NY, USA) 및 미국 특허 제 4 633 284 호에 설명된 바와 같이 소스 및 드레인 전극을 증착할 때 새도우 마스크(shadow mask)로서 기능하도록 사용될 수 있다. 그러나, 종형 스텝 구조물의 제조 동안에, 균일하지 않은 프로세스 특성에 의해 문제가 발생할 수 있다. 추가적인 단점은 소스가 게이트를 매우 근접하게 피복한다는 것으로서, 이는 기생 용량(parasitic capacitance)을 증가시켜서, 예를 들면, 해당 열(column)을 정확한 전압으로 충전하는 데 요구되는 시간 상수(time constant)를 증가시킴으로써 디스플레이의 성능을 저하시킬 수 있다.
다른 TFT는 미국 특허 제 US-A-5 340 758 호에 개시되어 있다. 이 구성에서, 게이트는 먼저 대향하도록 배치되고 경사를 갖는 측면 에지가 기판을 향해 아래쪽으로 연장되는 상부 표면을 갖는 메사(mesa)의 형태로 절연 기판 상에 제공된다. 그 후에 경사형 측면 에지를 포함하는 게이트 영역 위에 채널을 구비하는 층을 증착한다. 다음에, 결과적인 구조물 위에 금속화물층(metalisation layer)을 증착한다. 다음에, 포토레지스트를 이용하여 디바이스를 평탄화한 후, 게이트 상에서 증착된 금속화물로 이루어진 최상층의, 평평한 표면과 동일한 높이가 될 때까지 포토레지스트의 두께를 감소시킨다. 이는 포토레지스트 내에 윈도우(window)를 생성하고, 이는 자기 정렬 마스크(self-aligned mask)로서 사용되는데, 이 마스크를 통해 금속화물층을 에칭하면 게이트의 경사형 표면을 피복하는 별도의 소스 및 드레인 영역이 형성된다.
이 디바이스의 문제점은 상당한 수평 넓이를 갖게 된다는 것으로, 이는 달성될 수 있는 소형화의 정도를 제한한다.
도 1은 본 발명에 따른 TFT를 포함하는 AMLCD를 개략적으로 도시하는 도면.
도 2는 본 발명에 따른 TFT에 대한 단면도.
도 3a 내지 도 3i는 도 2에 도시된 TFT의 제조를 위한 일련의 프로세스 단계를 도시하는 도면.
도 4는 도 3을 참조하여 설명된 프로세스에 의해 제조된 TFT에 대한 개략적인 사시도.
도 5는 도 2에 도시된 TFT의 변형예를 나타내는 개략적인 단면도.
도 6은 TFT의 다른 변형예를 도시하는 개략적인 단면도.
본 발명의 목적은 개선되고, 짧은 채널 길이를 달성할 수 있게 하는 개선된 TFT 제조 프로세스에 관한 것이다. 본 발명에 따르면, TFT의 제조 방법이 제공되어 있는데, 이 방법은 기판 상의 기저층 구조물(base layer structure)을 에칭하여 정점 영역(apex region)을 향해 연장되는 경사형 측면 에지(inclined side edges)를 구비하는 게이트를 형성하는 단계와, 재료를 증착하여 경사형 측면 에지 및 정점 영역 위에 채널층을 형성하는 단계와, 채널층 위에 도전 재료를 증착하여 정점 영역 및 측면 에지를 피복하는 단계와, 도전 재료 상에 마스킹 재료의 층을 도포하여, 정점 영역 내의 도전 재료가 마스킹 재료를 통과하여 돌출되고, 솟아있게 하는 단계와, 정점 영역에서 마스킹 재료를 통과하여 돌출된 도전 재료를 선택적으로 에칭하여 경사형 에지를 피복하는 별도의 소스 및 드레인 영역을 제공하는 단계를 포함한다.
정점 영역 내의 레지스트를 통과하도록 도전 재료를 돌출시키는 것에 의해서, 개선되고, 매우 짧은 채널 길이를 달성하도록 에칭될 수 있다.
본 발명에 따르면, 기저층 구조물의 에칭 단계는 수 나노미터의 반경을 갖는 팁(tip)을 정점 영역 내에 형성하도록 수행될 수 있다. 이 에칭 단계는 90°미만의 경사를 갖는 측면 에지를 형성할 수 있다.
본 발명은 또한 기판과, 기판을 피복하고, 서로에 대해 경사를 갖는 측면 에지를 구비하는 게이트와, 게이트를 피복하는 채널 영역과, 제각기 측면 에지를 피복하는 소스 및 드레인 영역을 포함하고, 여기에서, 게이트는 수 나노미터의 반경을 갖는 측면 에지들 사이의 정점 영역 내에 팁을 형성하는 단계를 포함하는 에칭 프로세스를 이용하여 기판 상에 형성된다.
이 팁은 채널 영역이 도포되기 전에 제거되거나, 소위 블런트 팁(blunted tip)이 형성될 수 있는데, 이 블런트 팁은 뾰족한 팁(sharp tip)과 동일한 방식이지만 에칭 시간을 짧게 함으로써 정점 영역 내에 형성될 수 있다.
게이트는 절연 재료층에 의해 피복되고, 채널 영역은 절연 재료를 피복하며, 도핑된 반도체 재료층은 채널층을 피복하고, 소스 및 드레인 영역을 형성하는 도전 재료는 도핑된 반도체 재료를 피복할 수 있다.
채널 영역은 비결정질 실리콘을 포함할 수 있고, 절연층은 실리콘 질화물을 포함할 수 있으며, 도핑된 반도체층은 n-도핑된 실리콘을 포함할 수 있다.
본 발명에 대한 더 나은 이해를 위해서, 본 발명의 실시예는 첨부된 도면을 참조하여 설명될 것이다.
도 1을 참조하면, 본 기술 분야에 잘 알려진 방식으로 전기적 절연 기판(1)(광투과성을 가질 수 있음) 상에 AMLCD 패널이 형성되는데, AMLCD 패널 상에는 LCD 화소(P)로 이루어진 능동 스위칭 매트릭스(active switching matrix)가 제공되어 있다. 본 발명과 동일 발명자에 의한 유럽 특허 제 EP-A-0 629 003 호를 참조하라. 또한, 기판은 예를 들면, 실리콘 디스플레이 상의 액정용으로는 반도체가 되거나, 단락(shorting)을 방지하기 위해 TFT와 다른 도전 소자 하부에 절연층을 구비하는 도전체가 될 수 있다. 화소(Px,y)는 직사각형 x, y의 어레이로 정렬되고, x 및 y 구동 회로(driver circuits)(2, 3)에 의해서 작동된다.
예로서 화소(P0,0)를 고려하면, 이 화소는 TFT0,0에 의해 서로 다른 광투과 상태 사이에서 스위칭되는 액정 디스플레이 소자(L0,0)를 포함하는데, TFT0,0의 게이트는 구동 라인(driver line)(x0)에 접속되고, TFT0,0의 소스는 구동 라인(y0)에 접속되어 있다. 라인(x0, y0)에 적절한 전압을 인가함으로써, 트랜지스터(TFT0,0)는 온(ON) 및 오프(OFF)로 스위칭될 수 있고, 그에 따라 LCD 소자(L0,0)의 동작을 제어할 수 있다. 디스플레이의 각 화소(P)는 동일한 구성을 갖고, 화소는 그 자체로도 잘 알려진 방식으로 x 및 y 구동 회로(2, 3)의 동작에 따라서 행마다 스캐닝될 수 있다는 것을 이해할 수 있을 것이다.
도 2는 본 발명에 따른 TFT의 일례에 대한 단면도를 나타낸 것으로, 이는 도 1에 도시된 화소(P)용으로 사용될 수 있다. TFT는 기판(1) 상에 형성된 도전 게이트 영역(4)을 포함한다. 게이트 영역(4)은 날카롭고 뾰족한 돌출부(ridge)를 포함하는데, 이 돌출부는 도 2에 도시된 바와 같이 그 단면이 삼각형 형상을 갖는다. 게이트 절연층(5)은 게이트(4) 위에 층착되는데, 이 절연층은 실리콘 질화물을 포함할 수 있다. 비결정질 실리콘층(6)은 게이트 절연체(5)를 피복하여, 트랜지스터의 채널을 형성한다. n+-도핑된 영역(7)은 비결정질 실리콘(6)을 피복하고, 금속성의 소스 및 드레인 전극(8a, 8b)은 n-도핑된 실리콘층(7)을 피복한다. 트랜지스터는 20 내지 40 나노미터 범위의 채널 길이(L)를 갖는다. 이 값은 또한 증착된 재료의 두께, 팁의 날카로운 정도(sharpness) 및 당업자들에게는 분명할 다른 인자들에 의존할 것이다.
이하에서 TFT 제조 방법은 도 3을 참조하여 설명될 것이다. 도 3a에 도시된 바와 같이, 도 2에 도시된 게이트(4)를 형성하기 위해 기저층 구조물(9, 10)을 기판(1)에 도포한다. 기저층 구조물은 포토레지스트(10)에 의해 피복된 도전 재료층(9)을 포함한다. 도전 재료(9)는 예를 들면, Al, Al(1%Ti) 등과 같은 Al 합금, Cr 또는 Ta 등의 금속층(9)을 포함할 수 있고, 대략 1 내지 2㎛의 두께로 증착될 수 있다. 그 두께는 필요한 행 라인의 저항(또한, 필요한 팁 높이)에 의존할 것이다. 디스플레이가 커질수록, 행 라인 저항은 낮아져야 한다.
포토레지스트(10)를 종래의 포토리소그래피 기법에 의해 패터닝하여, 게이트(4)를 형성할 영역 내에 직사각형 패드(rectangular pad)(10)를 형성한다. 포토레지스트(10)의 직사각형 영역에 대하여, 도 3a에 도시된 폭의 치수(w)에 대한 일례는 0.5∼2㎛이고, 그 길이(도 3a의 단면도에서 도면에 수직한 방향)는, 자신에게 접속된 LCD 회로를 작동시키기에 충분한 전류 충전 경로(current charging path)를 제공하도록, 예를 들면 5㎛으로 선택된다.
다음에 포토레지스트(10)의 영역을 제외하고 금속층(9)을 에칭 및 제거하는데, 여기에서 에칭된 금속(9)은 도 3b에 도시된 날카롭고 뾰족한 구조물을 형성하고, 이 구조물은 게이트(4)의 역할을 한다. 날카롭고 뾰족한 구조물의 형성은, 등방성 에칭(isotropic etch)을 이용하지만, 바람직하게는 측방향 에칭 레이트가 하향 에칭 레이트보다 더 느리게 되도록 에칭 조건을 제어함으로써 이루어질 수 있는데, 다시 말해서 이 에칭 프로세스는 이방성(anisotropic)이다. Al(또는 Al 합금)층(10)에 있어서, 습식 에칭(wet etch)은, 예를 들면 오르소 인산(orthophosphoric acid), 질산 및 아세트산과 물(water)을, 예를 들면 대략 20:1:1:2의 비율로 사용하여 40℃의 온도에서 수행될 수 있다. 이와 다르게, 건식 에칭(dry etch)은 예를 들면, Cl2와 BCl3을 1 대 4의 비율로 하여 수행될 수 있다. 삼각형 단면을 갖는 구조물(4)은 1 내지 2㎛ 크기의 직사각형 밑면(11)을 갖고, 정점 영역(12)을 향해 연장되고 서로 대향하는 경사형 사이드 에지(4a, 4b)를 가지며, 수 나노미터의 반경을 갖는 팁(13)을 포함한다. 경사형 측면 에지(4a, 4b) 사이에 대한 대각은 90°미만이고, 전형적으로는 30° 내지 60° 사이의 범위를 갖는다.
다음으로, 도 3b에 도시된 바와 같이, 게이트 유전체(gate dielectric)(5)를 실리콘 질화물로 이루어진 층의 형태를 갖도록 40 내지 200㎚의 두께로 도포한다.
도 3c를 참조하면, 통상적인 CVD 기법을 이용하여 트랜지스터의 채널을 형성하기 위해 사용되는 진성 비결정질 실리콘층(intrinsic amorphous silicon layer)(6)을, 40 내지 200㎚의 두께로 증착한다. 다음에, CVD를 이용하여 n+-도핑된 실리콘층(7)을 40 내지 100㎚의 두께로 도포한다.
다음에, 도 3e에 도시된 바와 같이, CVD 또는 스퍼터링(sputtering)을 이용하여 금속층(8)을 0.25 내지 1㎛의 두께로 도포한다. 이 층(8)을 위한 적절한 재료로는 Al, Al(1%Ti), Cr, Mo 및 Ta가 있다. 이 층(8)은 게이트 영역(4)의 경사형 측면 에지(4a, 4b) 상에서 연장되는 연속층으로서 증착되고, 그 이후의 프로세스는 연속층(8)을 개별 트랜지스터를 위한 소스 및 드레인(8a, 8b)을 형성하는 개별 전극으로 분리하도록 수행된다. 이는 층(8)에 대한 종래의 포토리소그래피 패터닝을 포함하고, 이 패터닝에 의해 소스 및 드레인 전극의 횡방향 범위뿐만 아니라 도 1에 도시된 바와 같은 개별적인 구동 라인(x, y)에 대한 접속부를 정의할 수 있는데, 이 접속부는 또한 이 단계의 일부로서 증착되고 패터닝될 수 있다.
또한, 본 발명에 따르면, 소스 및 드레인 전극(8a, 8b) 사이에, 도 2에 도시된 채널(L)을 개방하는 프로세스를 수행한다. 이는 이하에서 보다 상세하게 설명될 것이다.
도 3f를 참조하면, 포토레지스트(14)를 구조물 상에 스핀 증착한 다음, 예를 들면, 산소 플라즈마(oxygen plasma)를 이용하여 도 3g에 도시된 바와 같이 정점 영역(12)을 노출하도록 에치백(etched back)한다. 따라서, 노출된 정점 영역(12)은 주위의 포토레지스트(14´)를 통과하여 연장되고, 포토레지스트(14´)로부터 솟아있다. 이와 다르게, 도 3f에 도시된 전체 구조물에 UV광을 조사하여 노출된 포토레지스트층(14)을 현상함으로써, 정점 영역 위의 얕은 영역을 제거하여 팁을 노출하지만, 도 3g에 도시된 바와 같이 샘플을 피복하는 포토레지스트의 대부분은 그대로 남아있게 할 수 있다.
그 이후에, 도 3h에 도시된 바와 같이, 정점 영역(12)을 에칭으로 제거하여 층(8, 7)의 노출된 부분 및 층(6)의 일부분을 연속적으로 제거함으로써, 개별적인 소스 및 드레인 전극(8a, 8b)과, 그 사이의 비결정질 실리콘층(6) 내에 채널 영역을 형성한다. 이는 비결정질 Si에 대하여, 예를 들면, 4:1 비율의 HCl&SF6에 의한 건식 에칭을 수행함으로써 이루어질 수 있다.
이 프로세스는 추가적인 광마스크(photomask)의 도포를 필요로 하지 않는 자기 정렬형 에칭 프로세스에 의해 소스 및 드레인 전극(8a, 8b)을 형성할 수 있다는 이점을 갖는다.
다음에, 잔류하는 포토레지스트(14)를 제거하여 도 3h의 TFT 구조물을 생성하는데, 이 구조물은 도 2의 구성에 대응된다.
결과적인 구조물은 도 4의 개략적인 사시도에 도시되어 있는데, 이 도면에서 게이트가 경사형 측면 에지 상에 형성된 소스 및 드레인 영역(8a, 8b)을 구비한 돌출 구조물로서 연장되는 것을 확인할 수 있다.
TFT의 결과적인 채널 길이는 다수의 인자에 의한 함수이다. 이러한 인자들 중에서 가장 중요한 것 중의 하나는 정점 영역 상에서 포토레지스트의 제거된 깊이, 다시 말해 도 3f 및 도 3g의 구성 사이에서 제거된 포토레지스터의 량이다.
설명된 TFT에 대한 여러 변형예는 본 발명의 범주 내에 속한다. 예를 들면, 도 5에 도시된 바와 같이, 게이트 영역(4)은 층(5, 6, 7, 8)을 증착하기 전에 그 팁(13)이 블런트 팁이 되도록 형성될 수 있다. 여기에서, 소위 블런트 팁은 뾰족한 팁과 동일한 방식으로 형성될 것이다. 그러나, 에칭 시간이 감소되어 뾰족한 팁이 생성되지 않는다. 이와 다르게, 선택적 에칭을 수행하여 평평한 상부 영역(15)을 제공함으로써 블런트 팁을 형성할 수 있다. 이는 도 2에 도시된 디바이스에 비해서 채널 길이(L)가 더 길어지게 한다. 또한, 도 2에 도시된 뾰족한 팁에 비해서, 작동 중에 채널 영역(L) 내에 보다 더 균일한 전계가 생성되게 한다.
비결정질 실리콘층(6)은 낮은 이동도(mobility), 예를 들면 0.2㎠/Vs 미만의 이동도를 갖는 것이 유리할 수 있다. “이동도”라는 용어는 TFT 내의 임의의 컨택트 저항의 효과를 배제할 때, TFT의 채널 영역 내의 비결정질 실리콘의 전계 효과 이동도를 지칭하는 것이다. 낮은 이동도를 갖는 채널 영역을 구비하는 것의 이점은 본 명세서에 참조 문서로서 인용된 WO 02/091475에 설명되어 있다. 요약하자면, 이러한 이점은 누설 전류(leakage current)의 감소를 포함한다. 낮은 이동도를 갖는 반도체 재료를 사용하는 것에 의한 스위칭 속도(switching speed)의 감소량은, 본 발명에 의해 달성된 짧은 채널 길이에 의한 증가량을 능가한다.
도 6에 도시된 다른 변형예에서, 게이트를 제공하는 삼각형 단면의 영역은 절연 영역(16)을 피복하는 금속 영역(4´)으로 이루어져 있다. 이것은 도 3a에 도시된 금속층(9) 아래에 절연층(도시하지 않음)이 배치되도록 초기 기저층 구조물을 구성함으로써, 이 구조물을 에칭할 때, 도 6에 도시된 게이트(4´) 아래의 절연층으로부터 영역(16)을 형성함으로써 이루어질 수 있다. 이에 따라서, 도 2 및 도 4에 도시된 디바이스에 비해서 TFT의 게이트와 드레인/소스 간의 기생 용량이 감소될 수 있다.
본 발명에 따른 TFT는 AMLCD 디바이스, 특히 LC-TV 분야에 특별히 적용될 수 있다. 본 발명에 따른 제조 기법은 도 3a에서 게이트 위치를 정의하는 초기 단계만이 포토리소그래피에 의해 수행되어야 하고, 소스, 드레인, 게이트 및 채널의 관계를 정의하는 나머지 단계는 모두 자기 정렬 기법(self-aligning techniques)에 의해 이루어질 수 있다는 이점을 갖는다.
본 발명을 판독함으로써, 당업자라면 다른 변형 및 수정이 명확할 것이다. 이러한 변형 및 수정은 TFT 및 다른 반도체 디바이스를 포함하는 전기 디바이스 및 그 구성 부품의 설계, 제조 및 사용에 있어서 이미 잘 알려져 있으며, 앞서 상술된 특징에 대체하거나 추가하여 사용될 수 있는 등가물 또는 다른 특징부를 포함할 수 있다.

Claims (21)

  1. 박막 트랜지스터(TFT)를 제조하는 방법으로서,
    기판(1) 상의 기저층 구조물(base layer structure)(9)을 에칭하여 정점 영역(apex region)(12)을 향해 연장되는 경사형 측면 에지(inclined side edges)(4a, 4b)를 구비하는 게이트(4)를 형성하는 단계와,
    재료를 증착하여 상기 경사형 측면 에지 및 상기 정점 영역 위에 채널층(6)을 형성하는 단계와,
    상기 채널층 위에 도전 재료(8)를 증착하여 상기 정점 영역 및 상기 측면 에지를 피복하는 단계와,
    상기 도전 재료(8) 상에 마스킹 재료(14)의 층을 도포하여, 상기 정점 영역 내의 상기 도전 재료가 상기 마스킹 재료를 통과하여 돌출되고, 솟아있게 하는 단계와,
    상기 정점 영역에서 상기 마스킹 재료를 통해 돌출된 상기 도전 재료를 선택적으로 에칭하여 상기 경사형 에지를 피복하는 별도의 소스 및 드레인 영역(8a, 8b)을 제공하는 단계
    를 포함하는 TFT의 제조 방법.
  2. 제 1 항에 있어서,
    상기 정점 영역을 피복하도록 상기 마스킹 재료(14)를 도포한 다음, 상기 마스킹 재료를 선택적으로 제거하여 상기 정점 영역(12) 내의 상기 도전 재료(8)가 상기 마스킹 재료를 통해 돌출되고 솟아있게 하는 단계를 포함하는 TFT의 제조 방법.
  3. 제 2 항에 있어서,
    상기 마스킹 재료는 포토레지스트(photo resist)(14)를 포함하고,
    상기 기판을 스핀 처리(spinning)하여 상기 도전 재료를 상기 포토레지스트로 피복하는 단계
    를 포함하는 TFT의 제조 방법.
  4. 제 3 항에 있어서,
    상기 포토레지스트(14)를 선택적으로 에칭하여 상기 정점 영역(12)을 노출시키는 단계를 포함하는 TFT의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기저층 구조물(9)의 상기 에칭 단계는, 상기 정점 영역 내에 수 나노미터 단위의 반경을 갖는 팁(tip)(13)을 형성하도록 수행되는 TFT의 제조 방법.
  6. TFT를 제조하는 방법으로서,
    기판 상의 기저층 구조물(9)을 에칭하여 수 나노미터 단위의 반경을 갖는 팁(13)을 포함하는 정점 영역(12)을 향해 연장되는 경사형 측면 에지(4a, 4b)를 구비한 기저 영역(4)을 형성하는 단계와,
    재료를 증착하여 정점 영역 및 상기 경사형 측면 에지 상에 채널층(6)을 형성하는 단계와,
    상기 채널층 위에 도전 재료(8)를 증착하는 단계와,
    상기 정점 영역 내의 상기 도전 재료를 선택적으로 에칭하여 상기 경사형 에지를 피복하는 별도의 소스 및 드레인 영역(8a, 8b)을 제공하는 단계와,
    상기 기저 영역 내에 게이트(4)를 제공하는 단계
    를 포함하는 TFT의 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 채널층을 증착하기 전에 상기 팁(13)을 제거하는 단계를 포함하는 TFT의 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 게이트 위에 전기적 절연층(5)을 증착하는 단계와,
    상기 절연층 위에 상기 채널층(6)을 증착하는 단계를 포함하는 TFT의 제조 방법.
  9. 제 8 항에 있어서,
    상기 채널층 위에 도핑된 반도체층(doped semiconductor layer)(7)을 증착하는 단계와,
    상기 도핑된 반도체층 위에 상기 도전 재료를 하나의 층으로서 증착하는 단계를 포함하는 TFT의 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 측면 에지가 90°미만의 경사를 갖도록 상기 기저층 구조물(9)의 상기 에칭 단계를 수행하는 단계를 포함하는 TFT의 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 기저층 구조물의 상기 에칭 단계는,
    상기 기저층 구조물의 영역을 마스킹하는 단계와,
    상기 마스킹된 영역 내에서 상기 기저층 구조물로부터의 돌출 구조물(ridge structure)이 형성되도록 상기 기저층 구조물을 에칭하는 단계
    를 포함하는 TFT의 제조 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 기저층 구조물은 절연 재료층을 피복하는 도전 재료층을 포함하고,
    상기 기저층 구조물의 상기 에칭 단계는 상기 기저층 구조물로부터 돌출 구조물을 형성하도록 수행되는 TFT의 제조 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 방법에 의해 제조되는 TFT.
  14. 제 13 항에 기재된 TFT를 포함하는 디바이스.
  15. 제 1 항 내지 제 13 항 중 어느 한 항에 기재된 방법에 의해 제조된 복수의 TFT를 포함하는 AMLCD.
  16. TFT로서,
    기판(1)과,
    상기 기판을 피복하고, 서로에 대해 경사를 갖는 측면 에지(4a, 4b)를 구비하는 게이트(4)와,
    상기 게이트(4)를 피복하는 채널 영역과,
    제각기 상기 측면 에지를 피복하는 소스 및 드레인 영역(8a, 8b)
    을 포함하고,
    상기 게이트는 수 나노미터의 반경을 갖는 상기 측면 에지들 사이의 정점 영역(12) 내에 팁(13)을 형성하는 단계를 포함하는 에칭 프로세스를 이용하여 상기 기판 상에 형성되는
    TFT.
  17. 제 16 항에 있어서,
    상기 팁(13)은 상기 채널 영역을 도포하기 전에 제거되는 TFT.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 게이트는 절연 재료층(5)에 의해 피복되고,
    상기 채널 영역(6)은 상기 절연 재료를 피복하며,
    도핑된 반도체 재료층(7)은 상기 채널 영역을 피복하고,
    상기 소스 및 드레인 영역을 형성하는 도전 재료층(8)은 상기 도핑된 반도체 재료를 피복하는
    TFT.
  19. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 채널 영역(6)은 진성 비결정질 실리콘(intrinsic amorphous silicon)을 포함하는 TFT.
  20. 제 18 항에 있어서,
    상기 절연층(5)은 실리콘 질화물을 포함하는 TFT.
  21. 제 18 항에 있어서,
    상기 도핑된 반도체 재료(7)는 n-도핑된 실리콘을 포함하는 TFT.
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