KR20120028271A - 반도체 장치의 제작 방법 - Google Patents
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Abstract
본 발명은 산화물 반도체를 사용한 트랜지스터를 사용하고, 고속 동작이 가능하고, 신뢰성도 높은 반도체 장치를 수율 좋게 제작하는 방법을 제공하는 것을 목적으로 한다.
절연막 위에 마스크를 형성하고, 상기 마스크를 미세화한다. 미세화된 마스크를 사용하여 볼록부를 갖는 절연층을 형성하고, 이것을 사용하여 미세한 채널 길이(L)를 갖는 트랜지스터를 형성한다. 또한, 트랜지스터를 제작할 때에, 미세화된 볼록부의 상면과 중첩되는 게이트 절연막의 표면에 평탄화 처리를 행한다. 이로써, 트랜지스터의 고속화를 달성하면서 신뢰성을 향상시킬 수 있다. 또한, 절연막을 볼록부를 갖는 형상으로 함으로써 자기 정합적으로 소스 전극 및 드레인 전극을 형성할 수 있고, 제조 공정의 간략화, 또는 생산성을 향상시킬 수 있다.
절연막 위에 마스크를 형성하고, 상기 마스크를 미세화한다. 미세화된 마스크를 사용하여 볼록부를 갖는 절연층을 형성하고, 이것을 사용하여 미세한 채널 길이(L)를 갖는 트랜지스터를 형성한다. 또한, 트랜지스터를 제작할 때에, 미세화된 볼록부의 상면과 중첩되는 게이트 절연막의 표면에 평탄화 처리를 행한다. 이로써, 트랜지스터의 고속화를 달성하면서 신뢰성을 향상시킬 수 있다. 또한, 절연막을 볼록부를 갖는 형상으로 함으로써 자기 정합적으로 소스 전극 및 드레인 전극을 형성할 수 있고, 제조 공정의 간략화, 또는 생산성을 향상시킬 수 있다.
Description
발명의 기술 분야는 반도체 장치의 제작 방법에 관한 것이다. 여기서, 반도체 장치란 반도체 특성을 이용함으로써 기능하는 소자 및 장치 전반을 가리킨다.
박막 트랜지스터에 적용할 수 있는 반도체 특성을 나타내는 재료로서 금속 산화물이 주목받고 있고, 이러한 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역으로 하는 박막 트랜지스터가 알려져 있다(예를 들어, 특허문헌 1 및 특허문헌 2 참조).
또한, 반도체 장치의 고성능화에 따르고, 트랜지스터의 고속 동작이 요구되고 있다. 예를 들어, 트랜지스터의 채널 길이를 짧게 함으로써, 고속화를 달성하는 기술이 보고되어 있다(예를 들어, 특허문헌 3 참조).
본 발명의 일 형태에서는, 산화물 반도체를 사용한 트랜지스터를 사용하고, 고속 동작이 가능하며, 신뢰성도 높은 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또한, 상기 반도체 장치를 수율 좋게 제작하는 방법을 제공하는 것을 목적의 하나로 한다.
개시하는 발명의 일 형태는, 절연막 위에 마스크를 형성하고, 상기 마스크를 미세화한다. 미세화된 마스크를 사용하여 볼록부를 갖는 절연막을 형성하고, 이것을 사용하여, 미세한 채널 길이를 갖는 트랜지스터를 형성한다.
또한, 개시하는 발명의 일 형태는, 산화물 반도체막과 접하는 적어도 볼록부 상면에 형성된 게이트 절연막에 평탄화 처리를 행한다.
또한, 개시하는 발명의 일 형태는, 절연막을 볼록부를 갖는 형상으로 하고, 볼록부를 덮도록 형성한 도전층에 대하여 평탄화 처리를 행함으로써, 볼록부의 좌우로 자기 정합적으로 소스 전극 및 드레인 전극을 형성한다.
개시하는 발명의 일 형태는, 제 1 절연막 위에 도전막을 형성하고, 도전막 위에 제 1 마스크를 형성하고, 제 1 마스크에 플라즈마 처리에 의한 슬리밍(slimming) 처리를 행하여 제 2 마스크를 형성하고, 제 2 마스크를 사용하여 제 1 절연막 및 도전막을 에칭 처리함으로써, 볼록부를 갖는 제 2 절연막 및 제 2 절연막의 볼록부 상면에 형성된 게이트 전극을 형성하고, 제 2 절연막 및 게이트 전극 위에 게이트 전극을 덮도록 게이트 절연막을 형성하고, 제 2 절연막의 볼록부 상면과 중첩되는 게이트 절연막의 표면에 평탄화 처리를 행한 후, 게이트 절연막 위에 산화물 반도체막을 형성하고, 제 2 절연막의 볼록부 상면과 중첩되지 않도록, 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 반도체 장치의 제작 방법이다.
또한, 개시하는 발명의 일 형태는, 제 1 절연막 위에 도전막을 형성하고, 도전막 위에 제 1 마스크를 형성하고, 제 1 마스크에 플라즈마 처리에 의한 슬리밍 처리를 행하여 제 2 마스크를 형성하고, 제 2 마스크를 사용하여 제 1 절연막 및 도전막을 에칭 처리함으로써, 볼록부를 갖는 제 2 절연막 및 제 2 절연막의 볼록부 상면에 형성된 게이트 전극을 형성하고, 제 2 절연막 및 게이트 전극 위에 게이트 전극을 덮도록 게이트 절연막을 형성하고, 제 2 절연막의 볼록부 상면과 중첩되지 않도록, 게이트 절연막 위에 소스 전극 및 드레인 전극을 형성하고, 제 2 절연막의 볼록부 상면과 중첩되는 게이트 절연막의 표면에 평탄화 처리를 행하고, 소스 전극 및 드레인 전극을 덮도록, 게이트 절연막 위에 산화물 반도체막을 형성하는 반도체 장치의 제작 방법이다.
또한, 상술한 플라즈마 처리는, 애싱(ashing) 처리를 사용할 수 있다.
또한, 상술한 평탄화 처리는, 화학적 기계 연마 처리와 플라즈마 처리의 적어도 한쪽을 사용할 수 있다.
또한, 상술한 소스 전극 및 드레인 전극의 형성 방법은, 에칭 처리와 화학적 기계 연마 처리의 적어도 한쪽을 사용할 수 있다.
개시하는 발명의 일 형태에서는, 산화물 반도체막을 사용한 트랜지스터의 채널 길이를 미세화할 수 있다. 이로써, 트랜지스터의 동작 고속화가 가능하게 된다.
또한, 개시하는 발명의 일 형태에서는, 평탄화된 게이트 절연막 위에 산화물 반도체막의 채널 영역을 형성한다. 이로써, 트랜지스터의 고속화를 달성할 수 있다.
또한, 개시하는 발명의 일 형태에서는, 볼록 형상의 절연막을 사용함으로써 자기 정합적으로 소스 전극 및 드레인 전극을 형성한다. 따라서, 소스 전극 및 드레인 전극을 형성할 때에 얼라인먼트의 불량이 없고, 채널 길이를 미세화할 수 있다. 이로써, 신뢰성이 높은 반도체 장치를 제작할 수 있고, 제조 수율 및 생산성을 향상시킬 수 있다.
도 1은 반도체 장치의 구성예를 도시하는 평면도 및 단면도.
도 2는 반도체 장치의 제작 공정을 도시하는 단면도.
도 3은 반도체 장치의 제작 공정을 도시하는 단면도.
도 4는 반도체 장치의 구성예를 도시하는 단면도.
도 5는 반도체 장치의 구성예를 도시하는 평면도 및 단면도.
도 6은 반도체 장치의 제작 공정을 도시하는 단면도.
도 7은 반도체 장치의 구성예를 도시하는 단면도.
도 8은 반도체 장치의 단면도 및 평면도.
도 9는 반도체 장치의 단면도.
도 10은 반도체 장치의 단면도, 평면도 및 회로도.
도 11은 전자 기기를 도시하는 도면.
도 12는 반도체 장치의 제작 공정을 도시하는 단면도.
도 2는 반도체 장치의 제작 공정을 도시하는 단면도.
도 3은 반도체 장치의 제작 공정을 도시하는 단면도.
도 4는 반도체 장치의 구성예를 도시하는 단면도.
도 5는 반도체 장치의 구성예를 도시하는 평면도 및 단면도.
도 6은 반도체 장치의 제작 공정을 도시하는 단면도.
도 7은 반도체 장치의 구성예를 도시하는 단면도.
도 8은 반도체 장치의 단면도 및 평면도.
도 9는 반도체 장치의 단면도.
도 10은 반도체 장치의 단면도, 평면도 및 회로도.
도 11은 전자 기기를 도시하는 도면.
도 12는 반도체 장치의 제작 공정을 도시하는 단면도.
본 발명의 실시형태의 일 예에 대해서 도면을 사용하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 제시하는 실시형태의 기재 내용에 한정하여 해석되지 않는다.
또한, 도면 등에 있어서 도시하는 각 구성의 위치, 크기, 범위 등은 이해하기 쉽게 하기 위하여, 실제 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
또한, 본 명세서에 있어서의 「제1」, 「제2」, 「제3」 등의 서수사는, 구성 요소의 혼동을 피하기 위해서 붙인 것이며, 수적으로 한정하는 것이 아님을 부기한다.
본 명세서에 있어서, 자승 평균 평방근(RMS: Root Mean Square) 거칠기란, 단면 곡선에 대한 RMS 거칠기를 측정면에 대하여 적용할 수 있도록 3차원으로 확장한 것이다. 기준면으로부터 지정면까지의 편차의 제곱을 평균한 값의 평방근으로 표현되고, 하기 수학식으로 계산된다.
[수학식 1]
여기서, 측정면이란, 모든 측정 데이터가 나타내는 면이고, 하기 수학식으로 나타낸다.
[수학식 2]
또한, 지정면이란, 거칠기 계측의 대상이 되는 면이고, 좌표(X1, Y1)(X1, Y2)(X2, Y1)(X2, Y2)로 나타내는 4점에 의해 둘러싸인 직사각형 영역으로 하고, 지정면이 이상적으로 평탄하다고 하였을 때의 면적을 S0으로 한다. 또한, S0는 하기 수학식으로 계산된다.
[수학식 3]
또한, 기준면이란, 지정면의 평균 높이에서의 XY평면과 평행한 면을 말한다.즉, 지정면의 높이의 평균값을 Z0라고 할 때, 기준면의 높이도 Z0으로 나타내어진다. 또한, Z0는 하기 수학식으로 산출된다.
[수학식 4]
또한, 본 명세서에 있어서, 자승 평균 평방근(RMS) 거칠기는, 원자간력 현미경(AFM; Atomic Force Microscope)을 사용하여 얻어지는 AFM상으로부터, 10nm×10nm의 영역, 바람직하게는 100nm×100nm의 영역, 보다 바람직하게는 1㎛×1㎛의 영역에서 산출되는 것이다.
(실시형태 1)
본 실시형태에서는, 반도체 장치의 제작 방법의 일 예에 대해서 도 1 내지 도 4를 참조해서 설명한다.
도 1a, 도 1b 및 도 1c에 반도체 장치의 구성의 일 예인 트랜지스터(400)를 도시한다. 도 1a는 트랜지스터(400)의 상면도이다. 도 1a의 A-B선에 대응하는 단면도를 도 1b에 도시한다. 도 1a의 C-D선에 대응하는 단면도를 도 1c에 도시한다. 도 1b에 도시하는 트랜지스터(400)는, 기판(500) 위에 볼록부를 갖는 절연막(101)과, 절연막(101)의 볼록부 상면에 형성된 게이트 전극(111)과, 게이트 전극(111)을 덮도록 형성된 게이트 절연막(120)과, 게이트 절연막(120) 위에 형성된 산화물 반도체막(140)과, 소스 전극 또는 드레인 전극(130a)과, 소스 전극 또는 드레인 전극(130b)을 갖는다.
도 1에 도시하는 트랜지스터(400)에 있어서, 산화물 반도체막(140)은 수소 등의 불순물이 충분히 제거됨으로써, 또는 충분한 산소가 공급됨으로써, 고순도화된 것이 바람직하다. 구체적으로는, 예를 들어, 산화물 반도체막(140)의 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하로 한다. 또한, 상술한 산화물 반도체막(140) 중의 수소 농도는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되어서 고순도화되고, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체막(140)에서는, 캐리어 농도가 1×1012/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 보다 바람직하게는 1.45×1010/㎤ 미만이 된다. 예를 들어, 실온(25℃)에서의 오프 전류(여기서는, 단위 채널폭(1㎛)당의 값)는 100zA(1zA(젭토암페어)은 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써, 상당히 우수한 오프 전류 특성의 트랜지스터(400)를 얻을 수 있다.
또한, 산화물 반도체막(140)은, 알칼리 금속 및 알칼리 토금속 등의 불순물이 충분히 제거된 것이 바람직하다. 예를 들어, 산화물 반도체막(140)의 나트륨 농도는 5×1016atoms/㎤ 이하, 바람직하게는 1×1016atoms/㎤ 이하, 더욱 바람직하게는 1×1015atoms/㎤ 이하이며, 리튬 농도는 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하이며, 칼륨 농도는 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하로 한다. 또한, 상술한 산화물 반도체막(140) 중의 나트륨 농도, 리튬 농도 및 칼륨 농도는, 각각 2차 이온 질량 분석법(SIMS)으로 측정된 것이다.
산화물 반도체는 불순물에 대하여 둔감해서, 막 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저가의 소다 석회 유리도 사용할 수 있다고 되어 있다(카미야, 노무라, 호소노, 「비결정질 산화물 반도체의 물성과 디바이스 개발 현상」, 고체 물리, 2009년 9월호, Vol. 44, pp. 621-633). 그러나 이것은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에 불순물이다. 알칼리 토금속도, 산화물 반도체를 구성하는 원소가 아닐 경우에 불순물이 된다. 특히, 알칼리 금속 중 나트륨(Na)은, 산화물 반도체막에 접하는 절연막이 산화물일 경우, 상기 절연막 내에 확산해서 Na+가 된다. 또한, Na는, 산화물 반도체막 내에서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단한다, 또는, 그 결합 중에 끼어든다. 그 결과, 예를 들어, 임계값 전압이 마이너스 방향으로 시프트함에 따른 노멀리온화, 이동도 저하 등의 트랜지스터 특성의 열화가 일어나고, 더욱이, 특성의 편차도 생긴다. 이 불순물에 의해 초래되는 트랜지스터 특성의 열화와 특성의 편차는, 산화물 반도체막 중의 수소의 농도가 충분히 낮을 경우에 현저하게 나타난다. 따라서, 산화물 반도체막 중의 수소의 농도가 5×1019atoms/㎤ 이하, 특히 5×1018atoms/㎤ 이하인 경우에는, 알칼리 금속의 농도를 저감하는 것이 바람직하다.
또한, 도 1의 트랜지스터(400)에서는 산화물 반도체막(140)을 섬 형상으로 가공하지 않고 사용한다. 산화물 반도체막(140)을 섬 형상으로 가공하지 않고 사용함으로써, 가공시의 에칭 처리에 의한 산화물 반도체막(140)의 오염을 방지할 수 있다. 다만, 미세화에 기인하여 소자 간에 생기는 누설을 억제하기 때문에, 섬 형상으로 가공된 산화물 반도체막(140)을 사용하여도 좋다.
이하에, 트랜지스터(400)의 제작 방법을 나타낸다.
우선, 기판(500) 위에 절연막(100)을 형성하고, 절연막(100) 위에 도전막(110)을 형성한다(도 2a 참조).
기판(500)으로서 사용하는 수 있는 것에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜 수 있는 정도의 내열성을 갖는 것이 필요하다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 기판을 사용할 수 있다. 또한, 절연 표면을 가지면, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있고, 또한, 이들 기판 위에 반도체 소자가 형성되어 있는 것을 사용하여도 좋다. 또한, 기판(500) 위에는 하지막이 형성되어 있어도 좋다.
절연막(100)은, PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화갈륨 등의 무기 절연 재료를 사용하여 형성할 수 있다. 본 실시형태에서는, PVD법으로 산화 실리콘을 사용하고, 100nm 이상 500nm 이하의 절연막(100)을 형성한다.
도전막(110)은, 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전막(110)의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용하여도 좋다.
도전막(110)은 단층 구조라도 좋고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 본 실시형태에서는, 도전막(110)은 PVD법으로 텅스텐을 사용하고, 50nm 이상 200nm 이하의 단층 구조로 한다.
절연막(100)은 무기 절연 재료를 사용하여 형성되고, 이러한 재료 위에 마스크를 형성하면, 마스크가 쓰러져서 미세한 볼록부의 형성이 어렵게 될 우려가 있다. 그러나, 절연막(100) 위에 도전막(110)을 형성하면, 마스크를 안정적으로 형성할 수 있기 때문에, 미세한 볼록부를 갖는 절연막(101)을 형성할 수 있다. 따라서, 미세한 볼록부를 갖는 절연막(101)에 의해, 미세한 채널 길이(L)를 갖는 트랜지스터를 형성할 수 있다. 즉, 절연막(100) 위에 도전막(110)을 형성함으로써, 나중에 행하는 절연막(100) 및 도전막(110)의 미세한 가공이 가능하게 된다.
다음에, 도전막(110) 위에 마스크(200)를 형성한다(도 2b 참조).
마스크(200)는, 포토 레지스트 등의 감광성을 갖는 재료를 사용하고, 포토리소그래피법 등에 의해 형성할 수 있다. 마스크(200) 형성시의 노광에는, 파장이 수nm 이상 수십nm 이하로 짧은 초자외선(Extreme Ultraviolet)을 사용하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 미세한 패턴을 갖는 마스크(200)를 형성할 수 있다.
또한, 충분히 미세한 패턴의 마스크(200)를 형성할 수 있는 것이면, 잉크젯법 등의 다른 방법을 사용하여 마스크(200)를 형성하여도 좋다. 이 경우에는, 마스크(200)의 재료로서, 포토 레지스트 등의 감광성을 갖는 재료를 사용할 필요는 없다. 본 실시형태에서는 마스크(200)를 스테퍼 방식을 사용하여 형성한다.
다음에, 마스크(200)에 플라즈마 처리에 의한 슬리밍을 행하고, 보다 선폭이 가는 마스크(210)를 형성한다(도 2c 참조). 또, 슬리밍이란, 마스크의 치수를 축소시키는 것이다.
플라즈마 처리에 의한 슬리밍에는, 예를 들어, 라디컬 상태의 산소(산소 라디컬) 등을 사용하는 애싱 처리를 적용할 수 있다. 다만, 슬리밍은 마스크(200)를 보다 미세한 패턴으로 가공할 수 있는 처리이면, 상술한 애싱 처리에 한정할 필요는 없다.
트랜지스터(400)의 채널 길이(L)는, 마스크(210)를 사용하여 형성되는 게이트 전극의 폭에 의해 결정된다. 즉, 슬리밍에 의해 형성되는 마스크(210)의 채널 길이 방향(캐리어가 흐르는 방향)의 폭에 의해 결정된다. 따라서, 상기 슬리밍으로서는, 제어성이 좋은 처리를 적용하는 것이 바람직하다.
상술한 슬리밍은, 예를 들어, 압력 3.0Pa, 산소(산소 유량 비율 100%) 분위기하에서 행할 수 있다. 이 조건으로, 마스크(200)를 노광 장치의 최소 가공 치수(해상 한계)보다 미세하게 형성할 수 있고, 예를 들어, 해상 한계의 1/2 이하, 바람직하게는 1/3 이하의 선 폭으로 미세화할 수 있다. 예를 들어, 선 폭은 20nm 이상 2000nm(2㎛) 이하, 바람직하게는 20nm 이상 350nm 이하로 할 수 있다. 이로써, 트랜지스터의 채널 길이(L)의 미세화를 더욱더 달성할 수 있다.
다음에, 마스크(210)를 사용하여, 절연막(100) 및 도전막(110)을 가공하고, 볼록부를 갖는 절연막(101) 및 절연막(101)의 볼록부 상면에 형성된 게이트 전극(111)을 형성한다(도 2d 참조).
절연막(101)은, 볼록부 형상만으로 가공하여도 좋고, 도 2d에 도시하는 바와 같이 볼록부 이외에도 기판(500) 위에 퍼지는 형상으로 가공하여도 좋다. 그러나, 절연막(101)을 볼록부 형상만으로 하면, 볼록부가 쓰러져버려, 미세한 볼록부를 유지하는 것이 어렵게 되는 경우가 있다. 따라서, 볼록부를 유지하기 위해서, 절연막(101)은 볼록부 이외에도 기판(500) 위에 퍼지는 형상으로 가공하는 것이 바람직하다.
절연막(100) 및 도전막(110)으로부터 절연막(101) 및 게이트 전극(111)을 가공하는 방법으로서는, 예를 들어, 에칭 처리를 사용할 수 있다. 에칭 처리로서는, 드라이 에칭 처리, 웨트 에칭 처리 중 어느 쪽을 적용하여도 좋지만, 미세화하기 위해서는, 제어성이 좋은 드라이 에칭 처리를 사용하는 것이 적합하다.
본 실시형태에서는, 절연막(100) 및 도전막(110)으로부터 절연막(101) 및 게이트 전극(111)을 가공하기 위해서, 도전막(110)에 에칭 처리를 행한 후에, 절연막(100)에 에칭 처리를 행한다. 도전막(110)의 에칭 처리는, 예를 들어, 압력 1.5Pa, 사불화탄소(CF4)와 염소(Cl2)와 산소(O2)의 혼합 가스(유량비 5:5:2) 분위기하에서 드라이 에칭 처리를 행하면 좋다. 또한, 절연막(100)의 에칭 처리로서는, 예를 들어, 압력 5.5Pa, 삼불화메탄(CHF3)과 헬륨(He)의 혼합 가스(유량비 1:20) 분위기하에서 드라이 에칭 처리를 행하면 좋다.
또한, 형성되는 절연막(101)의 볼록부 및 게이트 전극(111)의 단부가 테이퍼 형상이 되도록 행하여도 좋다. 테이퍼 각은, 예를 들어, 60°이상 80°이하로 할 수 있다.
상술한 바와 같이 형성된 게이트 전극(111)에 의해, 트랜지스터의 채널 길이(L)가 결정된다. 게이트 전극(111)의 상면에서 본 크기는 마스크(210)와 같은 정도이기 때문에, 트랜지스터의 채널 길이(L)는 20nm 이상 2000nm(2㎛) 미만, 바람직하게는 20nm 이상 350nm 이하가 된다.
다음에, 절연막(101) 및 게이트 전극(111) 위에 게이트 전극(111)을 덮도록 게이트 절연막(120)을 형성한다(도 2e 참조).
게이트 절연막(120)은, CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연막(120)은, 산화실리콘, 질화실리콘, 산질화실리콘, 산화알루미늄, 산화갈륨, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSix0yNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlx0yNz(x>0, y>0, z>0)) 등을 포함하도록 형성하는 것이 적합하다. 게이트 절연막(120)은, 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해서 얇게 하는 것이 바람직하다. 예를 들어, 산화실리콘을 사용하는 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상기한 바와 같이, 게이트 절연막(120)을 얇게 하면, 터널 효과 등에 기인하는 게이트 누설이 문제가 된다. 게이트 누설의 문제를 해소하기 위해서는, 게이트 절연막(120)에 산화하프늄, 산화탄탈, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlx0yNz(x>0, y>0, z>0)) 등의 고유전율(high-k) 재료를 사용하면 좋다. high-k 재료를 게이트 절연막(120)에 사용함으로써 전기적 특성을 확보하면서, 게이트 누설을 억제하기 위해서 막 두께를 두껍게 할 수 있기 때문이다. 예를 들어, 산화하프늄은 비유전율이 15 정도이며, 산화실리콘의 비유전율이 3 내지 4인 것과 비교해서 매우 큰 값을 나타내기 때문에, 게이트 절연막의 재료로서 바람직하다. 또한, high-k 재료를 포함하는 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중의 어느 하나를 포함하는 막의 적층 구조로 하여도 좋다.
다음에, 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 영역(영역(300))의 표면에 평탄화 처리를 행한다(도 3a 참조).
평탄화 처리로서는, 플라즈마 처리 등을 사용할 수 있다. 다만, 플라즈마 처리를 행할 때는, 게이트 절연막(120)이 없어지지 않는 조건으로 행하는 것이 바람직하다. 예를 들어, 게이트 절연막(120)의 막 두께를 100nm 정도로 하여 헬륨, 아르곤, 크립톤, 네온 등의 희가스 분위기하에서 행하면 좋다. 또한, 평탄화 처리 방법 및 조건 등은 적절히 선택하면 좋다. 또한, 평탄화 처리로서 플라즈마 처리를 행할 경우, 플라즈마 처리는, 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 영역(300)뿐만 아니라, 그 이외의 게이트 절연막(120)을 포함하여 행하여도 좋다.
다음에, 게이트 절연막(120) 위에 산화물 반도체막(140)을 형성하고, 산화물 반도체막(140) 위에 도전막(129)을 형성한다(도 3b 참조).
산화물 반도체막(140)은, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, 1n-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다. 또한, 여기서, 예를 들어, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 갖는 산화물을 의미하며, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
그 중에서도, In-Ga-Zn계의 산화물 반도체 재료는, 무전계시의 저항이 충분히 높게 오프 전류를 충분히 작게 할 수 있고, 또한, 전계 효과 이동도도 높기 때문에, 반도체 장치에 사용하는 반도체 재료로서는 적합하다.
In-Ga-Zn계의 산화물 반도체 재료의 대표예로서는, InGaO3(ZnO)m(m>0)으로 표기되는 것이 있다. 또한, Ga 대신에 M의 표기를 사용하고, InMO3(ZnO)m(m>0)과 같이 표기되는 산화물 반도체 재료가 있다. 여기서, M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서는 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등을 적용할 수 있다. 또한, 상술한 조성은 결정 구조로부터 도출되는 것으로, 어디까지나 일 예에 지나지 않음을 부기한다.
산화물 반도체막(140)을 스퍼터링법으로 제작하기 위한 타깃으로서는, 산소를 제외한 원소가 In:Ga:Zn=1:x:y(x는 0 이상, y는 0.5 이상 5 이하)의 원자비로 나타내는 것을 사용하는 것이 적합하다. 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[mol수 비]의 조성비를 갖는 타깃 등을 사용할 수 있다. 또한, In2O3:Ga2O3:ZnO=1:1:1[mol수 비]의 조성비를 갖는 타깃이나, In2O3:Ga2O3:ZnO=1:1:4[mol수 비]의 조성비를 갖는 타깃이나, In2O3:ZnO=1:2[mol수 비]의 조성비를 갖는 타깃을 사용할 수도 있다.
본 실시형태에서는, 비정질 구조의 산화물 반도체막(140)을, In-Ga-Zn-O계의 산화물 반도체막 성막용 타깃을 사용한 스퍼터링법으로 형성하는 것으로 한다. 또한, 그 막 두께는, 1nm 이상 100nm 이하, 바람직하게는 2nm 이상 50nm 이하, 보다 바람직하게는 3nm 이상 30nm 이하로 한다. 개시하는 발명에 관한 구성을 채용함으로써, 이러한 두께의 산화물 반도체막(140)을 사용하는 경우라도, 미세화에 따른 단채널 효과를 억제할 수 있다. 다만, 적용하는 산화물 반도체 재료나, 반도체 장치의 용도 등에 의해 적절한 두께는 상이하기 때문에, 그 두께는 사용하는 재료나 용도 등에 따라서 선택할 수도 있다.
산화물 반도체막 성막용 타깃 중 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상이다. 상대 밀도가 높은 산화물 반도체막 성막용 타깃을 사용함으로써, 치밀한 구조의 산화물 반도체막(140)을 형성할 수 있다.
산화물 반도체막(140)의 형성 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기로 하는 것이 적합하다. 구체적으로는, 예를 들어, 수소, 물, 수산기, 수소화물 등의 불순물이 1ppm 이하(바람직하게는 10ppb 이하)까지 제거된 고순도 가스 분위기를 사용하는 것이 적합하다.
산화물 반도체막(140)을 형성할 때에는, 예를 들어, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 기판 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 기판을 가열한다. 또는, 산화물 반도체막(140)의 형성시 기판의 온도는, 실온(15℃ 이상 35℃ 이하)으로 하여도 좋다. 그리고, 처리실 내의 수분을 제거하면서, 수소나 물 등이 제거된 스퍼터 가스를 도입하고, 상기 타깃을 사용하여 산화물 반도체막(140)을 형성한다. 기판을 가열하면서 산화물 반도체막(140)을 형성함으로써, 산화물 반도체막(140)에 포함되는 불순물을 저감할 수 있다. 또한, 스퍼터링에 의한 손상을 저감할 수 있다. 처리실 내의 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오(cryo) 펌프, 이온 펌프, 티타늄 서블리메이션(sublimation) 펌프 등을 사용할 수 있다. 또한, 터보 펌프에 콜드 트랩을 설치한 것을 사용하여도 좋다. 크라이오 펌프 등을 사용하여 배기함으로써, 성막실로부터 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등을 배기할 수 있기 때문에, 산화물 반도체막 내의 불순물 농도를 저감할 수 있다.
산화물 반도체막(140)의 성막 조건으로서는, 예를 들어, 기판과 타깃 사이의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소 100%) 분위기, 또는 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기라는 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막시에 발생하는 분상 물질(파티클, 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
또한, 산화물 반도체막(140)을 스퍼터링법으로 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여, 형성 표면(예를 들어, 게이트 절연막(120)의 표면)의 부착물을 제거하여도 좋다. 여기서, 역스퍼터링이란, 일반적인 스퍼터링에서는 스퍼터링 타깃에 이온을 충돌시키지만, 반대로 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기하에서 처리 표면 측에 고주파 전압을 인가하여, 기판 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등의 분위기를 적용하여도 좋다.
산화물 반도체막(140)를 형성한 후에는 열처리(제 1 열처리)를 행하는 것이 바람직하다. 상기 제 1 열처리에 의해 산화물 반도체막(140) 내의 과잉 수소(물이나 수산기를 포함한다)을 제거할 수 있다. 제 1 열처리의 온도는, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 변형점 미만으로 한다.
열처리는, 예를 들어, 저항 발열체 등을 사용한 전기로에 기판을 도입하고, 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 그 동안, 산화물 반도체막(140)은 대기에 노출시키지 않고 물이나 수소 혼입이 생기지 않도록 한다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해, 기판을 가열하는 장치를 사용하여도 좋다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 기판을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 열처리하는 장치이다. 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은, 열처리로 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 제 1 열처리로서, 가열된 불활성 가스 분위기 내에 기판을 투입하고, 몇 분 동안 가열한 후, 상기 불활성 가스 분위기로부터 기판을 꺼내는 GRTA 처리를 행하여도 좋다. GRTA 처리를 사용하면 짧은 시간에서의 고온 열처리가 가능하게 된다. 또한, 기판의 내열 온도를 초과하는 온도 조건이라도 적용할 수 있게 된다. 또한, 처리 중에 불활성 가스를 산소를 포함하는 가스에 바꾸어도 좋다. 산소를 포함하는 분위기에서 제 1 열처리를 행함으로써, 산소 결손에 기인하는 에너지 갭 내의 결함 준위를 저감할 수 있기 때문이다.
또한, 불활성 가스 분위기로서는 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
여하간, 제 1 열처리에 의해 불순물을 저감하고, i형(진성 반도체) 또는 i형에 극히 가까운 산화물 반도체막(140)을 형성함으로써, 매우 우수한 특성을 갖는 트랜지스터를 실현할 수 있다.
그런데, 상술한 열처리(제 1 열처리)에는 수소나 물 등을 제거하는 효과가 있기 때문에, 상기 열처리를 탈수화 처리나, 탈수소화 처리 등이라고 부를 수도 있다. 상기 탈수화 처리나 탈수소화 처리는 산화물 반도체막(140)을 형성한 후라면, 예를 들어, 나중의 소스 전극 또는 드레인 전극(130a) 또는 소스 전극 또는 드레인 전극(130b)을 형성한 후에 행할 수도 있다. 또한, 이러한 탈수화 처리, 탈수소화 처리는 한 번에 한정되지 않고 복수회 행하여도 좋다.
산화물 반도체막(140)을 형성한 후에는, 상기 산화물 반도체막(140)을 섬 형상의 산화물 반도체막으로 가공하여도 좋다. 섬 형상의 산화물 반도체막의 가공은, 예를 들어, 에칭 처리로 행할 수 있다. 에칭 처리는, 상기 열처리 전, 또는 상기 열처리의 후 중 어느 때 행하여도 좋다. 또한, 소자의 미세화라는 관점에서는 드라이 에칭 처리를 사용하는 것이 적합하지만, 웨트 에칭 처리를 사용하여도 좋다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라 적절히 선택할 수 있다.
도전막(129)은, 스퍼터링법을 비롯하여 PVD법이나 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전막(129)의 재료로서는 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용하여도 좋다.
도전막(129)은, 단층 구조라도 좋고, 2층 이상의 적층 구조라도 좋다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다.
또한, 도전막(129)은 도전성의 금속 산화물을 사용하여 형성하여도 좋다. 도전성 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화 인듐주석(In2O3-SnO2, ITO라고 약기할 경우가 있다), 산화인듐아연(In2O3-ZnO), 또는, 이들 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다. 본 실시형태에서는, 도전막(129)은 PVD법으로 텅스텐을 사용하고, 150nm 이상 500nm 이하의 단층 구조로 한다.
또한, 나중의 에칭 처리를 위해, 도전막(129)은 절연막(101)의 볼록부 높이(도 3c 중에 도시하는 h)와 게이트 전극(111)의 막 두께의 합계보다 두껍게 형성하는 것이 요구되는 점에 유의해야 한다. 절연막(101)의 볼록부 높이(h)는 예를 들어, 150nm 이상 300nm 이하로 할 수 있다.
다음에, 도전막(129)을 에칭 처리로 가공하여 도전막(130)을 형성한다(도 3c 참조). 도전막(129)의 에칭 처리는 드라이 에칭 처리, 웨트 에칭 처리 중에 어느 한쪽을 사용하여 행하여도 좋지만, 미세화를 위해 제어성이 좋은 드라이 에칭처리를 사용하는 것이 적합하다. 후 공정으로, 도전막(130)은 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)으로 가공된다. 따라서, 도전막(130)은, 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)으로서 바람직한 형상으로 적절히 가공하면 좋다.
다음에, 절연막(101)의 볼록부 상면과 중첩되는 산화물 반도체막(140)의 표면이 노출되도록, 도전막(130)에 평탄화 처리나 에칭 처리 등을 행하고, 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)을 형성한다(도 3d 참조).
도 3d에 도시하는 구조는, 절연막(101)의 볼록부와 중첩되는 산화물 반도체막(140)의 표면과 소스 전극 또는 드레인 전극(130a)의 최상부 표면, 또는 절연막(101)의 볼록부와 중첩되는 산화물 반도체막(140)의 표면과 소스 전극 또는 드레인 전극(130b)의 최상부 표면에 고저차를 형성하는 구조로 한다. 고저차를 형성하는 구조는, 예를 들어, 도전막(130)에 에칭 처리, 연마 처리 또는 에칭 처리와 연마 처리의 조합 등을 행함으로써 형성할 수 있다.
고저차를 형성하는 구조로 하기 위해서는, 예를 들어 CMP 처리(화학적 기계적 연마 처리)에 의한 연마 처리 후에, 에칭 처리를 행할 수 있다. 구체적으로는, 우선 도전막(130)에 CMP 처리를 절연막(101)의 볼록부 상면과 중첩되는 산화물 반도체막(140)의 표면과 같은 높이가 될 때까지 행한다. 그 후, 산화물 반도체막(140)이 에칭되기 어려운 조건으로 도전막(130)에 에칭 처리한다.
여기서, CMP 처리란, 피가공물의 표면을 화학적 기계적인 복합 작용으로 평탄화하는 방법이다. 더 구체적으로는, 연마대 위에 연마포를 부착시키고, 피가공물과 연마포 사이에 슬러리(연마제)를 공급하면서 연마대와 피가공물을 각각 회전 또는 요동시켜서, 슬러리와 피가공물 표면 사이에서의 화학 반응과, 연마포와 피가공물의 기계적 연마 작용으로 피가공물의 표면을 연마하는 방법이다. 또한, 연마 처리로서의 CMP 처리는, 한 번만 행하여도 좋고, 복수회 행하여도 좋다.
에칭 처리로서는 드라이 에칭 처리, 웨트 에칭 처리 중 어느 한쪽 또는 양쪽을 적용할 수 있다. 다만, 산화물 반도체막(140)에 대한 도전막(130)의 선택비가 높은 에칭 조건(예를 들어, 도전막(130)과 산화물 반도체막(140)의 선택비가 14:1)을 채용하는 것에 주의가 필요하다. 예를 들어, 압력 1.6Pa, 사불화탄소(CF4)와 염소(Cl2)와 산소(O2)의 혼합 가스(유량비 5:5:2) 분위기하에서 드라이 에칭 처리를 행하면 좋다.
또한, 고저차를 형성하는 구조로 하는 다른 일 예로서, 막을 형성한 후에 에칭 처리할 수 있다. 구체적으로는, 우선 도전막(130) 위에 막을 형성한다. 상기 도전막(130) 위에 형성하는 막은 액상의 유리나 액상의 포토 레지스트 등을 사용하고, 스핀 코트법이나 잉크젯법 등으로 형성할 수 있다. 상기 막은 제작 중의 트랜지스터의 최표면을 평탄화할 목적으로 형성하기 때문에, 본 명세서 중에서는 평탄화막이라 호칭한다. 상기 평탄화막에 빛이나 열에 의한 처리를 더 행하여, 경화 또는 고착화시켜도 좋다.
다음에, 평탄화막 및 도전막(130)을, 절연막(101)의 볼록부 상면과 중첩되는 산화물 반도체막(140)의 표면과 같은 높이가 될 때까지 에칭 처리(제 1 에칭 처리)한다. 그 후, 산화물 반도체막(140)이 에칭되기 어려운 조건으로 에칭 처리(제 2 에칭 처리)를 더 행한다.
제 2 에칭 처리로서는, 상술한 산화물 반도체막(140)에 대한 도전막(130)의 선택비가 높은 에칭 조건을 채용하면 좋다.
절연막(101)의 볼록부 상면과 중첩되는 산화물 반도체막(140)의 표면과 소스 전극 또는 드레인 전극(130a)의 최상부 표면 또는 절연막(101)의 볼록부 상면과 중첩되는 산화물 반도체막(140)의 표면과 소스 전극 또는 드레인 전극(130b)의 최상부 표면에, 형성한 고저차는 5nm 이상 20nm 이하로 하는 것이 바람직하다. 고저차를 형성함으로써, 산화물 반도체막(140)에서의 전류의 패스가 연장된다. 이로써, 트랜지스터(400)에서의 전계 집중을 완화하여, 단채널 효과를 억제할 수 있게 된다.
이와 같이, 절연막(101)의 볼록부 상면과 중첩되는 산화물 반도체막(140)의 표면이 노출되도록 에칭 처리나 평탄화 처리를 행함으로써, 자기 정합적으로 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)을 형성할 수 있다. 따라서, 소스 전극 및 드레인 전극을 형성할 때에 얼라인먼트의 불량이 없고, 채널 길이를 미세화할 수 있다. 이로써, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)을 형성한 후에는, 불활성 가스 분위기하 또는 산소 분위기하에서 제 2 열처리를 행하는 것이 바람직하다. 열처리의 온도는, 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 열처리를 행하면 좋다. 제 2 열처리를 행함으로써, 트랜지스터의 전기적 특성의 편차를 저감할 수 있다.
또한, 본 실시형태에서는, 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)을 형성한 후에 제 2 열처리를 행하고 있지만, 제 2 열처리의 타이밍은 이것에 한정되지 않는다. 예를 들어, 도전막(130)을 형성한 후 제 2 열처리를 행하여도 좋다. 또한, 제 1 열처리에 이어서 제 2 열처리를 행하여도 좋고, 제 1 열처리에 제 2 열처리를 겸하여도 좋고, 제 2 열처리에 제 1 열처리를 겸하여도 좋다. 또한, 소스 전극 또는 드레인 전극(130a), 소스 전극 또는 드레인 전극(130b) 및 산화물 반도체막(140) 위에, 절연막을 더 형성하여도 좋고, 상기 절연막을 성막한 후에 제 2 열처리를 행하여도 좋다. 산화물 반도체막(140) 위에 접해서 형성된 절연막이 산소를 포함하는 경우, 산화물 반도체막(140)에 산소를 공급하고, 상기 산화물 반도체막(140)의 산소 결손을 보충할 수도 있다. 산화물 반도체막(140)의 산소 결손을 보충함으로써, 트랜지스터(400)의 임계값 전압이 마이너스 방향으로 시프트함에 따른 노멀리온화를 방지하고, 또한 트랜지스터(400)의 신뢰성을 향상할 수 있다. 또한, 여기서 절연막이 산소를 포함한다는 것은 가열 처리로 절연막이 산소를 방출할 수 있다는 것을 말한다. 가열 처리로 산소를 방출할 수 있는 절연막은, 예를 들어 스퍼터링법으로 형성할 수 있다.
상술한 바와 같이, 제 1 열처리와 제 2 열처리의 적어도 한쪽을 적용함으로써, 산화물 반도체막(140)을 그 수소 원자를 포함하는 물질이 극히 포함되지 않도록 고순도화할 수 있다. 이상에서와 같이, i형(진성 반도체) 또는 i형에 극히 가까운 산화물 반도체막을 형성할 수도 있다.
이와 같이, 트랜지스터(400)를 형성할 수 있다.
또한, 상기 에칭 처리 후에 에칭 처리를 더 행하여, 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)을 원하는 패턴으로 가공하여도 좋다. 패턴 가공에 관한 에칭 처리의 상세한 설명은 상술한 에칭 처리 등과 마찬가지로 행할 수 있다.
본 실시형태에서는, 절연막(101)의 볼록부 상면과 중첩되는 산화물 반도체막(140)의 표면과 소스 전극 또는 드레인 전극(130a)의 최상부 표면 또는 절연막(101)의 볼록부 상면과 중첩되는 산화물 반도체막(140)의 표면과 소스 전극 또는 드레인 전극(130b)의 최상부 표면에, 고저차를 형성한 구조를 나타냈지만, 도 3e에 도시하는 트랜지스터(401)와 같이, 고저차를 형성하지 않는 구조로 하여도 좋다. 즉, 도 3d에서 설명한 CMP 처리 또는 제 1 에칭 처리만 행하고, 절연막(101)의 볼록부 상면과 중첩되는 산화물 반도체막(140)의 표면과 소스 전극 또는 드레인 전극(130a)의 최상부 표면 또는 절연막(101)의 볼록부 상면과 중첩되는 산화물 반도체막(140)의 표면과 소스 전극 또는 드레인 전극(130b)의 최상부 표면에, 고저차를 형성하지 않는 구조로 할 수도 있다.
또한, 본 실시형태에서는, 절연막(101)의 볼록부 상면에, 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)이 중첩되지 않는 게이트 전극(111)을 형성하는 구조를 나타냈지만, 도 4a에 도시하는 트랜지스터(402)와 같이, 게이트 전극(111)이 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)과 중첩되는 구조로 하여도 좋다. 트랜지스터(402)는, 트랜지스터(400)와 마찬가지로, 미세화된 채널 길이(L)를 갖는다.
또한, 도 4b에 도시하는 트랜지스터(403)와 같이, 트랜지스터(402)와 같은 게이트 전극(111)의 구조를 갖고, 또한 절연막(101)의 볼록부 상면과 중첩되는 산화물 반도체막(140)의 표면과 소스 전극 또는 드레인 전극(130a)의 최상부 표면, 또는 절연막(101)의 볼록부와 중첩되는 산화물 반도체막(140)의 표면과 소스 전극 또는 드레인 전극(130b)의 최상부 표면에, 고저차를 형성하지 않는 구조로 하여도 좋다. 도 4a의 트랜지스터(402) 및 도 4b의 트랜지스터(403)의 제작 방법과, 도 1의 트랜지스터(400)의 제작 방법은, 절연막(101) 및 게이트 전극(111)에 관한 부분이 상이하다. 트랜지스터(402) 및 트랜지스터(403)를 제작할 때는, 절연층(100) 위에 마스크를 형성하고, 마스크를 슬리밍하여 미세화하고, 미세화한 마스크를 사용하여 절연막(101)을 형성한다. 그 후, 도전막을 형성하고, 도전막을 가공하여 게이트 전극(111)을 형성한다.
또한, 도 4c에 도시하는 트랜지스터(404)와 같이, 트랜지스터(400)와 같은 게이트 전극(111)의 구조를 갖고, 또한 게이트 전극(111) 위에 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)과 중첩되는 도전막(112)( 예를 들어, 게이트 전극과 같은 재료를 사용한 막)을 형성한 구조로 하여도 좋다. 트랜지스터(404)를 제작할 때는, 절연층(100) 및 도전층(110) 위에 마스크를 형성하고, 마스크를 슬리밍하여 미세화하고, 미세화한 마스크를 사용하여 절연막(101) 및 게이트 전극(111)을 형성한다. 그 후, 도전막을 형성하고, 도전막을 가공하여 도전막(112)을 형성한다.
이상과 같이, 산화물 반도체막을 갖는 채널 길이(L)가 미세화된 트랜지스터를 형성할 수 있다.
본 발명의 일 형태에서는, 슬리밍에 의해 마스크를 미세화함으로써, 산화물 반도체막을 사용한 트랜지스터의 채널 길이를 미세화할 수 있다. 이로써, 트랜지스터의 동작 고속화가 가능하게 된다.
또한, 본 발명의 일 형태에서는, 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면(산화물 반도체막의 채널 영역과 접하는 영역)을 평탄화함으로써, 트랜지스터의 고속화를 달성할 수 있다.
또한, 본 발명의 일 형태에서는, 볼록부를 갖는 절연막(101)을 사용함으로써, 자기 정합적으로 소스 전극 및 드레인 전극을 형성한다. 따라서, 소스 전극 및 드레인 전극을 형성할 때에 얼라인먼트의 불량이 없고, 채널 길이를 미세화할 수 있다. 이로써, 신뢰성이 높은 반도체 장치를 제작할 수 있고, 제조 수율 및 생산성을 향상시킬 수 있다.
이상과 같이, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과 상이한 반도체 장치의 제작 방법의 일 예에 대해서 도 5 내지 도 7을 참조해서 설명한다. 본 실시형태와 실시형태 1의 주된 차이점은, 산화물 반도체막(140), 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)의 적층 순서 및 구조에 있기 때문에, 본 실시형태에서는 주로 이 점에 대해서 설명한다.
도 5a, 도 5b 및 도 5c에 반도체 장치의 구성의 일 예인 트랜지스터(410)를 도시한다. 도 5a는 트랜지스터(410)의 상면도이다. 도 5a의 E-F선에 대응하는 단면도를 도 5b에 도시한다. 도 5a의 G-H선에 대응하는 단면도를 도 5c에 도시한다. 도 5b에 도시하는 트랜지스터(410)는, 기판(500) 위에 볼록부를 갖는 절연막(101)과, 절연막(101)의 볼록부 상면에 형성된 게이트 전극(111)과, 게이트 전극(111)을 덮도록 형성된 게이트 절연막(120)과, 게이트 절연막(120) 위에 형성된 소스 전극 또는 드레인 전극(130a)과, 소스 전극 또는 드레인 전극(130b)과, 산화물 반도체막(140)을 갖는다.
이하에, 트랜지스터(410)의 제작 방법을 설명한다.
우선, 기판(500) 위에 볼록부를 갖는 절연막(101) 및 절연막(101)의 볼록부 상면에 형성된 게이트 전극(111)을 형성하고, 절연막(101) 및 게이트 전극 위에 게이트 전극(111)을 덮도록 게이트 절연막(120)을 형성한다. 이들 형성 방법은, 도 2a 내지 도 2e와 마찬가지로 행할 수 있기 때문에, 상세한 설명은 생략한다.
다음에, 게이트 절연막(120) 위에, 소스 전극 및 드레인 전극(이것과 같은 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전막(129)을 형성한다(도 6a 참조). 도전막(129)의 재료 및 형성 방법에 대해서는 실시형태 1의 도 3b를 참작할 수 있기 때문에 상세한 설명은 생략한다.
다음에, 도전막(129)을 에칭 처리로 가공하여 도전막(130)을 형성한다(도 6b 참조). 도전막(130)의 형성 방법에 대해서는 실시형태 1의 도 3c을 참작할 수 있기 때문에 상세한 설명은 생략한다.
다음에, 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면이 노출하도록, 도전막(130)에 평탄화 처리나 에칭 처리 등을 행하고, 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)을 형성한다(도 6c 참조).
도 6c에 도시하는 구조는, 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면과 소스 전극 또는 드레인 전극(130a)의 최상부 표면, 또는 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면과 소스 전극 또는 드레인 전극(130b)의 최상부 표면에, 고저차를 형성하는 구조로 한다. 고저차를 형성하는 구조는, 예를 들어, 도전막(130)을 에칭 처리, 평탄화 처리 또는 에칭 처리와 평탄화 처리의 조합 등으로 형성할 수 있다.
고저차를 형성하는 구조로 하기 위한 일 예로서, CMP 처리(화학적 기계적 연마 처리)에 의한 평탄화 처리를 행하고, 그 후에 에칭 처리를 행할 수 있다. 구체적으로는, 우선 도전막(130)에 CMP 처리를 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면과 같은 높이가 될 때까지 행한다. 이로써, 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)이 형성됨과 동시에, 절연막(101)에 형성된 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면에, 평탄화된 영역(300)이 형성된다. 그 후 게이트 절연막(120)이 에칭되기 어려운 조건으로 도전막(130)에 에칭 처리를 행한다. 또한, CMP 처리의 연마 처리는, 실시형태 1의 도 3d를 참작할 수 있기 때문에 상세한 설명은 생략한다.
상기 CMP 처리에 의해, 영역(300)의 표면의 자승 평균 평방근(RMS) 거칠기를 1nm 이하(바람직하게는 0.5nm 이하)로 할 수 있다.
또한, 연마 처리로서의 CMP 처리는, 한 번만 행하여도 좋고, 복수회 행하여도 좋다. 복수회로 나누어서 CMP 처리를 행할 경우에는, 높은 연마 레이트로 일차연마를 행한 후, 낮은 연마 레이트로 마무리 연마를 행하는 것이 바람직하다. 이와 같이 연마 레이트가 상이한 연마를 조합함으로써, 영역(300) 표면의 평탄성을 더욱 향상시킬 수 있다.
이러한 평탄화 처리를 행함으로써, 나중에 산화물 반도체막(140)이 형성되는 게이트 절연막(120) 영역(300)의 표면 평탄성을 향상하고, 트랜지스터의 특성을 향상시킬 수 있다.
에칭 처리로서는, 드라이 에칭 처리, 웨트 에칭 처리 중 어느 한쪽 또는 양쪽을 적용할 수 있다. 다만, 게이트 절연막(120)에 대한 도전막(130)의 선택비가 높은 에칭 조건(예를 들어, 도전막(130)과 게이트 절연막(120)의 선택비가 3.2:1)을 채용하는 것에 주의가 필요하다. 예를 들어, 압력 1.6Pa, 사불화탄소(CF4)와 염소(Cl2)와 산소(O2)의 혼합 가스(유량비 5:5:2) 분위기하에서 드라이 에칭 처리를 행하면 좋다.
또한, 고저차를 형성하는 구조로 하기 위한 다른 일 예로서, 평탄화막을 사용한 에칭 처리를 들 수 있다.
구체적인 예로서는, 우선, 평탄화막을 도전막(130) 위에 형성한다. 평탄화막의 재료 및 형성 방법에 대해서는, 실시형태 1을 참작할 수 있기 때문에 상세한 설명을 생략한다. 그리고, 평탄화막 및 도전막(130)을, 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면과 같은 높이가 될 때까지 에칭 처리(제 1 에칭 처리)를 행한다. 그 후 게이트 절연막(120)이 더 에칭되기 어려운 조건으로 도전막(130)에 에칭 처리(제 2 에칭 처리)를 행한다.
제 2 에칭 처리로서는, 상술한 게이트 절연막(120)에 대한 도전막(130)의 선택비가 높은 에칭 조건을 채용하면 좋다.
상술한 바와 같은 처리로, 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면과 소스 전극 또는 드레인 전극(130a)의 최상부 표면, 또는 절연막(101)의 볼록부와 중첩되는 산화물 반도체막(140)의 표면과 소스 전극 또는 드레인 전극(130b)의 최상부 표면에 형성한 고저차는, 5nm 이상 20nm 이하로 하는 것이 바람직하다. 고저차를 형성함으로써, 산화물 반도체막(140)에서의 전류의 패스가 연장된다. 이로써, 트랜지스터(410)에서의 전계 집중을 완화하여, 단채널 효과를 억제할 수 있다.
상술한 바와 같은 평탄화 처리나 에칭 처리 등을 행함으로써, 게이트 절연막(120)이 노출되고, 이로써 도전막(130)으로부터 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)을 자기 정합적으로 형성할 수 있다. 이로써 공정에 필요한 마스크 수를 삭감하고, 또한 제조 수율을 향상시킬 수 있다. 또한 평탄화 처리를 행함으로써, 나중에 산화물 반도체막(140)이 형성되는 게이트 절연막(120) 영역(300)의 표면 평탄성을 향상시켜고, 트랜지스터(410)의 특성을 향상시킬 수 있다.
다음에, 소스 전극 또는 드레인 전극(130a), 소스 전극 또는 드레인 전극의 (130b) 및 게이트 절연막(120) 위에 산화물 반도체막(140)을 형성한다(도 6d 참조). 산화물 반도체막(140)의 재료 및 형성 방법에 대해서는 실시형태 1의 도 3b를 참작할 수 있기 때문에 상세한 설명은 생략한다.
이와 같이, 트랜지스터(410)를 형성할 수 있다.
또한, 상기 에칭 처리 후에 에칭 처리를 더 행하고, 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)을 원하는 패턴으로 가공하여도 좋다. 패턴 가공에 관한 에칭 처리의 상세한 설명은, 상술한 에칭 처리 등과 마찬가지로 행할 수 있다.
본 실시형태에서는, 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면과 소스 전극 또는 드레인 전극(130a)의 최상부 표면, 또는 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면과 소스 전극 또는 드레인 전극(130b)의 최상부 표면에, 고저차를 형성한 구조로 했지만, 도 6e에 도시하는 트랜지스터(411)와 같이, 고저차를 형성하지 않는 구조로 하여도 좋다. 즉, 도 6c에서 설명한 CMP 처리 또는 제 1 에칭 처리만 행하고, 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면과 소스 전극 또는 드레인 전극(130a)의 최상부 표면, 또는 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면과 소스 전극 또는 드레인 전극(130b)의 최상부 표면에, 고저차를 형성하지 않는 구조로 할 수도 있다.
또한, 본 실시형태에서는, 절연막(101)의 볼록부 상면에 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)과 중첩되지 않는 게이트 전극(111)을 형성하는 구조를 나타냈지만, 도 7a에 도시하는 트랜지스터(412)와 같이, 게이트 전극(111)이 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)과 중첩되는 구조로 하여도 좋다. 트랜지스터(412)는, 트랜지스터(400)와 마찬가지로 미세화된 채널 길이(L)를 갖는다.
또한, 도 7b에 도시하는 트랜지스터(413)와 같이, 트랜지스터(412)와 같은 게이트 전극(111) 구조를 갖고, 또한 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면과 소스 전극 또는 드레인 전극(130a)의 최상부 표면, 또는 절연막(101)의 볼록부 상면과 중첩되는 게이트 절연막(120)의 표면과 소스 전극 또는 드레인 전극(130b)의 최상부 표면에, 고저차를 형성하지 않는 구조로 하여도 좋다. 도 7a의 트랜지스터(412) 및 도 7b의 트랜지스터(413)의 제작 방법과, 도 1의 트랜지스터(400)의 제작 방법은, 절연막(101) 및 게이트 전극(111)에 관한 부분이 상이하다. 트랜지스터(412) 및 트랜지스터(413)를 제작할 때는, 절연층(100) 위에 마스크를 형성하고, 마스크를 슬리밍하여 미세화하고, 미세화한 마스크를 사용하여 절연막(101)을 형성한다. 그 후, 도전막을 형성하고, 도전막을 가공하여 게이트 전극(111)을 형성한다.
또한, 도 7c에 도시하는 트랜지스터(414)와 같이, 트랜지스터(410)와 같은 게이트 전극(111)의 구조를 갖고, 또한 게이트 전극(111) 위에 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)과 중첩되는 도전막(112)( 예를 들어, 게이트 전극과 같은 재료를 사용한 막)을 형성한 구조로 하여도 좋다.트랜지스터(414)를 제작할 때는, 절연층(100) 및 도전층(110) 위에 마스크를 형성하고, 마스크를 슬리밍하여 미세화하고, 미세화한 마스크를 사용하여 절연막(101) 및 게이트 전극(111)을 형성한다. 그 후, 도전막을 형성하고, 도전막을 가공하여 도전막(112)을 형성한다.
이상과 같이, 산화물 반도체막을 갖는 채널 길이(L)가 미세화된 트랜지스터(410)를 형성할 수 있다.
본 발명의 일 형태에서는, 슬리밍에 의해 마스크를 미세화함으로써, 트랜지스터(410)의 채널 길이(L)를 미세화할 수 있고, 또한, 트랜지스터(410)에 산화물 반도체막을 사용함으로써, 트랜지스터의 동작 고속화가 가능하다.
또한, 본 발명의 일 형태에서는, 산화물 반도체막(140)의 채널 영역과 접하는 게이트 절연막(120)의 일부를 평탄화함으로써, 트랜지스터의 고속화를 달성할 수 있다.
또한, 본 발명의 일 형태에서는, 볼록부를 갖는 절연막(101)을 사용함으로써, 자기 정합적으로 소스 전극 및 드레인 전극을 형성한다. 따라서, 소스 전극 및 드레인 전극을 형성할 때에 얼라인먼트의 불량이 없고, 채널 길이를 미세화할 수 있다. 이로써, 신뢰성이 높은 반도체 장치를 제작할 수 있고, 제조 수율 및 생산성을 향상시킬 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대해서 도 8을 사용하여 설명한다. 도 8에 도시하는 액정 표시 패널은 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터를 포함한다. 도 8a 및 도8c는, 트랜지스터(4010, 4011) 및 액정 소자(4013)를 제 1 기판(4001)과 제 2 기판(4006) 사이에 씰재(4005)에 의해 밀봉한 패널의 평면도이며, 도 8b는 도 8a 또는 도 8c의 M-N에서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여 씰재(4005)가 형성된다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성된다. 따라서 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의해 액정층(4008)과 함께 밀봉된다. 또한 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여져 있는 영역과는 다른 영역에, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 형성된다.
또한, 별도로 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것이 아니고, COG 방법, 와이어본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 8a는, COG 방법으로 신호선 구동 회로(4003)를 형성하는 예이며, 도 8c는 TAB 방법으로 신호선 구동 회로(4003)를 실장하는 예이다.
또한 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는 트랜지스터를 복수 갖고, 도 8b에서는 화소부(4002)에 포함되는 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시한다. 도 8b에서, 트랜지스터(4011, 4010) 위에는 절연층(4041, 4042, 4021)이 형성된다.
트랜지스터(4010, 4011)에는, 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터를 사용할 수 있다. 본 실시형태에 있어서, 트랜지스터(4010, 4011)는 n채널형 트랜지스터이다.
절연층(4021) 위에, 구동 회로용 트랜지스터(4011)의 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 도전층(4040)이 형성된다. 도전층(4040)을 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 형성함으로써, 트랜지스터의 신뢰성이 향상되고, 예를 들어 바이어스?열 스트레스 시험(BT 시험)에서, BT 시험 전후에 있어서의 트랜지스터(4011)의 임계값 전압의 변화량을 저감할 수 있다. 또한, 도전층(4040)의 전위는 트랜지스터(4011)의 게이트 전극의 전위와 같아도 좋고, 상이하여도 좋고, 제 2 게이트 전극으로서 기능시킬 수도 있다. 또한, 도전층(4040)의 전위가 GND, 0V 또는 플로팅 상태라도 좋다.
또한, 액정 소자(4013)가 갖는 화소 전극층(4030)은, 트랜지스터(4010)와 전기적으로 접속된다. 그리고 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성된다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩되어 있는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 개재하여 액정층(4008)을 협지한다.
또한, 제 1 기판(4001), 제 2 기판(4006)으로서는, 투광성 기판을 사용하는 수 있고, 폴리에스테르 필름, 또는 아크릴수지 필름 등의 플라스틱이나, 유리나, 세라믹스 등을 사용할 수 있다.
또한 (4035)는 절연막을 선택적으로 에칭 처리함으로써 얻어지는 기둥 형상(柱狀)의 스페이서(4035)이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해서 형성된다. 또한 구 형상(球形狀)의 스페이서를 사용하여도 좋다. 또한, 대향 전극층(4031)은, 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통해 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막이 불필요한 블루상을 나타내는 액정을 사용하여도 좋고, 이 경우에는 횡전계 방식이기 때문에, 도 8에 도시하는 전극 배치와 상이한 배치로 한다. 예를 들어, 동일 절연층 위에 화소 전극층과 공통 전극층을 병렬로 배치하고, 액정층에 횡전계를 인가한다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온하면, 콜레스테릭상으로부터 등방상으로 전위하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서만 발현되기 때문에, 온도 범위를 개선하기 위해서 수 중량% 이상의 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한 투과형 액정 표시 장치 이외에, 반투과형 액정 표시 장치에서도 적용할 수 있다.
또한, 액정 표시 장치에 편광판 및 착색층을 형성하여도 좋다. 편광판과 착색층을 형성하는 장소 및 적층 구조는 편광판 및 착색층의 재료나 제작 공정 조건으로 적절히 설정하면 좋다. 또한, 표시부 이외에 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
트랜지스터(4011, 4010) 위에는, 산화물 반도체막에 접해서 절연층(4041)이 형성된다. 또한, 절연층(4041) 위에 접해서 보호 절연층(4042)을 형성한다. 또한, 트랜지스터의 표면 요철을 저감하기 위해서, 보호 절연층(4042)을 평탄화 절연막으로서 기능하는 절연층(4021)으로 덮는 구성으로 하여도 좋다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴 수지, 벤조시클로부텐 수지, 폴리아미드, 에폭시 수지 등, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써 절연층(4021)을 형성하여도 좋다.
절연층(4021)의 형성법은, 특별히 한정되지 않고, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥법, 스프레이 도포법, 액적 토출법(잉크젯법, 스크린 인쇄법, 오프셋 인쇄법 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층(4021)의 소성 공정과 반도체층의 어닐을 겸함으로써 효율적으로 반도체 장치를 제작할 수 있다.
화소 전극층(4030), 대향 전극층(4031)은, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 산화인듐주석, 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물, 그라핀 등의 투광성을 갖는 투광성의 도전성 재료를 사용할 수 있다.
또한 별도로 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
접속 단자 전극(4015)이, 액정 소자(4013)가 갖는 화소 전극층(4030)과 같은 도전막으로부터 형성되고, 단자 전극(4016)은, 트랜지스터(4010, 4011)의 소스 전극 및 드레인 전극과 같은 도전막으로 형성된다.
접속 단자 전극(4015)은, FPC(4018)이 갖는 단자와, 이방성 도전막(4019)을 통해 전기적으로 접속된다.
또한 도 8에 있어서는, 신호선 구동 회로(4003)를 별도로 형성하고, 제 1 기판(4001)에 실장된 예를 나타내지만 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만 별도로 형성하여 실장하여도 좋다.
본 실시형태에서 나타내는 액정 표시 패널은, 실시형태 1 또는 실시형태 2에서 나타낸 전기적 특성이 양호하고, 신뢰성이 높은 트랜지스터를 사용하여 구성되어 있기 때문에, 양호한 품질을 갖는 액정 표시 패널로 할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 반도체 장치의 일 형태로서 전자 페이퍼의 예를 나타낸다.
실시형태 1 또는 실시형태 2에 나타내는 트랜지스터는, 스위칭 소자와 전기적으로 접속하는 소자를 이용해서 전자 잉크를 구동시키는 전자 페이퍼에 사용하여도 좋다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 쉽고, 다른 표시 장치에 비해 저소비 전력, 얇고 가벼운 형상으로 할 수 있다는 이점을 갖고 있다.
전기 영동 디스플레이는, 여러 가지 형태가 생각될 수 있지만, 플러스 전하를 갖는 제 1 입자와, 마이너스 전하를 갖는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 내의 입자를 서로 반대 방향으로 이동시켜서 한쪽 측에 집합한 입자의 색만 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에는 이동하지 않는다. 또한, 제 1 입자의 색과 제 2 입자의 색은 상이(무색을 포함한다)한 것으로 한다.
이와 같이, 전기 영동 디스플레이는, 유전 정수가 높은 물질이 높은 전계 영역으로 이동하는, 이른바 유전 영동적 효과를 이용한 디스플레이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 상기 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히, 두개의 전극 사이에 끼워지도록 상기 마이크로 캡슐을 복수 배치하면 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로 캡슐에 전계를 인가하면 표시할 수 있다. 예를 들어, 실시형태 1 또는 실시형태 2의 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
또한, 마이크로 캡슐 내의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, EL(Electro Luminescence) 재료, EC(Electrochromic) 재료, 자기 영동 재료 중에서 선택된 1종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
도 9는, 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체 장치에 사용되는 트랜지스터(581)는, 실시형태 1 또는 실시형태 2에서 나타내는 트랜지스터와 동일하게 제작할 수 있고, 전기적 특성이 양호하고, 신뢰성이 높은 트랜지스터이다.
도 9의 전자 페이퍼는, 트위스트 볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 생기게 한 구형 입자의 방향을 제어함으로써, 표시하는 방법이다.
도 9에 있어서, 트랜지스터(581)는 보텀 게이트 구조의 트랜지스터이며, 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터를 사용할 수 있다.
트랜지스터(581)의 소스 전극 또는 드레인 전극은, 절연층(583, 585)에 형성되는 개구에 있어서, 제 1 전극층(587)에 접해 있고 전기적으로 접속한다. 제 1 전극층(587)과 제 2 전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주변에 액체로 채워져 있는 구형 입자(589)가 한 쌍의 기판(580, 596) 사이에 형성되고, 구형 입자(589)의 주위는 수지 등의 충전 재료(595)로 충전된다.
또한, 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은, 트랜지스터(581)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하고, 한 쌍의 기판(580, 596) 사이에 배치되는 도전성 입자를 통해 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에, 전기 영동 소자를 사용할 수도 있다. 투명한 액체와, 양(正)으로 대전한 백색 미립자와 음(負)으로 대전한 흑색 미립자를 봉입한 지름 10㎛ 내지 200㎛ 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층 사이에 형성되는 마이크로 캡슐은, 제 1 전극층과 제 2 전극층에 의해, 전장(電場)이 제공되면 백색 미립자와, 흑색 미립자가 반대 방향으로 이동하고, 백색 또는 흑색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼라 불린다. 전기 영동 표시 소자는, 액정 표시 소자에 비해서 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한 소비 전력이 작고, 조금 어두운 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않는 경우라도, 한번 표시한 상을 유지할 수 있기 때문에, 전파 발신원으로부터 표시 기능 장착 반도체 장치(단지 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 한다)를 멀리한 경우라도, 표시된 상을 보존할 수 있다.
이상의 공정에 의해, 실시형태 1 또는 실시형태 2에서 나타내는 트랜지스터를 갖는 전자 페이퍼를 제작할 수 있다. 본 실시형태에서 나타내는 전자 페이퍼는, 실시형태 1 또는 실시형태 2에서 나타낸 전기적 특성이 양호하고, 신뢰성이 높은 트랜지스터를 사용하여 구성되기 때문에, 양호한 품질을 갖는 전자 페이퍼로 할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체 장치의 일 예로서, 기억 매체(메모리 소자)를 나타낸다. 본 실시형태에서는, 실시형태 1에서 나타내는 산화물 반도체를 사용한 트랜지스터와, 산화물 반도체 이외의 재료를 사용한 트랜지스터를 동일 기판 위에 형성한다.
도 10은, 반도체 장치의 구성의 일 예이다. 도 10a에는 반도체 장치의 단면을, 도 10b에는 반도체 장치의 평면을 각각 도시한다. 여기서, 도 10a는, 도 10b의 A1-A2 및 B1-B2에서의 단면에 상당한다. 또한, 도 10c에는, 상기 반도체 장치를 메모리 소자로서 사용하는 경우의 회로도의 일 예를 도시한다. 도 10a 및 도 10b에 도시하는 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터를 갖는다. 본 실시형태에서는, 제 1 트랜지스터(160)를 산화물 반도체 이외의 반도체 재료를 사용한 트랜지스터로 하고, 제 2 트랜지스터를 실시형태 1에서 나타낸 산화물 반도체를 사용한 트랜지스터(400)로 한다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들어, 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용하는 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이러한 반도체 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터(400)는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다. 또한, 제 2 트랜지스터로서는, 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터를 적절히 사용할 수 있다.
도 10에서의 트랜지스터(160)는, 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(301)에 형성된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록형성된 불순물 영역(118)과, 불순물 영역(118)에 접하는 금속 화합물 영역(124)과, 채널 형성 영역(116) 위에 형성된 게이트 절연층(108)과, 게이트 절연층(108) 위에 형성된 게이트 전극(109)을 갖는다.
반도체 재료를 포함하는 기판(301)은, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SOI기판 등을 적용할 수 있다. 또한, 일반적으로 「SOI 기판」은, 절연 표면상에 실리콘 반도체층이 형성된 구성의 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면상에 실리콘 이외의 재료로 이루어지는 반도체층이 형성된 구성의 기판도 포함한다. 즉, 「SOI 기판」이 갖는 반도체층은 실리콘 반도체층에 한정되지 않는다. 또한, SOI 기판에는, 유리 기판 등의 절연 기판 위에 절연층을 개재하여 반도체층이 형성된 구성의 것이 포함된다.
트랜지스터(160)의 금속 화합물 영역(124)의 일부에는 전극(126)이 접속된다. 여기서, 전극(126)은, 트랜지스터(160)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 형성되고, 트랜지스터(160)를 덮도록 절연층(128)이 형성된다. 또한, 고집적화를 실현하기 위해서는, 도 10a에 도시하는 바와 같이, 트랜지스터(160)가 사이드월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중시하는 경우에는, 게이트 전극(109)의 측면에 사이드월 절연층을 형성하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(118)을 형성하여도 좋다.
트랜지스터(160)는 공지된 기술을 사용하여 제작할 수 있다. 반도체 재료로서, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용한 트랜지스터(160)는, 고속 동작이 가능하다는 특징을 갖는다. 따라서, 상기 트랜지스터를 판독용 트랜지스터로서 사용함으로써, 정보의 판독을 고속으로 할 수 있다.
트랜지스터(160)를 형성한 후, 트랜지스터(400) 및 용량 소자(164)의 형성하기 전의 처리로서, 절연층(128)에 CMP 처리를 행하여 게이트 전극(109)의 상면을 노출시킨다. 게이트 전극(109)의 상면을 노출시키는 처리로서는, CMP 처리 이외에 에칭 처리 등을 적용할 수도 있지만, 트랜지스터(400)의 특성을 향상시키기 위해서 절연층(128)의 표면은 가능한 한 평탄하게 하는 것이 바람직하다.
다음에, 게이트 전극(109), 절연층(128) 등 위에 절연막 및 도전막을 적층 한다. 도전막 위에 형성한 마스크를 플라즈마 처리 등으로 축소(슬리밍화)하고, 상기 축소된 마스크를 사용하여 절연막 및 도전막을 가공함으로써, 볼록부를 갖는 절연막(101) 및 절연막(101)의 볼록부 상면에 게이트 전극(111)을 형성한다. 게이트 전극(111)을 형성 후, 실시형태 1에서 나타낸 방법과 마찬가지로, 게이트 절연막(120) 및 산화물 반도체막(140)을 형성한다. 그 후, 절연막(101), 게이트 절연막(120) 및 산화물 반도체막(140)을 선택적으로 에칭 처리함으로써, 트랜지스터(160)의 게이트 전극(109) 및 전극(126)을 노출시킨다.
또한, 도 10a에 도시하는 바와 같이, 절연층(128)의 일부를 노출되도록 절연막(101), 게이트 절연막(120) 및 산화물 반도체막(140)을 가공하는 경우, 절연층(128)이 제거되지 않도록 재료 및 에칭 조건을 적절히 조절한다. 또한, 재료 및 에칭 조건에 따라서는, 절연층(128)의 노출된 부분이 일부 에칭 처리될 수도 있다.또한, 본 실시형태는 도 10a의 구성에 한정되지 않고, 절연막(101)의 단부가 게이트 전극(109) 및/또는 전극(126)과 중첩되도록 절연막(101), 게이트 절연막(120) 및 산화물 반도체막(140)을 가공하여도 좋다. 또는, 절연막(101), 게이트 절연막(120) 및 산화물 반도체막(140)에 개구부(콘택트 홀)를 형성함으로써, 게이트 전극(109) 및 전극(126)의 일부를 노출시켜도 좋다.
그 후, 노출된 게이트 전극(109), 전극(126), 절연층(128) 및 산화물 반도체막(140) 등을 덮는 도전막을 형성하고, 실시형태 1에서 나타낸 방법과 마찬가지로, 상기 도전막을 가공함으로써 소스 전극 또는 드레인 전극(130a) 및 소스 전극 또는 드레인 전극(130b)을 형성한다. 형성된 소스 전극 또는 드레인 전극(130a)은 트랜지스터(160)의 게이트 전극(109)과 전기적으로 접속된다. 또한, 소스 전극 또는 드레인 전극(130b)은 트랜지스터(160)의 전극(126)과 전기적으로 접속된다.
또한, 도 10a에 도시하는 반도체 장치에서는, 트랜지스터(400) 위에 절연층(157)이 형성되고, 절연층(157) 위에 소스 전극 또는 드레인 전극(130a)과 적어도 일부가 중첩되도록 도전층(158)이 형성된다. 즉, 도전층(158)은 용량 소자(164)의 한쪽 전극으로서 기능한다. 여기서, 절연층(157)은 게이트 절연막(120)로 같은 재료로 형성할 수 있고, 도전층(158)은 게이트 전극(111)과 같은 재료로 형성할 수 있다.
또한, 절연층(157) 및 도전층(158) 위에는 절연층(150)이 형성된다. 그리고, 절연층(150) 위에는 배선(154)이 형성되고, 상기 배선(154)은 절연층(157), 절연층(150) 등에 형성된 개구를 통해 소스 전극 또는 드레인 전극(130b)과 접속된다. 여기서, 배선(154)은, 적어도 트랜지스터(400)의 산화물 반도체막(140)의 일부와 중첩되도록 형성된다. 또한, 배선(154)을 덮도록 절연층(156)이 형성된다. 또한 절연층(157) 또는 절연층(150)의 적어도 한쪽에는, 가열 처리로 산소를 방출할 수 있는 절연막을 사용하는 것이 바람직하다. 상기 절연막을 사용함으로써, 산화물 반도체막(140)에 산소를 공급하여 산화물 반도체막(140)의 산소 결손을 보충할 수 있다.
또한, 도 10a에 도시하는 반도체 장치에 있어서, 트랜지스터(160)와, 트랜지스터(400)는, 적어도 일부가 중첩되도록 형성된다. 특히, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체막(140)의 일부가 중첩되도록 형성된다. 또한, 배선(154)은, 적어도 산화물 반도체막(140)의 일부와 중첩되도록 형성된다. 또한, 트랜지스터(400)나 용량 소자(164)가 트랜지스터(160)와 중첩되도록 형성된다. 예를 들어, 용량 소자(164)의 도전층(158)은, 트랜지스터(160)의 게이트 전극(109)과 적어도 일부가 중첩되어 형성된다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 고집적화를 도모할 수 있다. 예를 들어, 상기 반도체 장치를 사용하여 메모리 셀을 구성하는 경우, 최소 가공 치수를 F로 하고 메모리 셀이 차지하는 면적을 15F2 내지 25F2로 할 수 있다.
도 10c에는, 상기 반도체 장치를 메모리 소자로서 사용하는 경우의 회로도의 일 예를 도시한다. 도 10c에 있어서, 트랜지스터(400)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(164) 전극의 한쪽과, 트랜지스터(160)의 게이트 전극은 전기적으로 접속된다. 또한, 제 1 배선(1st Line: 소스선이라고도 부른다)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되고, 제 2 배선(2nd Line: 비트 선이라고도 부른다)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속된다. 또한, 제 3 배선(3rd Line: 제 1 신호선이라고도 부른다)과 트랜지스터(400)의 소스 전극 또는 드레인 전극의 다른쪽은 전기적으로 접속되고, 제 4 배선(4th Line: 제 2 신호선이라고도 부른다)과, 트랜지스터(400)의 게이트 전극은 전기적으로 접속된다. 그리고, 제 5 배선(5th Line: 워드선이라고도 부른다)과, 용량 소자(164) 전극의 다른쪽은 전기적으로 접속된다.
산화물 반도체를 사용한 트랜지스터(400)는, 오프 전류가 상당히 작다는 특징을 갖기 때문에, 트랜지스터(400)를 오프 상태로 함으로써, 트랜지스터(400)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(164) 전극의 한쪽과, 트랜지스터(160)의 게이트 전극이 전기적으로 접속된 노드(이하, 노드 FG)의 전위를 상당히 오랜 시간에 걸쳐 유지할 수 있다. 그리고, 용량 소자(164)를 갖음으로써, 노드 FG에 인가된 전하의 유지가 용이하고, 또한 유지된 정보의 판독이 용이하게 된다.
반도체 장치에 정보를 기억시킬 경우(기록)는, 우선, 제 4 배선의 전위를 트랜지스터(400)가 온 상태가 되는 전위로 하여, 트랜지스터(400)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 노드 FG에 공급되어, 노드 FG에 소정량의 전하가 축적된다. 여기서는, 상이한 2개의 전위 레벨을 인가하는 전하(이하, 로우(Low) 레벨 전하, 하이(High) 레벨 전하라고 한다) 중 어느 하나가 공급되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(400)가 오프 상태가 되는 전위로 해서, 트랜지스터(400)를 오프 상태로 함으로써, 노드 FG가 부유 상태가 되기 때문에, 노드 FG에는 소정의 전하가 그대로 유지된 상태가 된다. 이상과 같이, 노드 FG에 소정량의 전하를 축적 및 유지시킴으로써, 메모리 셀에 정보를 기억시킬 수 있다.
트랜지스터(400)의 오프 전류는 매우 작기 때문에, 노드 FG에 공급된 전하는 오랜 시간에 걸쳐 유지된다. 따라서, 리프레시 동작이 불필요하게 되거나, 또는, 리프레시 동작의 빈도를 상당히 낮게 할 수 있어, 소비 전력을 충분히 저감할 수 있다. 또한, 전력 공급이 없는 경우라도, 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다.
기억된 정보를 판독하는 경우(판독)는, 제 1 배선에 소정의 전위(정전위)를 인가한 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 인가하면, 노드 FG에 유지된 전하량에 따라, 트랜지스터(160)는 다른 상태를 취한다. 일반적으로, 트랜지스터(160)를 n채널형으로 하면, 노드 FG에 High 레벨 전하가 유지된 경우의 트랜지스터(160)의 겉보기 임계값 전압 Vth_H은, 노드 FG에 Low 레벨 전하가 유지된 경우의 트랜지스터(160)의 겉보기 임계값 전압 Vth_L 보다 낮기 때문이다. 여기서, 겉보기 임계값 전압이란, 트랜지스터(160)를 「온 상태」로 하기 위해서 필요한 제 5 배선의 전위를 말한다. 따라서, 제 5 배선의 전위를 Vth_L와 Vth_H의 중간 전위 V0로 설정함으로써, 노드 FG에 유지된 전하를 판별할 수 있다. 예를 들어, 기록 동작에 있어서, High 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(>Vth_H)이 되면, 트랜지스터(160)는 「온 상태」가 된다. Low 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(<Vth_L)이 되어도, 트랜지스터(160)는 그대로 「오프 상태」이다. 따라서, 제 5 배선의 전위를 제어하여, 트랜지스터(160)의 온 상태 또는 오프 상태를 판독(제 2 배선의 전위를 판독)함으로써, 기억된 정보를 판독할 수 있다.
또한, 기억시킨 정보를 재기록할 경우에 있어서는, 상기한 기록에 의해 소정량의 전하를 유지된 노드 FG에, 새로운 전위를 공급함으로써, 노드 FG에 새로운 정보에 따른 전하를 유지시킨다. 구체적으로는, 제 4 배선의 전위를 트랜지스터(400)가 온 상태가 되는 전위를 설정하여 트랜지스터(400)를 온 상태로 한다. 이로써, 제 3 배선의 전위(새로운 정보에 따른 전위)가 노드 FG에 공급되고, 노드 FG에 소정량의 전하가 축적된다. 그 후, 제 4 배선의 전위를 트랜지스터(400)가 오프 상태가 되는 전위로 설정하여, 트랜지스터(400)를 오프 상태로 함으로써, 노드 FG에는, 새로운 정보에 따른 전하가 유지된 상태가 된다. 즉, 노드 FG에 제 1 기록에 의해 소정량의 전하가 유지된 상태에서, 제 1 기록과 마찬가지의 동작(제 2 기록)을 행함으로써, 기억시킨 정보를 덮어쓰는 것이 가능하다.
본 실시형태에서는, 고순도화되고, 진성화된 산화물 반도체막(140)을 사용함으로써, 트랜지스터(400)의 오프 전류를 충분히 저감할 수 있다. 그리고, 이러한 트랜지스터를 사용함으로써, 매우 오랜 기간에 걸쳐 기억 내용을 유지할 수 있는 반도체 장치가 얻어진다. 또한, 채널 길이(L)가 미세화된 트랜지스터(400)를 사용함으로써, 반도체 장치의 집적도를 향상시킬 수 있다.
또한, 본 실시형태에 있어서 나타내는 반도체 장치에서는, 트랜지스터(160)와 트랜지스터(400)를 중첩시킴으로써, 집적도가 충분히 높여진 반도체 장치가 실현된다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 명세서에 개시하는 반도체 장치는, 다양한 전자 기기(게임기도 포함한다)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
본 실시형태에서는, 상기 실시형태의 어느 하나에서 얻어지는 전기적 특성이 양호하고, 신뢰성이 높은 트랜지스터를 탑재한 전자 기기의 예에 대해서 도 11을 사용하여 설명한다.
도 11a는, 노트형 퍼스널 컴퓨터이며, 본체(3001), 케이스(3002), 표시부(3003), 키보드(3004) 등으로 구성된다. 노트형 퍼스널 컴퓨터는 내부에 반도체 장치를 갖고, 반도체 장치는 상기 실시형태에서 나타내는 트랜지스터를 포함한다. 따라서, 양호한 품질을 갖고, 신뢰성이 높은 노트형 퍼스널 컴퓨터가 실현된다.
도 11b는, 휴대 정보 단말(PDA)이며, 본체(3021)에는 표시부(3023)와 외부 인터페이스(3025)와 조작 버튼(3024) 등이 형성된다. 또한 조작용 부속품으로서 스타일러스(3022)가 있다. 또한, 휴대 정보 단말(PDA)은 내부에 반도체 장치를 갖고, 반도체 장치는 상기 실시형태에서 나타내는 트랜지스터를 포함한다. 따라서, 양호한 품질을 갖고, 신뢰성이 높은 휴대 정보 단말(PDA)이 실현된다.
도 11c는, 상기 실시형태에서 나타내는 전자 페이퍼를 일부품으로서 실장하여 제작한 전자 서적이다. 도 11c는, 전자 서적의 일 예를 도시한다. 예를 들어, 전자 서적(2700)은, 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축부(2711)에 의해 일체화되고, 상기 축부(2711)를 축으로 하여 개폐 동작을 할 수 있다. 이와 같은 구성으로 함으로써, 종이 서적과 같은 동작을 행할 수 있다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 오른쪽의 표시부(도 11c에서는 표시부(2705))에 문장을 표시하고, 왼쪽의 표시부(도 11c에서는 표시부(2707))에 화상을 표시할 수 있다. 케이스(2701)와 케이스(2703)의 적어도 하나의 내부에는 반도체 장치가 형성되고, 반도체 장치는 상기한 실시형태에서 나타내는 트랜지스터를 포함한다. 따라서, 양호한 품질을 갖고, 신뢰성이 높은 전자 서적이 실현된다.
또한, 도 11c에서는, 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비한 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 하여도 좋다. 또한, 전자 서적(2700)은, 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선으로 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 할 수도 있다.
도 11d는 휴대 전화이며, 케이스(2800) 및 케이스(2801)의 2개 케이스로 구성된다. 케이스(2801)에는, 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비한다. 또한, 케이스(2800)에는, 휴대형 정보 단말의 충전을 행하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비한다. 또한, 안테나는 케이스(2801) 내부에 내장된다. 또한, 휴대 전화는, 상기 실시형태에서 나타내는 트랜지스터를 적어도 일부품으로서 포함한다.
또한, 표시 패널(2802)은 터치 패널을 구비하고, 도 11d에는 영상 표시되는 복수의 조작 키(2805)를 점선으로 도시한다. 또한, 태양 전지 셀(2810)로 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장한다.
표시 패널(2802)은, 사용 형태에 따라 표시 방향이 적절히 변화된다. 또한, 표시 패널(2802)과 동일 면 위에 카메라용 렌즈(2807)를 구비하기 때문에, 동영상 전화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정되지 않고, 동영상 전화, 녹음, 재생 등을 할 수 있다. 또한, 케이스(2800)와 케이스(2801)는 슬라이드됨으로써, 도 11d에 도시하는 바와 같이 덮개가 열린 상태로부터 닫힌 상태로 할 수 있고, 휴대하기 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하고, 더 많은 용량의 데이터 보존 및 이동에 대응할 수 있다. 기록 매체로서, 실시형태 5에 나타내는 반도체 장치를 사용할 수 있다. 실시형태 5에 따르면, 오프 전류를 충분히 저감할 수 있는 트랜지스터를 사용함으로써, 매우 오랜 기간에 걸쳐 기억 내용을 유지할 수 있는 반도체 장치가 얻어진다.
또한, 상기 기능에 추가하여 적외선 통신 기능, 텔레비전 수신 기능 등을 구비하는 것이라도 좋다.
도 11e는 디지털 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등으로 구성된다. 또한, 디지털 카메라는 내부에 반도체 장치를 갖고, 반도체 장치는 상기 실시형태에서 나타내는 트랜지스터를 포함한다. 따라서, 양호한 품질을 갖고, 신뢰성이 높은 디지털 카메라가 실현된다.
이상과 같이, 본 실시형태에 나타내는 전자 기기에는, 앞의 실시형태에 따른 반도체 장치가 탑재된다. 따라서, 양호한 품질을 갖는 전자 기기가 실현된다.
(실시형태 7)
상기 실시형태 1 내지 실시형태 6에서, 트랜지스터의 반도체층에 사용할 수 있는 산화물 반도체막의 일 형태를 도 12를 사용하여 설명한다.
본 실시형태의 산화물 반도체막은, 제 1 결정성 산화물 반도체막 위에 제 1 결정성 산화물 반도체막보다도 두꺼운 제 2 결정성 산화물 반도체막을 갖는 적층 구조이다.
절연층(420) 위에 절연층(437)을 형성한다. 본 실시형태에서는, 절연층(437)로서, PCVD법 또는 스퍼터링법을 사용하고, 50nm 이상 600nm 이하의 막 두께의 산화물 절연층을 형성한다. 예를 들어, 산화실리콘막, 산화갈륨막, 산화알루미늄막, 산화질화실리콘막, 산화질화알루미늄막 또는 질화산화실리콘막 중에서 선택된 일층 또는 이들의 적층을 사용할 수 있다.
다음에, 절연층(437) 위에 막 두께 1nm 이상 10nm 이하의 제 1 산화물 반도체막을 형성한다. 제 1 산화물 반도체막의 형성은, 스퍼터링법을 사용하고, 그 스퍼터링법에 의한 성막시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다.
본 실시형태에서는, 산화물 반도체 성막용 타깃(In-Ga-Zn계 산화물 반도체용 타깃(In2O3:Ga2O3: ZnO=1:1:2[mol수 비])을 사용하고, 기판과 타깃 사이의 거리를 170mm, 기판 온도 250℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만 또는 아르곤 및 산소 분위기하에서 막 두께 5nm의 제 1 산화물 반도체막을 성막한다.
다음에, 분위기를 질소 또는 건조 공기로 하여 제 1 가열 처리를 행한다. 제 1 가열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 제 1 가열 처리에 의해 제 1 결정성 산화물 반도체막(450a)을 형성한다(도 12a 참조).
성막시의 기판 온도나 제 1 가열 처리의 온도에도 의하지만, 성막이나 제 1 가열 처리에 의해 막 표면으로부터 결정화가 일어나고, 막의 표면으로부터 내부를 향해서 결정 성장하여, c축 배향한 결정이 얻어진다. 제 1 가열 처리에 의해, 아연과 산소가 막 표면에 많이 모이고, 상평면이 6각형인 아연과 산소로 이루어진 그라핀 타입의 2차원 결정이 최표면에 한층 또는 복수층 형성되고, 이것이 막 두께 방향으로 성장하서 중첩 적층된다. 가열 처리의 온도를 올리면 표면으로부터 내부, 그리고 내부로부터 저부와 결정 성장이 진행된다.
제 1 가열 처리에 의해, 산화물 절연층인 절연층(437) 내의 산소를 제 1 결정성 산화물 반도체막(450a)과의 계면 또는 그 근방(계면에서 플러스 마이너스 5nm)으로 확산시켜서, 제 1 결정성 산화물 반도체막의 산소 결손을 저감한다. 따라서, 하지 절연층으로서 사용되는 절연층(437)은, 막 내(벌크 내), 제 1 결정성 산화물 반도체막(450a)과 절연층(437)의 계면 중 어느 하나에는 적어도 화학량론비를 초과하는 양의 산소가 존재하는 것이 바람직하다.
다음에, 제 1 결정성 산화물 반도체막(450a) 위에 10nm보다도 두꺼운 제 2 산화물 반도체막을 형성한다. 제 2 산화물 반도체막의 형성은 스퍼터링법을 사용하고, 그 성막시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다. 성막시에 있어서의 기판 온도를 200℃ 이상 400℃ 이하로 함으로써, 제 1 결정성 산화물 반도체막의 표면상에 접하여 성막하는 산화물 반도체막에 프리커서의 정렬이 일어나고, 이른바 질서성을 갖게 할 수 있다.
본 실시형태에서는, 산화물 반도체용 타깃(In-Ga-Zn계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2[mol수 비])을 사용하고, 기판과 타깃 사이의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만 또는 아르곤 및 산소 분위기하에서 막 두께 25nm의 제 2 산화물 반도체막을 성막한다.
다음에, 분위기를 질소 또는 산소 분위기, 또는 질소와 산소의 혼합 분위기로 하여 제 2 가열 처리를 행한다. 제 2 가열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 제 2 가열 처리에 의해 제 2 결정성 산화물 반도체막(450b)을 형성한다(도 12b 참조). 제 2 가열 처리는, 질소 분위기하, 산소 분위기하, 또는 질소와 산소의 혼합 분위기하에서 행함으로써, 제 2 결정성 산화물 반도체막의 고밀도화를 도모한다. 산소를 포함하는 분위기하에서 제 2 열처리를 행하면, 제 2 결정성 산화물 반도체막(450b)의 결함이 감소하기 때문에 보다 바람직하다. 제 2 가열 처리에 의해, 제 1 결정성 산화물 반도체막(450a)을 핵으로 하여 막 두께 방향, 즉 저부로부터 내부에 결정 성장이 진행하여 제 2 결정성 산화물 반도체막(450b)이 형성된다.
또한, 절연층(437)의 형성으로부터 제 2 가열 처리까지의 공정을 대기에 노출시키지 않고 연속적으로 행하는 것이 바람직하다. 절연층(437)의 형성으로부터 제 2 가열 처리까지의 공정은, 수소 및 수분을 대부분 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등)하에 제어하는 것이 바람직하고, 예를 들어, 수분은 노점 -40℃ 이하, 바람직하게는 노점 -50℃ 이하의 건조 질소 분위기로 한다.
다음에, 제 1 결정성 산화물 반도체막(450a)과 제 2 결정성 산화물 반도체막(450b)으로 이루어지는 산화물 반도체 적층을 가공하여 섬 형상의 산화물 반도체적층으로 이루어지는 산화물 반도체막(453)을 형성한다(도 12c 참조). 도면에서는, 제 1 결정성 산화물 반도체막(450a)과 제 2 결정성 산화물 반도체막(450b)의 계면을 점선으로 표시하고, 산화물 반도체 적층이라고 설명하지만, 명확한 계면이 존재하는 것이 아니고, 어디까지나 이해하기 쉽게 설명하기 위해서 도시한다.
산화물 반도체 적층의 가공은, 원하는 형상의 마스크를 산화물 반도체 적층 위에 형성한 후, 상기 산화물 반도체 적층을 에칭 처리함으로써 행할 수 있다. 상술한 마스크는, 포토리소그래피 등의 방법을 사용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 사용하여 마스크를 형성하여도 좋다.
또한, 산화물 반도체 적층의 에칭 처리는, 드라이 에칭 처리라도 웨트 에칭 처리라도 좋다. 물론, 이들을 조합하여 사용하여도 좋다.
또한, 상기 제작 방법에 의해 얻어지는 제 1 결정성 산화물 반도체막 및 제 2 결정성 산화물 반도체막은 c축 배향을 갖는 것을 특징의 하나로 한다. 다만, 제 1 결정성 산화물 반도체막 및 제 2 결정성 산화물 반도체막은 단결정 구조가 아니고, 비정질 구조도 아닌 구조이며, c축 배향을 갖는 결정(C Axis Aligned Crystal; CAAC이라고도 부른다)을 함유하는 산화물을 갖는다. 또한, 제 1 결정성 산화물 반도체막 및 제 2 결정성 산화물 반도체막은 일부에 결정립계를 갖는다.
또한, 제 1 및 제 2 결정성 산화물 반도체막은, 산화인듐, 산화주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다. 또한, 여기서, 예를 들어, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 갖는 산화물을 의미하며, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 제 1 결정성 산화물 반도체막 위에 제 2 결정성 산화물 반도체막을 형성하는 2층 구조에 한정되지 않고, 제 2 결정성 산화물 반도체막의 형성 후 제 3 결정성 산화물 반도체막을 형성하기 위한 성막과 가열 처리의 프로세스를 반복 행하여 3층 이상의 적층 구조로 하여도 좋다.
상기 제작 방법으로 형성된 산화물 반도체 적층으로 이루어지는 산화물 반도체막(453)을, 본 명세서에 개시하는 반도체 장치에 적용할 수 있는 트랜지스터(예를 들어, 실시형태 1 및 실시형태 2에서의 트랜지스터)에 적절히 사용할 수 있다.
또한, 산화물 반도체막(453)으로서 본 실시형태의 산화물 반도체 적층을 사용한 실시형태 3에서의 트랜지스터(4011)는, 산화물 반도체막의 한쪽 면으로부터 다른쪽 면에 전계가 인가되지 않고, 또한, 전류가 산화물 반도체 적층의 두께 방향(한쪽 면으로부터 다른쪽 면으로 흐르는 방향, 구체적으로 도 8b 중의 트랜지스터(4011)에서는 상하 방향)으로 흐르는 구조가 아니다. 전류는 주로 산화물 반도체 적층의 계면을 흐르는 트랜지스터 구조이기 때문에, 트랜지스터에 빛 조사가 행해지고, 또는 BT 스트레스가 공급되어도 트랜지스터 특성의 열화는 억제 또는 저감된다.
산화물 반도체막(453)과 같은 제 1 결정성 산화물 반도체막과 제 2 결정성 산화물 반도체막의 적층을 트랜지스터에 사용함으로써, 안정된 전기적 특성을 갖고, 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
100: 절연막 101: 절연막
106: 소자 분리 절연층 108: 게이트 절연층
109: 게이트 전극 110: 도전막
111: 게이트 전극 112: 도전막
116: 채널 형성 영역 118: 불순물 영역
120: 게이트 절연막 124: 금속 화합물 영역
126: 전극 128: 절연층
129: 도전막 130: 도전막
130a: 소스 전극 또는 드레인 전극 130b: 소스 전극 또는 드레인 전극
140: 산화물 반도체막 150: 절연층
154: 배선 156: 절연층
157: 절연층 158: 도전층
160: 트랜지스터 164: 용량 소자
200: 마스크 210: 마스크
300: 영역 301: 기판
400: 트랜지스터 401: 트랜지스터
402: 트랜지스터 403: 트랜지스터
404: 트랜지스터 410: 트랜지스터
411: 트랜지스터 412: 트랜지스터
413: 트랜지스터 414: 트랜지스터
420: 절연층 437: 절연층
450a: 결정성 산화물 반도체막 450b: 결정성 산화물 반도체막
453: 산화물 반도체막 500: 기판
580: 기판 581: 트랜지스터
583: 절연층 585: 절연층
587: 제 1 전극층 588: 제 2 전극층
589: 구형 입자 590a: 흑색 영역
590b: 백색 영역 595: 충전재
596: 기판 2700: 전자 서적
2701: 케이스 2703: 케이스
2705: 표시부 2707: 표시부
2711: 축부 2721: 전원
2723: 조작 키 2725: 스피커
2800: 케이스 2801: 케이스
2802: 표시 패널 2803: 스피커
2804: 마이크로폰 2805: 조작 키
2806: 포인팅 디바이스 2807: 카메라용 렌즈
2808: 외부 접속 단자 2810: 태양 전지 셀
2811: 외부 메모리 슬롯 3001: 본체
3002: 케이스 3003: 표시부
3004: 키보드 3021: 본체
3022: 스타일러스 3023: 표시부
3024: 조작 버튼 3025: 외부 인터페이스
3051: 본체 3053: 접안부
3054: 조작 스위치 3055: 표시부(B)
3056: 배터리 3057: 표시부(A)
4001: 제 1 기판 4002: 화소부
4003: 신호선 구동 회로 4004: 주사선 구동 회로
4005: 씰재 4006: 제 2 기판
4008: 액정층 4010: 트랜지스터
4011: 트랜지스터 4013: 액정 소자
4015: 접속 단자 전극 4016: 단자 전극
4018: FPC 4019: 이방성 도전막
4021: 절연층 4030: 화소 전극층
4031: 대향 전극층 4032: 절연층
4033: 절연층 4035: 스페이서
4040: 도전층 4041: 절연층
4042: 보호 절연층
106: 소자 분리 절연층 108: 게이트 절연층
109: 게이트 전극 110: 도전막
111: 게이트 전극 112: 도전막
116: 채널 형성 영역 118: 불순물 영역
120: 게이트 절연막 124: 금속 화합물 영역
126: 전극 128: 절연층
129: 도전막 130: 도전막
130a: 소스 전극 또는 드레인 전극 130b: 소스 전극 또는 드레인 전극
140: 산화물 반도체막 150: 절연층
154: 배선 156: 절연층
157: 절연층 158: 도전층
160: 트랜지스터 164: 용량 소자
200: 마스크 210: 마스크
300: 영역 301: 기판
400: 트랜지스터 401: 트랜지스터
402: 트랜지스터 403: 트랜지스터
404: 트랜지스터 410: 트랜지스터
411: 트랜지스터 412: 트랜지스터
413: 트랜지스터 414: 트랜지스터
420: 절연층 437: 절연층
450a: 결정성 산화물 반도체막 450b: 결정성 산화물 반도체막
453: 산화물 반도체막 500: 기판
580: 기판 581: 트랜지스터
583: 절연층 585: 절연층
587: 제 1 전극층 588: 제 2 전극층
589: 구형 입자 590a: 흑색 영역
590b: 백색 영역 595: 충전재
596: 기판 2700: 전자 서적
2701: 케이스 2703: 케이스
2705: 표시부 2707: 표시부
2711: 축부 2721: 전원
2723: 조작 키 2725: 스피커
2800: 케이스 2801: 케이스
2802: 표시 패널 2803: 스피커
2804: 마이크로폰 2805: 조작 키
2806: 포인팅 디바이스 2807: 카메라용 렌즈
2808: 외부 접속 단자 2810: 태양 전지 셀
2811: 외부 메모리 슬롯 3001: 본체
3002: 케이스 3003: 표시부
3004: 키보드 3021: 본체
3022: 스타일러스 3023: 표시부
3024: 조작 버튼 3025: 외부 인터페이스
3051: 본체 3053: 접안부
3054: 조작 스위치 3055: 표시부(B)
3056: 배터리 3057: 표시부(A)
4001: 제 1 기판 4002: 화소부
4003: 신호선 구동 회로 4004: 주사선 구동 회로
4005: 씰재 4006: 제 2 기판
4008: 액정층 4010: 트랜지스터
4011: 트랜지스터 4013: 액정 소자
4015: 접속 단자 전극 4016: 단자 전극
4018: FPC 4019: 이방성 도전막
4021: 절연층 4030: 화소 전극층
4031: 대향 전극층 4032: 절연층
4033: 절연층 4035: 스페이서
4040: 도전층 4041: 절연층
4042: 보호 절연층
Claims (19)
- 제 1 절연막 위에 제 1 도전막을 형성하는 단계;
상기 제 1 도전막 위에 제 1 마스크를 형성하는 단계;
상기 제 1 마스크 상에 슬리밍(slimming) 처리를 수행하여 제 2 마스크를 형성하는 단계;
상기 제 2 마스크를 사용하여 상기 제 1 절연막 및 상기 제 1 도전막 상에 에칭 처리를 수행하여 볼록부를 갖는 제 2 절연막 및 상기 제 2 절연막의 볼록부의 상면 위에 게이트 전극을 형성하는 단계;
상기 제 2 절연막 및 상기 게이트 전극 위에 상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계;
상기 제 2 절연막의 볼록부의 상면과 중첩하는 상기 게이트 절연막의 표면의 일부 상에 평탄화 처리를 수행하는 단계;
상기 게이트 절연막 위에 산화물 반도체막을 형성하는 단계; 및
상기 제 2 절연막의 볼록부 상면과 중첩되지 않도록, 상기 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 반도체 장치 제작 방법. - 제 1 항에 있어서,
플라즈마 처리가 상기 슬리밍 처리에 사용되는, 반도체 장치 제작 방법. - 제 2 항에 있어서,
상기 플라즈마 처리로서, 애싱 처리가 사용되는, 반도체 장치 제작 방법. - 제 1 항에 있어서,
상기 제 2 마스크의 선폭은 20nm 이상 2000nm 이하인, 반도체 장치 제작 방법. - 제 1 항에 있어서,
상기 평탄화 처리로서, 화학적 기계적 연마 처리와 플라즈마 처리 중 적어도 하나를 사용하는, 반도체 장치 제작 방법. - 제 1 항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 상기 제 2 절연막 및 상기 게이트 전극 위에 형성된 제 2 도전막 상에 에칭 처리와 화학적 기계적 연마 처리 중 적어도 하나를 수행함으로써 형성되는, 반도체 장치 제작 방법. - 제 1 항에 있어서,
상기 제 2 절연막의 볼록부 상면과 중첩하는 상기 게이트 절연막의 표면의 자승 평균 평방근 거칠기는 상기 평탄화 처리에 의해 1nm 이하가 되는, 반도체 장치 제작 방법. - 제 1 절연막 위에 제 1 도전막을 형성하는 단계;
상기 제 1 도전막 위에 제 1 마스크를 형성하는 단계;
상기 제 1 마스크 상에 슬리밍 처리를 수행하여 제 2 마스크를 형성하는 단계;
상기 제 2 마스크를 사용하여 상기 제 1 절연막 및 상기 제 1 도전막 상에 에칭 처리를 수행하여 볼록부를 갖는 제 2 절연막 및 상기 제 2 절연막의 볼록부의 상면 위에 게이트 전극을 형성하는 단계;
상기 제 2 절연막 및 상기 게이트 전극 위에 상기 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계;
상기 제 2 절연막의 볼록부 상면과 중첩되지 않도록, 상기 게이트 절연막 위에 소스 전극 및 드레인 전극을 형성하는 단계;
상기 제 2 절연막의 볼록부의 상면과 중첩하는 상기 게이트 절연막의 표면의 일부 상에 평탄화 처리를 수행하는 단계; 및
상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 게이트 절연막 위에 산화물 반도체막을 형성하는 단계를 포함하는, 반도체 장치 제작 방법. - 제 8 항에 있어서,
플라즈마 처리가 상기 슬리밍 처리에 사용되는, 반도체 장치 제작 방법. - 제 9 항에 있어서,
상기 플라즈마 처리로서, 애싱 처리가 사용되는, 반도체 장치 제작 방법. - 제 8 항에 있어서,
상기 제 2 마스크의 선폭은 20nm 이상 2000nm 이하인, 반도체 장치 제작 방법. - 제 8 항에 있어서,
상기 평탄화 처리로서, 화학적 기계적 연마 처리와 플라즈마 처리 중 적어도 하나를 사용하는, 반도체 장치 제작 방법. - 제 8 항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 상기 제 2 절연막 및 상기 게이트 전극 위에 형성된 제 2 도전막 상에 에칭 처리와 화학적 기계적 연마 처리 중 적어도 하나를 수행함으로써 형성되는, 반도체 장치 제작 방법. - 제 8 항에 있어서,
상기 제 2 절연막의 볼록부 상면과 중첩하는 상기 게이트 절연막의 표면의 자승 평균 평방근 거칠기는 상기 평탄화 처리에 의해 1nm 이하가 되는, 반도체 장치 제작 방법. - 볼록부를 갖는 절연막;
적어도 상기 볼록부의 상면을 덮는, 상기 볼록부 위의 게이트 전극;
상기 게이트 전극 위의 게이트 절연막;
상기 볼록부 상면과 중첩하지 않는, 상기 게이트 절연막 위의 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 상기 드레인 전극과 접하는, 상기 게이트 절연막 위의 산화물 반도체막을 포함하는, 반도체 장치. - 제 15 항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체막 위에 형성되는, 반도체 장치. - 제 15 항에 있어서,
상기 산화물 반도체막은 상기 소스 전극 및 상기 드레인 전극 위에 형성되는, 반도체 장치. - 제 15 항에 있어서,
상기 게이트 절연막의 표면의 자승 평균 평방근 거칠기는 상기 절연막의 볼록부 상면과 중첩하는 영역에서 1nm 이하인, 반도체 장치. - 제 15 항에 있어서,
채널 길이 방향의 상기 게이트 전극의 폭은 20nm 이상 2000nm 이하인, 반도체 장치.
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