JP4363425B2 - Ｔｆｔ、電気回路、電子デバイス、および電子機器、ならびにそれらの製造方法 - Google Patents

Ｔｆｔ、電気回路、電子デバイス、および電子機器、ならびにそれらの製造方法 Download PDF

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Description

本発明は、ＴＦＴ（薄膜トランジスタ）およびその製造方法に関し、特に、液体プロセスの利用が好適なＴＦＴおよびその製造方法に関する。
非特許文献１は、印刷技術を利用した有機トランジスタの製造方法が開示している。
安藤正彦、「アライメントフリー印刷製造を目指した有機トランジスタ技術」、高分子学会、２００４年度印刷・情報記録・表示研究会講座、講演要旨集、ｐ１６〜２１
いわゆる液体プロセスによるＴＦＴの製造は、フォトリソグラフィープロセスの数を減らせる点で有用な技術である。具体的には、フォトリソグラフィープロセスは高価な露出装置を必要とするので、液体プロセスによってフォトリソグラフィープロセスの数が減れば、製造コストを低下させ得る。
一方で、液体プロセスの場合には、ゲート電極・ソース電極・ドレイン電極を構成することになる材料が液状体に含まれて表面に供給される。ただし、液状体は、表面上で広がるので、電極間での正確な位置合せ（アライメント）が難しい。このため、ゲート電極とソース電極・ドレイン電極との間の重なりが適切でなくなることがある。そして、この重なりが適切でない場合には、ゲート電極と、ソース電極・ドレイン電極との間に生じる容量が大きくなり、ＴＦＴの性能の劣化をもたらすことがある。
本発明は上記課題を鑑みてなされ、その目的の一つは、液体プロセスによるＴＦＴの製造を容易にする技術を提供することである。
（１）本発明のある態様によれば、ＴＦＴの製造方法が、ゲート電極を下地層の所定部位上に形成する工程（ａ）と、前記所定部位によって分離された２つの凹部が得られるように、前記ゲート電極をマスクとして用いながら前記下部層をエッチングする工程（ｂ）と、前記２つの凹部に対応した２つの凹領域と、前所ゲート電極に対応した凸領域と、を縁取る誘電体層が得られるように、前記ゲート電極上と、前記２つの凹部上とに、前記誘電体層を形成する工程（ｃ）と、ソフトコンタクト法を用いて前記凸領域の上面に撥液層を設ける工程（ｄ）と、前記工程（ｄ）の後で、前記２つの凹領域内に導電性材料を含有した機能液を配置する工程（ｅ）と、前記導電性材料からソース電極とドレイン電極とが形成されるように、前記２つの凹領域内の前記機能液を加熱する工程（ｆ）と、前記ソース電極と、前記ドレイン電極とを、半導体層で覆う工程（ｇ）と、を包含している。
（２）他の態様では、前記撥液層は自己組織化分子層から構成されている。（３）さらに他の態様では、前記撥液層はフッ素を含有したポリマーを含有している。
上記構成によれば、ゲート電極に対して、機能液に含まれたソース電極・ドレイン電極
になる導電性材料をアライメントさせる撥液層が、ソフトコンタクト法で形成できる。し
かも、誘電体層から形成された凸領域の上面に高い選択性で撥液層を形成することができ
る。したがって、液体プロセスを用いて、機能液に含まれた導電性材料をゲート電極にア
ライメントすることが容易になる。

（４）本発明のある製造方法によれば、ＴＦＴの製造方法が、ソース電極とドレイン電極とを下地層のそれぞれの部位上に形成する工程（ａ）と、前記それぞれの部位の間で凹部が規定されるように、前記ソース電極と前記ドレイン電極とをマスクとして用いながら前記下地層をエッチングする工程（ｂ）と、前記ソース電極上と、前記凹部上と、前記ドレイン電極上とに、半導体層を形成する工程（ｃ）と、前記凹部に対応した凹領域と、前記ソース電極とドレイン電極とにそれぞれ対応した２つの凸領域と、を縁取る誘電体層が得られるように、前記半導体層上に前記誘電体層を形成する工程（ｄ）と、ソフトコンタクト法を用いて前記２つの凸領域の上面のそれぞれにそれぞれの撥液層を形成する工程（ｅ）と、前記工程（ｅ）の後で、導電性材料を含有した機能液を前記凹領域内に配置する工程（ｆ）と、前記導電性材料からゲート電極が得られるように、前記凹領域内の機能液を加熱する工程（ｇ）と、を包含している。
（５）他の態様では、前記撥液層は自己組織化分子層から構成されている。（６）さらに他の態様では、前記撥液層は、フッ素を含有したポリマーを含有している。
上記構成によれば、ソース電極・ドレイン電極に対して、機能液に含まれたゲート電極
になる導電性材料をアライメントさせる撥液層が、ソフトコンタクト法で形成できる。し
かも、誘電体層から形成された２つの凸領域の上面のそれぞれに高い選択性でそれぞれの
撥液層を形成することができる。したがって、液体プロセスを用いて、機能液に含まれた
導電性材料をソース電極・ドレイン電極にアライメントすることが容易になる。

（７）本発明のある態様によれば、ＴＦＴの製造方法が、第１の層を下地層の所定部位上に形成する工程（ａ）と、第２の層を前記第１の層上に形成する工程（ｂ）と、第１のテーパ状突起部が第２の層によって縁取られるように、前記第２の層にエンボス処理を施す工程（ｃ）と、前記第１のテーパ状突起部に対応した第２のテーパ状突起部が第１の層によって縁取られるように、前記第２の層を介して前記第１の層をエッチングする工程（ｄ）と、前記第２の層と前記第２のテーパ状突起部とに沿って導電層を形成する工程（ｅ）と、前記導電層のうち第２のテーパ状突起部に沿った部分がゲート電極として残るように、前記第２の層を取り除く工程（ｆ）と、前記第２のテーパ状突起部以外の前記第１の層が取り除かれるように、前記ゲート電極をマスクとして用いながら前記第１の層をエッチングする工程（ｇ）と、前記ゲート電極に沿った第３のテーパ状突起部が得られるように、前記ゲート電極上に、前記第３のテーパ状突起部を縁取る前記誘電体層を形成する工程（ｈ）と、ソフトコンタクト法を用いて前記第３のテーパ状突起部の上面に撥液層を形成する工程（ｉ）と、前記工程（ｉ）の後で、前記第３のテーパ状突起部の対向する２つの斜面のそれぞれに接するように、導電性材料を含有した機能液を配置する工程（ｊ）と、前記導電性材料からソース電極とドレイン電極とが得られるように、配置された前記機能液を加熱する工程（ｋ）と、前記ソース電極と、前記ドレイン電極と、を半導体層で覆う工程（ｌ）と、を包含している。
（８）ある態様では、前記撥液層は自己組織化分子層から構成されている。（９）さらに他の態様では、前記撥液層は、フッ素を含有したポリマーを含有している。
（１０）電子回路の製造方法が、上記ＴＦＴの製造方法を包含していてもよい。（１１）また、電子デバイスの製造方法が、上記ＴＦＴの製造方法を包含していてもよい。（１２）さらに、電子機器の製造方法が、上記ＴＦＴの製造方法を包含していてもよい。
上記構成によれば、誘電体層から形成された第３のテーパ状突起部の２つの斜面のそれ
ぞれに、最終的にソース電極・ドレイン電極になる導電性材料を含有した機能液が接する
。ここで、第３のテーパ状突起部は、第２のテーパ状突起部に沿ったゲート電極上に誘電
体を含有した材料を塗布して形成されている。このため、配置される機能液の体積を変え
れば、機能液とゲート電極との重なりが変わるので、このことからソース電極・ドレイン
電極と、ゲート電極との重なりの程度が調整され得る。

（１３）本発明のある態様によれば、ＴＦＴが、基板と、基板上に位置する凸部と、前記基板上に位置するとともに前記凸部によって互いから分離された２つの凹部と、前記凸部上に位置するゲート電極と、前記ゲート電極上と前記２つの凹部上とに設けられた誘電体層であって、前記ゲート電極に対応した凸領域と、前記２つの凹部に対応した２つの凹領域と、を縁取っている誘電体層と、ソフトコンタクト法を用いて前記凸領域の上面に形成された撥液層と、前記２つの凹領域内に設けられたソース電極およびドレイン電極と、前記ソース電極と、ドレイン電極と、を覆う半導体層と、を備えている。
（１４）また、本発明のある態様によれば、ＴＦＴが、凸部と前記凸部によって互いから分離された２つの凹部とを縁取る基板と、前記凸部上に位置するゲート電極と、前記ゲート電極上と前記２つの凹部上とに設けられた誘電体層であって、前記ゲート電極に対応した凸領域と、前記２つの凹部に対応した２つの凹領域と、を縁取っている誘電体層と、ソフトコンタクト法を用いて前記凸領域の上面に形成された撥液層と、前記２つの凹領域内に設けられたソース電極およびドレイン電極と、前記ソース電極と、ドレイン電極と、を覆う半導体層と、を備えている。
（１５）好ましくは、前記ソース電極と前記ドレイン電極とは、前記２つの凹領域に導電性材料を含有した機能液を配置するとともに、前記２つの凹領域内の前記機能液を加熱することで、得られている。
（１６）他の態様では、前記撥液層は自己組織化分子層である。（１７）さらに他の態様では、前記撥液層はフッ素を含有したポリマー層である。
上記構成によれば、ゲート電極に対して、機能液に含まれたソース電極・ドレイン電極
になる導電性材料をアライメントさせる撥液層が、ソフトコンタクト法で形成できる。し
かも、誘電体層からなる凸領域の上面に高い選択性で撥液層を形成することができる。し
たがって、液体プロセスを用いて、機能液に含まれた導電性材料をゲート電極にアライメ
ントすることが容易になる。

（２３）本発明のある態様によれば、ＴＦＴが、基板と、前記基板上に位置する第１のテーパ状突起部と、前記第１のテーパ状突起部に沿うように前記第１のテーパ状突起部を覆っているゲート電極と、前記ゲート電極に沿って第２のテーパ状突起部を縁取るように、前記ゲート電極を覆っている誘電体層と、ソフトコンタクト法を用いて前記第２のテーパ状突起部の上面に形成された撥液層と、前記第２のテーパ状突起部の互いに反対側を向いた２つの斜面にそれぞれ接するソース電極とドレイン電極と、前記ソース電極と、前記ドレイン電極と、を覆う半導体層と、を備えている。
（２４）好ましくは、前記ソース電極と前記ドレイン電極とは、前記２つの領域に導電性材料を含有した機能液を配置するとともに、前記２つの領域内の前記機能液を加熱することで得られている。
上記構成によれば、第２のテーパ状突起部の互いに反対側を向いた２つの斜面のそれぞ
れに、最終的にソース電極・ドレイン電極になる導電性材料を含有した機能液が接する。
ここで、第２のテーパ状突起部は、第１のテーパ状突起部に対応し、ゲート電極を覆う誘
電体層からなる。このため、配置される機能液の体積を変えれば、機能液とゲート電極と
の重なりが変わるので、このことからソース電極・ドレイン電極と、ゲート電極との重な
りの程度が調整され得る。
（２５）他の態様では、前記撥液層は自己組織化分子層である。（２６）さらに他の態様では、前記撥液層はフッ素を含有したポリマー層を含有している。
（２７）なお、電子回路が、上記ＴＦＴを備えていてもよい。（２８）また、電子デバイスが、上記ＴＦＴを備えていてもよい。（２９）さらに、電子機器が、上記ＴＦＴを備えていてもよい。
（実施形態１）
（１Ａ．ＴＦＴの構造）
図１を参照しながら、ボトムゲート型のＴＦＴ１の構造を説明する。なお、本実施形態のＴＦＴ１は、電子デバイスに含まれる電子回路の一部として実現されている。
図１のＴＦＴ１は、ガラス基板１０と、ガラス基板１０上に位置する凸部２１と、凸部２１によって互いから分離された２つの凹部２０ａ，２０ｂと、ゲート電極１２と、誘電体層１３と、ソース電極１５ａ・ドレイン電極１５ｂと、撥液層１４と、半導体層１６と、を備えている。
凸部２１は、後述するバッファ層１１の一部である。そして、凸部２１上には、ゲート電極１２が位置している。凸部２１と、凹部２０ａ，２０ｂとは、ゲート電極１２をエッチングマスクとして用いながらバッファ層１１をエッチングすることで得られている。このため凸部２１の境界、すなわち凹部２０ａ，２０ｂを縁取る境界は、ゲート電極１２の境界にほぼ一致している。なお、本実施形態では、凹部２０ａ，２０ｂは、バッファ層１１を貫いて、ガラス基板１０の表面に達している。
誘電体層１３は、ゲート電極１２と、凹部２０ａ，２０ｂと、を覆っている。誘電体層１３は、誘電体を含んだ材料をスピンコート法で塗布して得られている。このため、誘電体層１３自体も、凸部２１に対応した凸領域２３と、凹部２０ａ，２０ｂに対応した凹領域２２ａ，２２ｂと、を縁取っている。ここで、凸領域２３は、ゲート電極１２の形状を反映したほぼ平坦な上面を有している。そして、凸領域２３の上面の位置は、ゲート電極１２の位置にほぼ一致している。しかも、凸領域２３の上面の境界は、ゲート電極１２の境界に対応している。
凹領域２２ａ，２２ｂの深さは、バッファ層１１の厚さを変えることによって調整され得る。例えば、誘電体層１３の厚さが一定であれば、バッファ層１１の厚さが大きくなるにしたがい、凹領域２２ａ，２２ｂの深さが大きくなる。本実施形態では、液体プロセスによって、凹領域２２ａ，２２ｂ内にソース電極１５ａ・ドレイン電極１５ｂが形成されるので、凹領域２２ａ，２２ｂの深さは大きい方がよい。したがって、このような構成は、液体プロセスによるＴＦＴの製造に有利である。
凸領域２３の上面には、上述の撥液層１４が位置している。そして、凹領域２２ａ内に、ソース電極１５ａが位置している。また、凹領域２２ｂ内に、ドレイン電極１５ｂが位置している。ソース電極１５ａと、上述のゲート電極１２との重なりは、１０ｎｍ以上１０μｍ以下の範囲にある。また、ドレイン電極１５ｂとゲート電極１２との重なりも、１０ｎｍ以上１０μｍ以下の範囲にある。ただし、これらの重なりは、１０ｎｍ以上１０μｍ以下の範囲に限定されず、０以上１００μｍの範囲であっても、ＴＦＴは実用上の性能を発揮するので、よい。
半導体層１６は、ソース電極１５ａ・ドレイン電極１５ｂを覆っている。そして、半導体層１６のうち、ソース電極１５ａとドレイン電極１５ｂとの間に対応する部分が、ＴＦＴ１のチャネル領域として機能する。
後で詳述するように、上述のような構造を有したＴＦＴ１であれば、ＴＦＴ１の製造プロセスにインクジェットプロセスのような液体プロセスが含まれていても、ソース電極１５ａ・ドレイン電極１５ｂと、ゲート電極１２と、の間の重なりが、適切に制御される。
（１Ｂ．ＴＦＴの製造方法）
図２から図４を参照しながら、ＴＦＴ１の製造方法を説明する。なお、本実施形態のＴＦＴ１の製造方法は、電子デバイスの製造方法の一部として実現されている。
まず、下地物体の表面上にバッファ層１１を形成する（図２（ａ））。本実施形態では、下地物体の一例であるガラス基板１０上にスピンコート法で、ＰＭＧＩ（ポリメチルグルタルイミド：ｐｏｌｙｍｅｔｈｙｌｇｌｕｔａｒｉｍｉｄｅ）を含んだ材料を配置して、ＰＭＧＩを含んだ前駆層を形成する。ここでの前駆層の厚さは、約１μｍである。そして、この前駆層を、約２１０℃の温度で約１０分間焼成して、ＰＭＧＩ層から構成されたバッファ層１１を得る。
次に、バッファ層１１の所定部位上にゲート電極１２を形成する。本実施形態では、図２（ａ）から（ｄ）に示すように、マイクロ・エンボスプロセスを利用してゲート電極１２を形成する。なお、バッファ層１１は、ゲート電極１２にとっての「下地層」である。
具体的には、まず、図２（ａ）に示すように、スピンコート法と焼成とによって、ＰＭＭＡ層から構成された上部層７５をバッファ層１１上に形成する。一方で、凹部と凸部を構成している表面Ｓ１を有したシリコンスタンプ９５を準備する（図２（ｂ））。ここで、表面Ｓ１の凸部の位置は、ゲート電極の位置に対応している。また、凹部は凸部を取り囲むように位置している。
そして、上部層７５の温度が約１６０℃になるように加熱したうえで、上部層７５に表面Ｓ１が接するように、上部層７５にシリコンスタンプ９５を押し当てる。その後、上部層７５の温度を室温まで冷却してから、上部層７５からシリコンスタンプ９５を引き抜く。そうすると、図２（ｂ）に示すように、上部層７５に、凹部と凸部とによって規定されたパターンが与えられる。さらに、凹部の底面がバッファ層１１の表面になるように、凹部での上部層７５をプラズマガスでエッチングする。ただし、シリコンスタンプ９５を引き抜いた時点で、凹部の底面がバッファ層１１の表面であれば、プラズマガスによる上部層７５のエッチングは省略されてもよい。
凹部と凸部とを形成した後で、図２（ｃ）に示すように、凹部上と凸部上とに、スパッタ法またはＣＶＤ法などの蒸着法で、アルミニウム層１２ｒを形成する。凹部の底面はバッファ層１１の表面なので、アルミニウム層１２ｒは、凸部だけでなくバッファ層１１の表面の一部も覆うことになる。
アルミニウム層１２ｒを形成した後で、凸部をアセトンに浸して、凸部を取り除く。そうすると、凸部上に位置するアルミニウム層１２ｒが凸部と一緒に取り除かれて、ゲート電極１２がリフトオフされる。要するに、ゲート電極１２は、凹部の底面に対応した位置でのバッファ層１１上に残ったアルミニウム層１２ｒである（図２（ｄ））。
ゲート電極１２を形成した後で、図３（ａ）に示すように、ゲート電極１２をマスクとして用いながら、バッファ層１１をエッチングする。
本実施形態では、Ｏ2とＣＦ4との混合ガスを用いたプラズマエッチングをバッファ層１１に施す。そうすると、ゲート電極１２の形状に応じて、図３（ｂ）に示すように、バッファ層１１から、凸部２１と、凸部２１によって互いから分離された凹部２０ａ，２０ｂと、が得られる。なお、エッチングは、２つの凹部２０ａ，２０ｂの底面においてガラス基板１０の表面が露出するまで、行われる。また、凸部２１上にゲート電極１２が位置することになる。
バッファ層１１をエッチングした後で、図３（ｃ）に示すように、凹部２０ａ，２０ｂに対応した凹領域２２ａ，２２ｂと、凸部２１に対応した凸領域２３と、を縁取る誘電体層１３を形成する。
本実施形態では、凹部２０ａ，２０ｂ上と、ゲート電極１２上と、にスピンコート法で、ＰＶＰを含有した材料を塗布して、ＰＶＰを含んだ前駆層を形成する。この前駆層の厚さは約１．８μｍである。そして、前駆層を約６０℃の温度で約３０分間焼成する。そうすると、ＰＶＰ層からなる誘電体層１３が得られる。ここで、誘電体層１３は、凹部２０ａ，２０ｂと、凸部２１上のゲート電極１２と、によって規定される下地表面の形状に沿って形成される。そしてこのため、誘電体層１３は、凹部２０ａ，２０ｂに対応した凹領域２２ａ，２２ｂと、凸部２１に対応した凸領域２３と、を縁取る。
このようにして得られた凸領域２３は、ゲート電極１２の形状を反映したほぼ平坦な上面を有している。そして、凸領域２３の上面の位置は、ゲート電極１２の位置にほぼ一致している。しかも、凸領域２３の上面の境界は、ゲート電極１２の境界に対応している。
誘電体層１３を形成した後で、誘電体層１３の表面にＯＨ基が現れるように、誘電体層１３の表面にＯ2（酸素）プラズマ処理を施す。Ｏ2プラズマ処理が施される期間は短くてもよい。また、誘電体層１３の材料によっては、Ｏ2プラズマ処理を省略してもよい。
Ｏ2プラズマ処理の後で、凸領域２３の上面を選択的に撥液化する。本実施形態では、図３（ｄ）に示すように、凸領域２３の上面に、自己組織化分子層からなる撥液層１４を選択的に形成する。撥液層１４の形成工程は、以下の通りである。
まず、ほぼ平らな表面Ｓ２を有したポリジメチルシロキサン（ＰＤＭＳ）スタンプ１０１を準備する。そして、その表面Ｓ２に、自己組織化分子層を形成する材料１００ａを塗布する。本実施形態では、材料１００ａは、１Ｈ，１Ｈ，２Ｈ，２Ｈ、パーフルオロデシルトリクロロシラン（１Ｈ，１Ｈ，２Ｈ，２Ｈ、Ｐｅｒｆｌｕｏｒｏｄｅｃｙｌｔｒｉｃｈｌｏｒｏｓｉｌａｎｅ）である。その後、表面Ｓ２を誘電体層１３に接近させる。そうすると、表面Ｓ２上の材料１００ａは、凸領域２３の上面に接触するが、２つの凹領域２２ａ，２２ｂには接触しない。したがって、凸領域２３の上面に材料１００ａが選択的に転写される。そしてこのことで、凸領域２３の上面に、自己組織化分子層からなる撥液層１４が得られる。
ここで、バッファ層１１の一部からなる凸部２１に基づいて、凸領域２３と、凹領域２２ａ，２２ｂとが形成されているので、凸領域２３の上面のレベルと、凹領域２２ａ，２２ｂの底面のレベルとの距離が、大きい。したがって、たとえスタンプ１０１の表面Ｓ２の平坦性が高くなくても、ソフトコンタクト法で、凸領域２３の上面に高い選択性で撥液層を与えることができる。
一方で、凹領域２２ａ，２２ｂ内は、上述のＯ2プラズマ処理によって親液化されている。このため、凹領域２２ａ，２２ｂ内と、凸領域２３の上面と、の間には、濡れ性の差が現れる。
凸領域２３の上面を撥液化した後で、凹領域２２ａ，２２ｂ内に、導電性材料を含有した機能液１１１を配置する。本実施形態では、機能液１１１として水をベースにしたポリ（３，４−エチレンジオキシチオフェン）（以下ＰＥＤＯＴ）とポリ（スチレンスルフォニック酸）（以下ＰＳＳ）とのコロイド懸濁液を、インクジェットヘッド８２ａから吐出して、凹領域２２ａ，２２ｂ内に配置する（図４（ａ））。
上述のように凸領域２３の上面が撥液化されているので、凹領域２２ａ，２２ｂのそれぞれに配置された機能液１１１の拡がりは、凸領域２３の上面の境界で止まる。凸領域２３の上面の境界はゲート電極１２の境界に対応しているので、配置された機能液１１１はゲート電極１２に対してアライメントされることになる。しかも、凸領域２３の上面が撥液化されているので、凹領域２２ａと凹領域２２ｂとの間が、機能液１１１によって結ばれることがない。
なお、本実施形態での「機能液」とは、インクジェットヘッド８２ａのノズルから液滴として吐出されうる粘度を有する液状体をいう。ここで、「機能液」が水性であると油性であるとを問わない。ノズルから吐出可能な流動性（低い粘度）を備えていれば十分で、固体物質が混入していても全体として流動体であればよい。ここで、「機能液」の粘度は１ｍＰａ・ｓ以上５０ｍＰａ・ｓ以下であるのが好ましい。粘度が１ｍＰａ・ｓ以上である場合には、「機能液」の液滴を吐出する際にノズルの周辺部が「機能液」で汚染されにくい。一方、粘度が５０ｍＰａ・ｓ以下である場合は、ノズルにおける目詰まりの頻度が小さく、このため円滑な液滴の吐出を実現できる。
機能液を配置した後で、凹領域２２ａ，２２ｂ内の機能液１１１を、約６０℃の温度で約３０分、乾燥する。そうすると、凹領域２２ａ，２２ｂ内に、ＰＥＤＯＴを含んだソース電極１５ａと、ドレイン電極１５ｂと、が得られる。上述のように、凹領域２２ａ，２２ｂ内の機能液１１１は、ゲート電極１２に対してアライメントされているので、機能液から得られるソース電極１５ａ・ドレイン電極１５ｂのそれぞれも、ゲート電極１２に対してアライメントされている。そして、このような方法で得られるソース電極１５ａとゲート電極１２との間の重なりは、本実施形態では、１０ｎｍ以上１０μｍ以下の範囲に収まる。また、ドレイン電極１５ｂとゲート電極１２との間の重なりも、１０ｎｍ以上１０μｍ以下の範囲に収まる。
次に、誘電体層１３の表面を改質するように、誘電体層１３の表面にＣＦ4プラズマ処理を施す。その後、誘電体層１３上と、ソース電極１５ａ上と、ドレイン電極１５ｂ上とにスピンコート法で、ポリアリルアミン（ＰＡＡ）層からなる半導体層１６を形成する。このようにして、図４（ｂ）および図５に示すＴＦＴ１が得られる。また、このようにして製造されたＴＦＴ１の性能は良好であった。
（実施形態１の変形例）
上記の実施形態１によれば、バッファ層１１の所定部位上にゲート電極１２が位置している。そして、ただし、このような構成に代えて、例えば、ガラス基板１０の所定部位上にゲート電極１２が設けられてもよい。この場合には、ガラス基板１０の表面が、凸部２１と、凸部２１によって分離された２つの凹部２０ａ，２０ｂと、を縁取る。また、この場合には、ガラス基板１０自体が、ゲート電極１２とっての「下地層」である。
このような構成のＴＦＴは、例えば、５％のＨＦを含んだ水溶液を用いて、ゲート電極１２をマスクとして用いながら、０．８μｍの深さの凹部２０ａ，２０ｂが得られるまで、ガラス基板１０をエッチングする工程を包含した製造方法によって、得られる。
（実施形態２）
（２Ａ．ＴＦＴの構造）
図６を参照しながら、トップゲート型のＴＦＴ２の構造を説明する。なお、本実施形態のＴＦＴ２は、電子デバイスに含まれる電子回路の一部として実現されている。
図６のＴＦＴ２は、ガラス基板３０と、ガラス基板３０上に位置する凸部４１ａ，４１ｂと、凸部４１ａ，４１ｂの間で縁取られた凹部４０と、ソース電極３２ａと、ドレイン電極３２ｂと、半導体層３３と、誘電体層３４と、撥液層３５と、ゲート電極３６と、を備えている。
凸部４１ａ，４１ｂのそれぞれは、後述するバッファ層３１の一部である。そして、凸部４１ａ上には、ソース電極３２ａが位置し、凸部４１ｂ上には、ドレイン電極３２ｂが位置している。凸部４１ａ，４１ｂと、凹部４０とは、ソース電極３２ａ・ドレイン電極３２ｂをエッチングマスクとして用いながら、バッファ層３１をエッチングすることで得られている。このため凸部４１ａ，４１ｂの境界、すなわち凹部４０を縁取る境界は、ソース電極３２ａ・ドレイン電極３２ｂの境界にほぼ一致している。なお、本実施形態では、凹部４０は、バッファ層３１を貫いて、ガラス基板３０の表面に達している。
半導体層３３は、ソース電極３２ａと、ドレイン電極３２ｂと、凹部４０と、を覆っている。半導体層３３は、半導体を含んだ材料をスピンコート法で塗布して得られている。そしてこのため、半導体層３３の表面には、凸部４１ａ，４１ｂと、凹部４０と、に対応した凹凸が現れている。なお、半導体層３３のうち、ソース電極３２ａとドレイン電極３２ｂとの間に対応する部分が、チャネル領域として機能する。
誘電体層３４は半導体層３３を覆っていている。誘電体層３４は、誘電体を含んだ材料をスピンコート法で塗布して得られている。このため、誘電体層３４自体が、凸部４１ａ，４１ｂに対応した凸領域４３ａ，４３ｂと、凹部４０に対応した凹領域４２と、を縁取っている。ここで、凸領域４３ａ，４３ｂは、ソース電極３２ａ・ドレイン電極３２ｂの形状を反映したほぼ平坦な上面を有している。そして、凸領域４３ａ，４３ｂの上面の位置は、ソース電極３２ａ・ドレイン電極３２ｂの位置にほぼ一致している。しかも、凸領域４３ａ，４３ｂの上面の境界は、ソース電極３２ａ・ドレイン電極３２ｂの境界に対応している。
凹領域４２の深さは、バッファ層３１の厚さを変えることによって調整され得る。例えば、半導体層３３および誘電体層３４の合計の厚さが一定であれば、バッファ層３１の厚さが大きくなるにしたがい、凹領域４２の深さが大きくなる。本実施形態では、液体プロセスによって、凹領域４２内にゲート電極３６が形成されるので、凹領域４２の深さは大きい方がよい。したがって、このような構成は、液体プロセスによるＴＦＴの製造に有利である。
凸領域４３ａ，４３ｂのそれぞれの上面には、撥液層３５が位置している。そして、凹領域４２内に、ゲート電極３６が位置している。ソース電極３２ａと、ゲート電極３６との重なりは、１０ｎｍ以上１０μｍ以下の範囲にある。また、ドレイン電極３２ｂとゲート電極３６との重なりも、１０ｎｍ以上１０μｍ以下の範囲にある。ただし、これらの重なりは、１０ｎｍ以上１０μｍ以下の範囲に限定されず、０以上１００μｍの範囲であっても、ＴＦＴは実用上の性能を発揮するので、よい。
後で詳述するように、上述のような構造を有したＴＦＴ２であれば、ＴＦＴ２の製造プロセスにインクジェットプロセスのような液体プロセスが含まれていても、ソース電極３２ａ・ドレイン電極３２ｂとゲート電極３６との間の重なりが、適切に制御される。
（２Ｂ．ＴＦＴの製造方法）
図７および図８を参照しながら、ＴＦＴ２の製造方法を説明する。なお、本実施形態のＴＦＴ２の製造方法は、電子デバイスの製造方法の一部として実現されている。
まず、ガラス基板３０上に、実施形態１と同様な方法でバッファ層３１を形成する。そして、バッファ層３１上のそれぞれ対応する部位上にフォトリソグラフィー法で、互いから所定の距離だけ離れたソース電極３２ａ・ドレイン電極３２ｂを形成する（図７（ａ））。なお、バッファ層３１は、ソース電極３２ａ・ドレイン電極３２ｂにとっての「下地層」である。
次に、図７（ｂ）に示すように、ソース電極３２ａと、ドレイン電極３２ｂと、をマスクとして用いながら、バッファ層３１をエッチングする。そうすると、バッファ層３１のうちソース電極３２ａに覆われた部分が残って、凸部４１ａになる。また、バッファ層３１のうちドレイン電極３２ｂに覆われた部分が残って、凸部４１ｂになる。そして、凸部４１ａ，４１ｂの間で、凹部４０が現れる。なお、バッファ層３１のエッチングは、凹部４０の底部でガラス基板３０の表面が現れるまで行われる。
その後、図７（ｃ）に示すように、ソース電極３２ａ上と、凹部４０上と、ドレイン電極３２ｂ上と、に、スピンコート法で半導体を含有した材料を塗布して焼成することによって、半導体層３３を形成する。ここで、半導体層３３は、凹部４０と、凸部４１ａ，４１ｂ上のソース電極３２ａ・ドレイン電極３２ｂと、によって規定される下地表面の形状に沿って形成されるので、半導体層３３の表面には、凹部４０と、凸部４１ａ，４１ｂと、に対応した凹凸が現れる。
さらに、図７（ｄ）に示すように、半導体層３３上にスピンコート法で誘電体を含有した材料を塗布して焼成する。そうすると、半導体層３３上に誘電体層３４が形成される。ここで、誘電体層３４は、半導体層３３の表面上の凹凸に沿って形成されるので、得られる誘電体層３４は、凹部４０に対応した凹領域４２と、凸部４１ａ，４１ｂに対応した凸領域４３ａ，４３ｂと、を縁取る。
このようにして得られた凸領域４３ａ，４３ｂは、ソース電極３２ａ・ドレイン電極３２ｂの形状を反映したほぼ平坦な上面を有している。そして、凸領域４３ａの上面の位置は、ソース電極３２ａの位置にほぼ一致している。しかも、凸領域４３ａの上面の境界は、ソース電極３２ａの境界に対応している。一方、凸領域４３ｂの上面の位置は、ドレイン電極３２ｂの位置にほぼ一致している。そして、凸領域４３ｂの上面の境界は、ドレイン電極３２ｂの境界に対応している。
次に、凸領域４３ａ，４３ｂの上面を撥液化する。本実施形態では、図８（ａ）に示すように、これら凸領域４３ａ，４３ｂの上面のそれぞれに撥液層３５を形成する。撥液層３５の形成工程は、実施形態１の撥液層１４の形成工程と基本的に同じである。
ここで、バッファ層３１の一部からなる凸部４１ａ，４１ｂに基づいて、凸領域４３ａ，４３ｂと、凹領域４２とが形成されているので、凸領域４３ａ，４３ｂの上面のレベルと、凹領域４２の底面のレベルとの距離が、大きい。したがって、たとえスタンプ１０１の表面Ｓ２の平坦性が高くなくても、ソフトコンタクト法で、凸領域４３ａ，４３ｂの上面のそれぞれに、高い選択性でそれぞれの撥液層３５を与えることができる。
凸領域４３ａ，４３ｂの上面を撥液化した後で、図８（ｂ）に示すように、凹領域４２内に、導電性材料を含有した機能液１１１を配置する。本実施形態では、機能液１１１として銀のナノ粒子を含んだ液体材料を、インクジェットヘッド８２ｂから吐出して、凹領域４２内に配置する。
上述のように凸領域４３ａ，４３ｂの上面は撥液化されているので、凹領域４２に配置された機能液１１１の拡がりは、凸領域４３ａ，４３ｂの上面の境界で止まる。そして、凸領域４３ａ，４３ｂの上面の境界は、ソース電極３２ａ・ドレイン電極３２ｂの境界に対応しているので、配置された機能液１１１はソース電極３２ａ・ドレイン電極３２ｂに対してアライメントされることになる。
機能液１１１を配置した後で、凹領域４２内の機能液１１１を加熱する。そうすると、図８（ｃ）に示すように、凹領域４２内に、銀を含んだゲート電極３６が得られる。上述のように、凹領域４２内の機能液１１１は、ソース電極３２ａ・ドレイン電極３２ｂに対してアライメントされているので、機能液１１１から得られるゲート電極３６も、ソース電極３２ａ・ドレイン電極３２ｂに対してアライメントされている。このような方法で得られるソース電極３２ａとゲート電極３６との間の重なりは、本実施形態では、１０ｎｍ以上１０μｍ以下の範囲に収まる。また、ドレイン電極３２ｂとゲート電極３６との間の重なりも、１０ｎｍ以上１０μｍ以下の範囲に収まる。本実施形態では、このようにしてＴＦＴ２が得られる。
（実施形態２の変形例）
実施形態２によれば、バッファ層３１の２つの所定部位上にソース電極３２ａ・ドレイン電極３２ｂが位置している。ただし、このような構成に代えて、例えば、ガラス基板３０の２つの所定部分上にソース電極３２ａ・ドレイン電極３２ｂが位置していてもよい。この場合には、ガラス基板３０の表面が、２つの凸部と、２つの凸部の間で規定された凹部と、を縁取る。また、この場合には、ガラス基板３０自体が、ソース電極３２ａ・ドレイン電極３２ｂにとっての「下地層」である。以下では、このようなＴＦＴの製造方法を説明する。
まず、ガラス基板上に、フォトリソグラフィー法を用いて、ＩＴＯ（酸化インジウム錫）からなるソース電極・ドレイン電極を形成する。次に、ソース電極・ドレイン電極をマスクとして用いながら、５％のＨＦと、ベースとしての水と、を含んだ溶液で、ガラス基板３０をエッチングする。ここでは、ガラス基板に、０．８μｍの深さの凹部が得られるまで、ガラス基板をエッチングする。そうすることで、２つの凸部と、２つの凸部の間で規定された凹部と、がガラス基板の表面に与えられる。ここで、２つの凸部は、ガラス基板のうちのソース電極およびドレイン電極に覆われたそれぞれの部分である。
次に、ソース電極上と、凸部上と、ドレイン電極上とに、約５０ｎｍの厚さのＰＡＡ層からなる半導体層を形成する。さらに、半導体層上に、１．５μｍの厚さのＰＶＰ層からなる誘電体層を形成する。そうすると、誘電体層は、凹部に対応した凹領域と、２つの凸部に対応した２つの凸領域と、を縁取ることになる。
このようにして得られた２つの凸領域は、ソース電極・ドレイン電極の形状を反映したほぼ平坦な上面を有している。そして、２つの凸領域の上面の位置は、ソース電極・ドレイン電極の位置にほぼ一致している。しかも、２つの凸領域の上面の境界は、ソース電極・ドレイン電極の位置に対応している。
次に、誘電体層の表面に、Ｏ2プラズマ処理を施す。その後、２つの凸領域の上面を撥液化する。本実施形態では、実施形態１と同じ方法で、２つの凸領域の上面に、自己組織化分子層からなる撥液層を形成する。
その後、機能液として、水をベースにしたＰＥＤＯＴ−ＰＳＳコロイド懸濁液を、凹領域内に配置する。そして、凹領域内の機能液を加熱すると、ゲート電極が得られる。本実施形態では、このようにしてＴＦＴが製造される。
（実施形態３）
キャリアインジェクションを改善するように、ゲート電極と、ソース電極・ドレイン電極との間の重なりが最適化され得るＴＦＴの製造方法を説明する。
（３Ａ．ＴＦＴの構造）
図９を参照しながら、ボトムゲート型のＴＦＴ３の構造を説明する。なお、本実施形態のＴＦＴ３は、電子デバイスに含まれる電子回路の一部として実現されている。
図９のＴＦＴ３は、ガラス基板５０と、ガラス基板５０上に位置するテーパ状突起部６１と、ゲート電極５２と、誘電体層５３と、撥液層５４と、ソース電極５５ａと、ドレイン電極５５ｂと、半導体層５６と、を備えている。
テーパ状突起部６１は、後述する下部層５１の一部である。テーパ状突起部６１は、上面がガラス基板５０側の底面よりも狭い形状を有している。そして、テーパ状突起部６１のこの上面は、ほぼ平坦である。このようなテーパ状突起部６１上には、ゲート電極５２が、テーパ状突起部６１の形状に沿って設けられている。
誘電体層５３は、ゲート電極５２に沿うようにゲート電極５２を覆っている。誘電体層５３は、テーパ状突起部６１の形状を反映しており、このことから、誘電体層５３は、テーパ状突起部６１に対応したテーパ状突起部６２を縁取っている。そして、テーパ状突起部６２によって、２つの領域６３ａ，６３ｂが互いから分離するように縁取られている。ここで、テーパ状突起部６２は、ゲート電極５２の形状を反映したほぼ平坦な上面を有している。そして、テーパ状突起部６２の上面の位置は、ゲート電極５２の位置にほぼ一致している。しかも、テーパ状突起部６２の上面の境界は、ゲート電極５２の境界に対応している。
テーパ状突起部６２の上面には、上述の撥液層５４が位置している。そして、領域６３ａ内に、ソース電極５５ａが位置している。また、領域６３ｂ内に、ドレイン電極５５ｂが位置している。
ここで、ゲート電極５２の形状がテーパ状であり、テーパ状突起部６２の形状も、ゲート電極５２に対応したテーパ状なので、ＴＦＴ３の製造段階において、領域６３ａ，６３ｂに配置される機能液の量を調整することで、機能液から得られるソース電極５５ａ・ドレイン電極５５ｂと、ゲート電極５２と、の間の重なりが、調整され得る。
半導体層５６は、ソース電極５５ａと、ドレイン電極５５ｂと、を覆っている。ソース電極５５ａとドレイン電極５５ｂとの間に対応する半導体層５６の部分が、ＴＦＴ３のチャネル領域として機能する。
（３Ｂ．ＴＦＴの製造方法）
図１０から図１２を参照しながら、ＴＦＴ３の製造方法を説明する。なお、本実施形態のＴＦＴ３の製造方法は、電子デバイスの製造方法の一部として実現されている。
まず、ガラス基板５０上に、図１０（ａ）に示すような下部層５１と上部層７０とを含んだ２層構造を形成する。
本実施形態では、ガラス基板５０上にスピンコート法で、ＰＭＧＩを含んだ材料を塗布してＰＭＧＩを含んだ前駆層を形成する。ここでの前駆層の厚さは約１μｍである。そして、前駆層を約２１０℃の温度で約１０分間加熱して、ＰＭＧＩ層から構成された下部層５１を形成する。また、下部層５１上にスピンコート法で、ＰＭＭＡを含有した材料を塗布して、ＰＭＭＡを含んだ前駆層を形成する。ここでの前駆層の厚さは約１．５μｍである。その後、前駆層を加熱してＰＭＭＡ層から構成された上部層７０を形成する。なお、ガラス基板５０は、下部層５１にとっての「下地層」である。
２層構造を形成した後で、「π」形状を縁取っている表面を有したスタンプを用いて、上部層７０にエンボス処理を施す。ここでのエンボス処理は、約１６０℃の温度で施される。そうすると、上部層７０に、図１０（ｂ）に示すような２つの凹部６０ａ，６０ｂと、２つの凹部６０ａ，６０ｂの間に挟まれて浮き彫りにされたテーパ状突起部６０と、が与えられる。ここで、テーパ状突起部６０は、テーパ状の形状を有している。具体的には、テーパ状突起部６０は、ほぼ平坦な上面と、下部層５１側から上面へ上る２つの斜面と、を有している。また、テーパ状突起部６０のこれら２つの斜面は、互いに反対側を向いている。
次に、テーパ状突起部６０の形状が、上部層７０から下部層５１へ転写されるように、上部層７０をマスクとして用いながら、下部層５１をエッチングする。そうすると、図１０（ｃ）に示すように、テーパ状突起部６０に対応したテーパ状突起部６１が下部層５１に与えられる。なお、ここでのエッチングは、Ｏ2とＣＦ4とが３：２の割合で混合されたガスを用いたプラズマエッチングである。
本実施形態では、図１０（ｃ）に示すように、上記エッチングによって、２つの凹部６０ａ，６０ｂの部分と、テーパ状突起部６０の部分とで、上部層７０はほぼ全て取り除かれる。しかしながら、凹部６０ａ，６０ｂでもなく、テーパ状突起部６０でもない部分での上部層７０は、残っている。また、テーパ状突起部６１は、テーパ状突起部６０と同様に、テーパ状の形状を有している。つまり、テーパ状突起部６１は、ほぼ平坦な上面と、ガラス基板５０側から上面へ上る２つの斜面と、を有している。また、テーパ状突起部６１のこれら２つの斜面は、互いに反対側を向いている。
テーパ状突起部６１を形成した後に、図１０（ｄ）に示すように、少なくともテーパ状突起部６１上に導電層５２ａを形成する。本実施形態では、アルミニウムを蒸着してアルミニウムからなる導電層５２ａを形成する。アルミニウムが蒸着されるので、アルミニウムからなる導電層５２ａは、テーパ状突起部６１上に形成されるだけでなく、残っている上部層７０上にも形成される。
次に、残っている上部層７０を適切な溶媒中で取り除く（不図示）。そうすると、上部層７０上での導電層５２ａが上部層７０と一緒に取り除かれるので、テーパ状突起部６１上での導電層５２ａが、ゲート電極５２としてリフトオフされる。なお、本実施形態での溶媒は、アセトンである。
さらに、ゲート電極５２をマスクとして用いながら、下部層５１に対してドライエッチングを施す。そうすると、テーパ状突起部６１を構成している下部層５１はゲート電極５２で覆われているので残るけれども、他の部分での下部層５１は取り除かれる。このため、ゲート電極５２以外の部分で、ガラス基板５０の表面が露出する（図１１（ａ））。なお、ここでのドライエッチングは、上述のＯ2とＣＦ４とが３：２で混合されたガスを用いたプラズマエッチングである。
上述のように、ゲート電極５２は、テーパ状突起部６１のテーパ形状に沿って形成されている。このため、ゲート電極５２は、ほぼ平坦な上面と、ガラス基板５０側から上面へ上る２つの斜面と、を有する。また、ゲート電極５２のこれら２つの斜面は、互いに反対側を向いている。
ドライエッチングの後で、ゲート電極５２の表面と、ガラス基板の表面とを、イソプロパノールで洗浄する。
その後、ゲート電極５２上と、ガラス基板５０上とにスピンコート法で、誘電体層５３を形成する（図１１（ｂ））。ここで、誘電体層５３の厚さは、約１．５μｍである。そうすると、得られる誘電体層５３は、ゲート電極５２に沿って形成されたテーパ状突起部６２と、テーパ状突起部６２によって互いから分離されて縁取られた２つの領域６３ａ，６３ｂと、を縁取るようになる。また、テーパ状突起部６２は、テーパ状突起部６０，６１と同様なテーパ形状を有している。このため、テーパ状突起部６２は、ほぼ平坦な上面と、ガラス基板５０側から上面へ上る２つの斜面と、を有する。また、テーパ状突起部６２のこれら２つの斜面は、互いに反対側を向いている。
誘電体層５３を形成した後で、誘電体層５３の表面に短い期間だけＯ２プラズマ処理を施す。
次に、テーパ状突起部６２の上面を選択的に撥液化する。本実施形態では、ソフトコンタクト法を用いて、テーパ状突起部６２の上面に、自己組織化分子層からなる撥液層５４を選択的に形成する。具体的には、実施形態１と同様に、ほぼ平坦な表面Ｓ２を有したスタンプ１０１を用いて、実施形態１と同じ材料１００ａを、テーパ状突起部６２の上面に転写する。そうすると、テーパ状突起部６２の上面に材料１００ａが選択的に転写される。そしてこのことで、テーパ状突起部６２の上面に、自己組織化分子層からなる撥液層５４が得られる（図１１（ｃ））。
ここで、下部層５１の一部からなるテーパ状突起部６１に基づいて、テーパ状突起部６２が形成されているので、テーパ状突起部６２の上面のレベルと、領域６３ａ，６３ｂのレベルとの距離が、大きい。したがって、たとえスタンプ１０１の表面Ｓ２の平坦性が高くなくても、ソフトコンタクト法で、テーパ状突起部６２の上面に高い選択性で撥液層を与えることができる。
その後、領域６３ａ，６３ｂに、導電性材料を含有した機能液１１１を配置する（図１１（ｄ））。本実施形態では、機能液として、水をベースにしたＰＥＤＯＴとＰＳＳとのコロイド懸濁液を、インクジェットヘッド８２ｃから吐出して、領域６３ａ，６３ｂ内に配置する。ここで、テーパ状突起部６２の上面には、撥液層５４が形成されているので、テーパ状突起部６２を横切って、機能液１１１が繋がることはない。
そして、領域６３ａ，６３ｂのそれぞれに配置された機能液１１１を、約６０℃の温度で約３０分間加熱する。そうすると、ＰＥＤＯＴを含んだソース電極５５ａと、ドレイン電極５５ｂと、が得られる。
ここで、本実施形態では、例えば、領域６３ａに配置される機能液１１１の体積が変われば、機能液１１１とゲート電極５２とが、テーパ状突起部６２の斜面を挟んで互いに重なる面積が変わる。このため、領域６３ａに配置される機能液１１１の体積が調整されることで、最終的に得られるソース電極５５ａとゲート電極５２との重なりが最適化され得る。また、同じ理由から、領域６３ｂに配置される機能液１１１の体積が調整されることで、ドレイン電極５５ｂとゲート電極５２との重なりも最適化され得る。そして、このため、ＴＦＴ３のキャリアインジェクションが改善され得る。
次に、ソース電極５５ａと、ドレイン電極５５ｂと、を覆う半導体層５６を形成する（図１２）。そうすると、本実施形態のＴＦＴ３が得られる。
（変形例１）
上記実施形態のＴＦＴの製造方法は、電子デバイスの製造方法の一部として実現されている。ただし、本実施形態のＴＦＴの製造方法は、電子回路の製造方法の一部として実現されてもよいし、電子機器の製造工程の一部として実現されてもよい。ここで、電子デバイスとは、例えば、強誘電メモリデバイス、発光ダイオード、薄膜トランジスタ、電気化学セル、光電装置、等を包含する用語である。また、電子機器とは、液晶表示装置、プラズマ表示装置、有機ＥＬ表示装置、ＦＥＤ、ＳＥＤ、電気泳動型表示装置、等を包含する用語である。
（変形例２）
実施形態１から３では、基板としてガラス基板１０，３０，５０が説明されたが、ガラス基板１０，３０，５０に代えて、セラミック基板、ガラス基板、エポキシ基板、ガラスエポキシ基板、またはシリコン基板などが利用されても、上記実施形態１から３において説明した効果と同様の効果が得られる。
（変形例３）
上記実施形態１から３によれば、下地表面に材料を塗布する方法としてスピンコート法が用いられる。ただし、スピンコート法に代えて、例えば、液体ドクターブレード法、印刷法（例えば、スクリーン印刷法、オフセット印刷法、フレキソ印刷法、パッド印刷法、インクジェット印刷法、など）、蒸着法、スパッタ法、ＣＶＤ法、ディップ・スプレイコーティング法、電解めっき法、等が用いられてもよい。
（変形例４）
上記実施形態１から３によれば、表面改質処理を行う方法として、自己組織化分子層の形成処理またはプラズマ処理が用いられる。ただし、これら自己組織化分子層の形成処理またはプラズマ処理に代えて、例えば、コロナ放電処理、ＵＶ照射によるオゾン処理、ウエットケミカル処理、単層、または複数層の形成処理、等が行われてもよい。
（変形例５）
上記実施形態１から３によれば、エッチングを行う方法として、プラズマエッチング処理が用いられる。ただし、プラズマエッチング処理に代えて、ウエットケミカルエッチング処理が行われてもよい。
（変形例６）
実施形態１によれば、ゲート電極１２を形成する工程は、マイクロエンボス処理を含んでいる。ただし、ゲート電極１２を形成する工程は、マクロエンボス処理に代えて、例えば、ソフトコンタクト印刷法、フォトリソグラフィー法、ナノインプリント法、光学干渉法、オフセット印刷法、スクリーン印刷法、等を含んでいてもよい。また、実施形態２のソース電極３２ａ・ドレイン電極３２ｂを形成する工程に対しても、実施形態１のゲート電極１２を形成する工程と同様の改変が可能である。
（変形例７）
実施形態１および２によれば、機能液１１１は、水をベースにしたＰＥＤＯＴとＰＳＳとのコロイド懸濁液である。ただし、機能液１１１は、このような懸濁液に代えて、例えば、溶解した有機材料または無機材料を含有した溶液であってもよいし、有機溶液または無機溶液をベースにしたコロイド懸濁液であってもよい。
（変形例８）
実施形態１から３の機能液１１１は、導電性材料に加えて、界面活性剤を含有していてもよい。そうすれば、機能液１１１から得られる複数の導電性パターン、例えば、ソース電極１５ａ・ドレイン電極１５ｂの間が、機能液１１１、または機能液１１１の液滴によって繋がることを防げる。このため、複数の導電性パターンの間での電気的短絡を防止できる。
（変形例９）
撥液層１４，３５，５４の材料１００ａとして、フッ素系ポリマーが用いられてもよいし、あるいは、撥液層１４，３５，５４の材料１００ａとして、フルオロアルキルシラン（以下ＦＡＳ）が用いられてもよい。
ＦＡＳが下地表面に結合すると、自由表面にフルオロアルキル基が位置するように分子が配向されて自己組織化分子層を形成する。フルオロアルキル基が整列したＦＡＳ膜の表面は表面エネルギーが小さく、このため撥液性を呈する。下地表面にＦＡＳ膜が形成されることで、下地表面に撥液性が付与される。なお、ＦＡＳ膜は、下地表面に撥液性を付与するだけでなく、下地表面に対する密着性も高いので、耐久性に優れている。
ＦＡＳには、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリメトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリクロロシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリエトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリメトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシラン等がある。使用に際しては、一つの化合物が単独で用いられてもよいし、２種以上の化合物が組合せて使用されてもよい。
実施形態１のＴＦＴの断面を示す模式図。 （ａ）から（ｄ）は実施形態１のＴＦＴの製造方法を説明する図である。 （ａ）から（ｄ）は実施形態１のＴＦＴの製造方法を説明する図である。 （ａ）および（ｂ）は実施形態１のＴＦＴの製造方法を説明する図である。 実施形態１のＴＦＴの上面を示す模式図。 実施形態２のＴＦＴの断面を示す模式図。 （ａ）から（ｄ）は実施形態２のＴＦＴの製造方法を説明する図である。 （ａ）から（ｃ）は実施形態２のＴＦＴの製造方法を説明する図である。 実施形態３のＴＦＴの断面を示す模式図。 （ａ）から（ｄ）は実施形態３のＴＦＴの製造方法を説明する図である。 （ａ）から（ｄ）は実施形態３のＴＦＴの製造方法を説明する図である。 実施形態３のＴＦＴの製造方法を説明する図。
符号の説明
１，２，３…ＴＦＴ、１０，３０，５０…ガラス基板、１１…バッファ層、１２…ゲート電極、１２ｒ…アルミニウム層、１３…誘電体層、１４…撥液層、１５ａ…ソース電極、１５ｂ…ドレイン電極、１６…半導体層、２０ａ，２０ｂ…凹部、２１…凸部、２２ａ…凹領域、２２ｂ…凹領域、２３…凸領域、３１…バッファ層、３２ａ…ソース電極、３２ｂ…ドレイン電極、３３…半導体層、３４…誘電体層、３５…撥液層、３６…ゲート電極、４０…凹部、４１ａ…凸部、４１ｂ…凸部、４２…凹領域、４３ａ，４３ｂ…凸領域、５１…下部層、５２…ゲート電極、５２ａ…導電層、５３…誘電体層、５４…撥液層、５５ａ…ソース電極、５５ｂ…ドレイン電極、５６…半導体層、６０ａ，６０ｂ…凹部、６０，６１，６２…テーパ状突起部、６３ａ，６３ｂ…領域、７０，７５…上部層、８２ａ，８２ｂ，８２ｃ…インクジェットヘッド、９５…シリコンスタンプ、１００ａ…材料、１０１…スタンプ、１１１…機能液。

Claims (24)

  1. ゲート電極を下地層の所定部位上に形成する工程（ａ）と、
    前記所定部位によって分離された２つの凹部が得られるように、前記ゲート電極をマス
    クとして用いながら前記下地層をエッチングする工程（ｂ）と、
    前記ゲート電極上と前記２つの凹部上とに誘電体を含んだ材料を塗布して、前記ゲート
    電極と前記２つの凹部とにそれぞれ対応した凸領域と２つの凹領域とを、誘電体層から形
    成する工程（ｃ）と、
    ソフトコンタクト法を用いて前記凸領域の上面に撥液層を設ける工程（ｄ）と、
    前記工程（ｄ）の後で、前記２つの凹領域内に導電性材料を含有した機能液を配置する
    工程（ｅ）と、
    前記導電性材料からソース電極とドレイン電極とが形成されるように、前記２つの凹領
    域内の前記機能液を加熱する工程（ｆ）と、
    前記ソース電極と、前記ドレイン電極とを、半導体層で覆う工程（ｇ）と、
    を包含したＴＦＴの製造方法。
  2. 請求項１記載のＴＦＴの製造方法であって、
    前記撥液層は自己組織化分子層から構成される、
    ＴＦＴの製造方法。
  3. 請求項１記載のＴＦＴの製造方法であって、
    前記撥液層はフッ素を含有したポリマーを含有している、
    ＴＦＴの製造方法。
  4. ソース電極とドレイン電極とを下地層のそれぞれの部位上に形成する工程（ａ）と、
    前記それぞれの部位の間で凹部が規定されるように、前記ソース電極と前記ドレイン電
    極とをマスクとして用いながら前記下地層をエッチングする工程（ｂ）と、
    前記ソース電極上と、前記凹部上と、前記ドレイン電極上とに、半導体層を形成する工
    程（ｃ）と、
    前記半導体層上に誘電体を含んだ材料を塗布して、前記凹部と前記２つの凸部とにそれ
    ぞれ対応した凹領域と２つの凸領域とを、誘電体層から形成する工程（ｄ）と、
    ソフトコンタクト法を用いて前記２つの凸領域の上面のそれぞれにそれぞれの撥液層を
    形成する工程（ｅ）と、
    前記工程（ｅ）の後で、導電性材料を含有した機能液を前記凹領域内に配置する工程（
    ｆ）と、
    前記導電性材料からゲート電極が得られるように、前記凹領域内の機能液を加熱する工
    程（ｇ）と、
    を包含したＴＦＴの製造方法。
  5. 請求項４記載のＴＦＴの製造方法であって、
    前記撥液層は自己組織化分子層から構成される、
    ＴＦＴの製造方法。
  6. 請求項４記載のＴＦＴの製造方法であって、
    前記撥液層はフッ素を含有したポリマーを含有している、
    ＴＦＴの製造方法。
  7. 第１の層を下地層の所定部位上に形成する工程（ａ）と、
    第２の層を前記第１の層上に形成する工程（ｂ）と、
    浮き彫りにされた第１のテーパ状突起部が前記第２の層に与えられるように、前記第２
    の層にエンボス処理を施す工程（ｃ）と、
    前記第１のテーパ状突起部の形状が前記第１の層に転写されることで前記第１の層に第
    ２のテーパ状突起部が与えられるように、前記第２の層をマスクとして用いながら前記第
    １の層をエッチングする工程（ｄ）と、
    前記第２の層と前記第２のテーパ状突起部とに沿って導電層を形成する工程（ｅ）と、
    前記導電層のうち第２のテーパ状突起部に沿った部分がゲート電極として残るように、
    前記第２の層を取り除く工程（ｆ）と、
    前記第２のテーパ状突起部以外の前記第１の層が取り除かれるように、前記ゲート電極
    をマスクとして用いながら前記第１の層をエッチングする工程（ｇ）と、
    前記ゲート電極上に誘電体を含有した材料を塗布して、前記第２のテーパ状突起部に対
    応した第３のテーパ状突起部を、誘電体層から形成する工程（ｈ）と、
    ソフトコンタクト法を用いて前記第３のテーパ状突起部の上面に撥液層を形成する工程
    （ｉ）と、
    前記工程（ｉ）の後で、前記第３のテーパ状突起部の互いに反対側を向いた２つの斜面
    のそれぞれに接するように、導電性材料を含有した機能液を配置する工程（ｊ）と、
    前記導電性材料からソース電極とドレイン電極とが得られるように、配置された前記機
    能液を加熱する工程（ｋ）と、
    前記ソース電極と、前記ドレイン電極と、を半導体層で覆う工程（ｌ）と、
    を包含したＴＦＴの製造方法。
  8. 請求項７記載のＴＦＴの製造方法であって、
    前記撥液層は自己組織化分子層から構成される、
    ＴＦＴの製造方法。
  9. 請求項７記載のＴＦＴの製造方法であって、
    前記撥液層はフッ素を含有したポリマーを含有している、
    ＴＦＴの製造方法。
  10. 請求項１から９のいずれか一つに記載のＴＦＴの製造方法を包含した電子回路の製造方
    法。
  11. 請求項１から９のいずれか一つに記載のＴＦＴの製造方法を包含した電子デバイスの製
    造方法。
  12. 請求項１から９のいずれか一つに記載のＴＦＴの製造方法を包含した電子機器の製造方
    法。
  13. 基板と、
    基板上に位置する凸部と、
    前記基板上に位置するとともに前記凸部によって互いから分離された２つの凹部と、
    前記凸部上に位置するゲート電極と、
    前記ゲート電極と前記２つの凹部とにそれぞれ対応した凸領域と２つの凹領域とであっ
    て、前記ゲート電極と前記２つの凹部とを覆う誘電体層からなる凸領域と２つの凹領域と
    、
    ソフトコンタクト法を用いて前記凸領域の上面に形成された撥液層と、
    前記２つの凹領域内に設けられたソース電極およびドレイン電極と、
    前記ソース電極と、前記ドレイン電極と、を覆う半導体層と、
    を備えたＴＦＴ。
  14. 基板と、
    前記基板上に位置したゲート電極と、
    前記ゲート電極をマスクとして前記基板がエッチングされて得られた２つの凹部と、
    前記ゲート電極と前記２つの凹部とにそれぞれ対応した凸領域と２つの凹領域とであっ
    て、前記ゲート電極と前記２つの凹部とを覆う誘電体層からなる凸領域と２つの凹領域と
    、
    ソフトコンタクト法を用いて前記凸領域の上面に形成された撥液層と、
    前記２つの凹領域内に設けられたソース電極およびドレイン電極と、
    前記ソース電極と、前記ドレイン電極と、を覆う半導体層と、
    を備えたＴＦＴ。
  15. 請求項１３または１４記載のＴＦＴであって、
    前記ソース電極と前記ドレイン電極とは、前記２つの凹領域に導電性材料を含有した機
    能液を配置するとともに、前記２つの凹領域内の前記機能液を加熱することで、得られて
    いる、
    ＴＦＴ。
  16. 請求項１３または１４記載のＴＦＴであって、
    前記撥液層は自己組織化分子層である、
    ＴＦＴ。
  17. 請求項１３または１４記載のＴＦＴであって、
    前記撥液層はフッ素を含有したポリマー層である、
  18. 基板と、
    前記基板上に位置する第１のテーパ状突起部と、
    前記第１のテーパ状突起部に沿うように前記第１のテーパ状突起部を覆っているゲート
    電極と、
    前記第１のテーパ状突起部に対応した第２のテーパ状突起部であって、前記ゲート電極
    を覆う誘電体層からなる第２のテーパ状突起部と、
    ソフトコンタクト法を用いて前記第２のテーパ状突起部の上面に形成された撥液層と、
    前記第２のテーパ状突起部の互いに反対側を向いた２つの斜面にそれぞれ接するソース
    電極とドレイン電極と、
    前記ソース電極と、前記ドレイン電極と、を覆う半導体層と、
    を備えたＴＦＴ。
  19. 請求項１８記載のＴＦＴであって、
    前記ソース電極と前記ドレイン電極とは、前記２つの領域に導電性材料を含有した機能
    液を配置するとともに、前記２つの領域内の前記機能液を加熱することで得られている、
    ＴＦＴ。
  20. 請求項１８記載のＴＦＴであって、
    前記撥液層は自己組織化分子層である、
    ＴＦＴ。
  21. 請求項１８記載のＴＦＴであって、
    前記撥液層はフッ素を含有したポリマー層を含有している、
    ＴＦＴ。
  22. 請求項１３から２１のいずれか一つに記載のＴＦＴを備えた電子回路。
  23. 請求項１３から２１のいずれか一つに記載のＴＦＴを備えた電子デバイス。
  24. 請求項１３から２１のいずれか一つに記載のＴＦＴを備えた電子機器。
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