KR20080013747A - 표시 장치 - Google Patents

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KR20080013747A
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마사히로 가와사끼
마사히꼬 안도
다께오 시바
슈지 이마제끼
마사아끼 후지모리
히데유끼 마쯔오까
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

반도체층을 직접 패턴 가공할 때에 발생하는 패턴 어긋남이나 노즐의 막힘을 방지하여, 고정세하고 고성능인 유기 박막 트랜지스터 및 그것을 이용한 표시 장치를 저코스트로 제공한다. 각 화소에 휘도 정보를 부여하는 신호선과, 휘도 정보를 부여하는 화소를 소정의 사이클로 선택하는 주사선이 매트릭스 형상으로 배치되고, 각 화소에의 휘도 정보의 공급은, 각 화소에 접속된 주사선이 선택되었을 때에, 신호선의 신호 전압을 각 상기 화소 안의 박막 트랜지스터를 통해 공급함으로써 행하고, 각 화소에 공급된 휘도 정보는, 각 화소에 접속된 주사선이 비선택으로 된 후에도 용량에 의해 유지되는 n행 × m열의 화소를 갖는 표시 장치에 있어서, 각 행의 각 화소에는, 각 화소간에서 공통된 적어도 1개의 반도체층을 갖고, 그 반도체층은 상기 신호선과 평행하게 형성한다.
절연 기판, 게이트 전극, 주사선, 화소 전극, 공통 배선, 신호선, 단분자막

Description

표시 장치{DISPLAY DEVICE}
본 발명은, 박막 트랜지스터를 이용한 표시 장치, 및 박막 트랜지스터의 제조 방법에 관한 것이다.
정보화의 진전에 수반하여, 종이를 대신하는 얇고 가벼운 전자 페이퍼 디스플레이나, 상품 하나 하나를 순시로 식별하는 것이 가능한 IC 태그 등의 개발이 주목받고 있다. 현행에서는, 이들 디바이스에 아몰퍼스 실리콘(a-Si)이나 다결정 실리콘(p-Si)을 반도체에 이용한 박막 트랜지스터(TFT)를 스위칭 소자로서 사용하고 있다. 그러나, 이들의 실리콘계 반도체를 이용한 TFT를 제작하기 위해서는, 고가의 플라즈마 화학 기상 성장(CVD) 장치나 스퍼터링 장치 등이 필요하기 때문에 제조 코스트가 들 뿐만 아니라, 진공 프로세스, 포토리소그래피, 가공 등의 프로세스를 몇 가지나 거치기 때문에, 스루풋이 낮다고 하는 문제가 있다.
이 때문에, 스크린 인쇄ㆍ마이크로프린팅ㆍ잉크젯 등으로 반도체ㆍ배선 및 전극ㆍ절연막 등의 부재를 직접 패턴 가공하여 형성한 인쇄 TFT가 주목받고 있다. 이들 인쇄법에서는, 필요한 재료를 필요한 개소만에 배치 형성하기 때문에, 포토리소그래피 공정보다도 제조 공정이 적고, 또한 재료의 이용 효율이 높기 때문에, 전 극 기판을 저렴하게 형성할 수 있는 이점을 기대할 수 있다. 인쇄법을 이용하여 미세한 전극 패턴을 형성한 사례로서, 특허 문헌 1에, 잉크젯법으로 채널 길이가 5 ㎛ 이하인 TFT를 형성한 사례가 소개되어 있다.
또한, 상기의 전극 기판을 이용한 박막 트랜지스터는, 액티브 매트릭스 구동형의 표시 장치에 이용되고, 표시 소자로서, 예를 들면 액정 소자, 유기 일렉트로루미네센스 소자, 전기 영동 소자 등을 이용하여, 퍼스널 컴퓨터, 휴대 전화, 평면 텔레비전 등의 디스플레이에 이용되고 있다. 또한, 상기의 박막 트랜지스터를, 비접촉 정보 매체의 비접촉 IC 카드 등으로 대표되는 RFID나 센서에 이용하는 움직임이 있다.
[특허 문헌 1] 일본 특허 공표 제2005-513818호 공보
그러나, 가볍고 얇은 폴리머 등의 열팽창 계수가 높은 기판을 사용할 때에는, 금형을 이용하는 스크린 인쇄나 마이크로프린팅에서는, 인쇄 장치로부터 미세한 형상의 부재를 기판 상에 전사할 때에 맞춤 어긋남이 발생한다고 하는 문제가 있다. 또한, 잉크젯에서는, 노즐의 습윤 상태가 변화함으로써 액적의 비산 방향으로 어긋남이 생기기 때문에, 패턴 어긋남이 생겨, 고정세화를 실현할 수 없다고 하는 문제가 있다. 또한, 사용하는 용액에 의해서는 노즐의 막힘이 빈번하게 발생한다고 하는 문제도 있다.
본 발명의 목적은, 반도체층을 직접 패턴 가공할 때에 발생하는 패턴 어긋남 이나 노즐의 막힘을 방지하여, 고정세하고 고성능인 표시 장치를 제공하는 것이다.
본 발명은, 상기 목적을 달성하기 위해, 복수의 신호선과, 그 신호선과 직교하여 배치된 자료 복수의 주사선과, 복수의 신호선과 복수의 주사선으로 둘러싸인 복수의 화소와, 복수의 화소의 각각에 배치된 박막 트랜지스터를 갖고, 복수의 화소가 매트릭스 형상으로 배치된 액티브 매트릭스형의 표시 장치에서, 박막 트랜지스터는 기판과, 게이트 전극과, 게이트 절연막과, 소스 전극 및 드레인 전극과, 반도체층을 갖고, 반도체층은 복수의 화소에 걸치고, 또한 신호선에 평행하여 직선 형상으로 배치된 구성으로 한다.
또한, 복수의 신호선과, 그 신호선과 직교하여 배치된 복수의 주사선과, 복수의 신호선과 복수의 주사선으로 둘러싸인 복수의 화소와, 복수의 화소의 각각에 배치된 박막 트랜지스터를 갖고, 복수의 화소가 매트릭스 형상으로 배치된 액티브 매트릭스형의 표시 장치에서, 박막 트랜지스터는 기판과, 게이트 전극과, 게이트 절연막과, 소스 전극 및 드레인 전극과, 반도체층을 갖고, 반도체층은 복수의 화소에 걸치고, 또한 주사선에 평행하여 직선 형상으로 배치된 구성으로 한다.
또한, 복수의 신호선과, 그 신호선과 직교하여 배치된 복수의 주사선과, 복수의 신호선과 복수의 주사선으로 둘러싸인 복수의 화소와, 복수의 화소의 각각에 배치된 박막 트랜지스터를 갖고, 복수의 화소가 매트릭스 형상으로 배치된 액티브 매트릭스형의 표시 장치에서, 박막 트랜지스터는 기판과, 게이트 전극과, 게이트 절연막과, 소스 전극 및 드레인 전극과, 반도체층을 갖고, 소스 전극 상 및 드레인 전극 상, 또는 게이트 절연막 상에 각각 배치되고, 신호선에 평행하여 직선 형상으로 배치된 2개의 격벽을 갖고, 반도체층은 2개의 격벽간에 배치되고, 복수의 화소에 걸치고, 또한 신호선에 평행하여 직선 형상으로 배치된 구성으로 한다.
반도체층을 직접 패턴 가공할 때에 발생하는 패턴 어긋남이나 노즐의 막힘을 방지하여, 고정세하고 고성능인 표시 장치를 제공할 수 있다.
이하에 도면을 이용하여 본 발명의 실시 형태를 상세하게 설명한다.
[실시예 1]
도 1 ∼ 도 12, 도 21을 이용하여 본 발명의 제1 실시예에 대해 설명한다.
절연 기판(101)에는, 기판 양면에 두께 100 ㎚의 SiO2의 배리어막을 붙인 폴리에틸렌테레프탈레이트로 구성되는 기판을 이용하였다. 절연 기판(101)은 절연성의 재료이면 넓은 범위로부터 선택하는 것이 가능하다. 구체적으로는, 글래스, 석영, 사파이어, 실리콘 등의 무기 기판, 아크릴, 에폭시, 폴리아미드, 폴리카보네이트, 폴리이미드, 폴리노르보르넨, 폴리페닐렌옥시드, 폴리에틸렌나프탈렌디카복시레이트, 폴리에틸렌나프탈레이트, 폴리아리레이트, 폴리에테르케톤, 폴리에테르술폰, 폴리케톤, 폴리페닐렌술피드 등의 유기 플라스틱 기판을 이용할 수 있다.
또한, 이들 기판의 표면에, 산화 실리콘, 질화 실리콘 등의 막을 형성한 것을 이용해도 된다. 그 위에, 포토리소그래피법을 이용하여, IZO(인듐 아연 산화 물)로 게이트 전극(102) 및 주사선(102'), 화소 전극(103), 공통 배선(104)을 두께 150 ㎚로 동일층에 의해 형성하였다. 게이트 전극(102) 및 주사선(102'), 화소 전극(103), 공통 배선(104)으로서는, 도전체이면 특별히 한정되는 것은 아니며, 예를 들면 Al, Cu, Ti, Cr, Au, Ag, Ni, Pd, Pt, Ta와 같은 금속 외, 단결정 실리콘, 폴리 실리콘과 같은 실리콘 재료, ITO(인듐 주석 산화물), 산화 주석과 같은 투명 도전 재료, 혹은 폴리아닐린이나 폴리 3, 4-에틸렌디옥시티오펜/폴리스틸렌술포네이트와 같은 유기 도전체 등을 이용하고, 플라즈마 CVD법, 열증착법, 스퍼터법, 스크린 인쇄법, 잉크젯법, 전해 중합법, 무전해 도금법, 전기 도금법, 핫 스탬핑법 등의 공지된 방법에 의해 형성할 수 있다.
상기 게이트 전극은 단층 구조로서 뿐만 아니라, 예를 들면 Cr층과 Au층과의 겹치게 하거나 Ti층과 Pt층과의 겹침 등, 복수층을 서로 겹치게 한 구조로도 사용할 수 있다. 또한, 상기 게이트 전극(102) 및 주사선(102'), 화소 전극(103), 공통 배선(104)은, 포토리소그래피법, 새도우 마스크법, 마이크로프린팅법, 레이저 어브레이션법 등을 이용하여, 원하는 형상으로 가공된다.
다음에, 폴리실라잔 용액을 스핀 코트한 후, 120 ℃에서 소성하여 두께 300 ㎚의 Si02막을 형성하고, 공통 배선(104) 상의 일부와 화소 전극(103) 상의 SiO2막을 제거하여, 게이트 절연막(105)을 형성하였다. 게이트 절연막(105)에는, 질화 실리콘, 산화 알루미늄, 산화 탄탈 등의 무기막, 폴리비닐페놀, 폴리비닐알코올, 폴리이미드, 폴리아미드, 파릴렌, 폴리메틸메타클리레이트, 폴리염화비닐, 폴리아 크릴로니트릴, 폴리(퍼플루오로에틸렌-코-부테닐비닐에테르), 폴리이소부틸렌, 폴리(4-메틸-1-펜텐), 폴리(프로필렌-코-(1-부텐)), 벤조시클로부텐 수지 등의 유기막 또는 그들의 적층막을 이용하고, 플라즈마 CVD법, 열증착법, 스퍼터법, 양극 산화법, 스프레이법, 스핀 코트법, 롤 코트법, 블레이드 코트법, 독터 롤법, 스크린 인쇄법, 나노 프린트법, 잉크젯법 등에 의해 형성할 수 있다. 다음에, Au의 소스 전극(106), 드레인 전극(107), 신호선(107') 및 유지 전극(104')을 두께 50 ㎚로 형성하였다.
소스 전극(106), 드레인 전극(107), 신호선(107') 및 유지 전극(104")의 재료는, 도전체이면 특별히 한정되는 것은 아니며, 예를 들면 Al, Cu, Ti, Cr, Au, Ag, Ni, Pd, Pt, Ta와 같은 금속 외, ITO, 산화 주석과 같은 투명 도전 재료, 폴리아닐린이나 폴리 3, 4-에틸렌디옥시티오펜/폴리스틸렌술포네이트와 같은 유기 도전체 등을 이용하고, 플라즈마 CVD법, 열증착법, 스퍼터법, 스크린 인쇄법, 잉크젯법, 전해 중합법, 무전해 도금법, 전기 도금법, 핫 스탬핑법 등의 공지된 방법에 의해 형성할 수 있다.
상기 소스 전극 및 드레인 전극은 단층 구조로서 뿐만 아니라, 복수층을 서로 겹치게 한 구조로도 사용할 수 있다. 또한, 상기 소스/드레인 전극은, 포토리소그래피법, 새도우 마스크법, 마이크로프린팅법, 레이저 어브레이션법 등을 이용하여, 원하는 형상으로 가공된다.
다음에, 상기 게이트 절연막 상을 헥사메틸디실라잔의 단분자막(108)으로 수식하였다. 단분자막에는, 헵타플로로이소프로폭시프로필메틸디클로로실란, 트리플 로로프로필메틸디클로로실란, 옥타디실트리클로로실란, 비닐트리에톡시실란, γ-메타크릴록시프로필트리메톡시실란, γ-아미노프로필트리에톡시실란, N-페닐-γ-아미노프로필트리메톡시실란, γ-메르캡토프로필트리메톡시실란, 헵타디카플로로-1, 1, 2, 2-테트라하이드로디실-1-트리메톡시실란, 옥타디실트리에톡시실란, 디실트리클로로실란, 디실트리에톡시실란, 페닐트리클로로실란과 같은 실란계 화합물이나, 1-포스포노옥탄, 포스포노헥산, 1-포스포노헥사디칸, 1-포스포노-3, 7, 11, 15-테트라메틸헥산디칸, 1-포스포노-2-에틸헥산, 1-포스포노-2, 4, 4-트리메틸펜탄, 1-포스포노-3, 5, 5-트리메틸헥산과 같은 포스폰산계 화합물 등을 이용해도 된다. 상기 수식은 게이트 절연막 표면을 상기 화합물의 용액이나 증기에 접촉시킴으로써 상기 화합물을 게이트 절연막 표면에 흡착시킴으로써 달성된다. 또한, 게이트 절연막 표면은 단분자막(108)으로 수식하지 않아도 된다.
다음에, 가용성의 펜타센 유도체를 노즐젯 장치로 연속적으로 도포하여, 100 ℃에서 소성하여 두께 100 ㎚의 반도체층(109)을 형성하였다. 반도체층(109)은 동프탈로시아닌, 루테튬비스프탈로시아닌, 알미늄염화프탈로시아닌과 같은 프타로니아닌계 화합물, 테트라센, 클리센, 펜타센, 피렌, 파릴렌, 코로넨과 같은 축합다환 방향족계 화합물, 폴리아닐린, 폴리티에닐렌비닐렌, 폴리(3-헥실티오펜), 폴리(3-브틸티오펜), 폴리(3-디실티오펜), 폴리(9, 9-디옥틸플루오렌), 폴리(9, 9-디옥틸플루오렌-코-벤조티아디아졸), 폴리(9, 9-디옥틸플루오렌-코-디치오펜)과 같은 공역계 폴리머, 실리콘 등의 무기물, 산화물 반도체 등을 이용하고, 잉크젯법, 열증착법, 분자선 에픽택시법, 스프레이법, 스핀 코트법, 롤 코트법, 블레이드 코트법, 독터 롤법, 스크린 인쇄법, 나노 프린팅법 등에 의해 형성할 수 있다.
도 1은, 액티브 매트릭스 구동형의 표시 장치의 회로도, 및 반도체층(109)을 신호선(107')과 평행하게 직선 형상으로 형성한 경우의 화소 평면도의 일례를 도시하는 도면이다.
복수의 신호선(107')과, 그 복수의 신호선(107')과 직교하여 배치된 복수의 주사선(102')과, 복수의 신호선과 복수의 주사선으로 둘러싸인 복수의 화소와, 복수의 화소의 각각에 배치된 박막 트랜지스터를 갖고, 복수의 화소가 매트릭스 형상으로 배치된다(도 21 참조). 복수의 신호선(107')은, 각 화소에 휘도 신호(화상 데이터)를 부여하고, 신호 드라이버에 접속되어 제어된다. 복수의 주사선(102')은, 주사 드라이버에 접속되고, 신호선(107')으로부터 전송된 휘도 신호의 제어를 행한다. 이 제어는, 신호선 및 주사선에 접속된 박막 트랜지스터를 스위칭하는 클럭 신호를 주사선으로부터 부여하여, 휘도 신호의 스위칭 제어를 행하여, 화상 표시를 행하는 것이다.
박막 트랜지스터의 상세 구조는, 후술하겠지만, 절연 기판(101), 게이트 전극(102), 게이트 절연막(105), 소스 전극(106), 드레인 전극(107), 반도체층(109)을 적어도 갖는 구성이다.
매트릭스 상에 반도체를 형성하는 경우에는, 노즐을 복수개 갖는 멀티 헤드 노즐을 사용한다. 이 경우, 1개라도 노즐에 막힘이 생기면, 모든 노즐을 교환할 필요가 있어, 코스트 증가나 스루풋 저하의 원인으로 된다. 이 때문에, 노즐의 막힘을 방지하는 것은, 도포법으로 부재를 형성할 때의 중대한 과제 중 하나이다.
본 실시예의 도 1을 이용하면, 도 21과 같이 1개의 반도체층(109)은, 화소마다 분단되는 일 없이, 1행의 화소간에서 공유되어 있는, 즉 복수의 화소에 걸치고, 또한 신호선에 평행하여 직선 형상으로 형성되었다. 이와 같이, 반도체층(109)을 1행의 화소간에서 공유하면, 반도체층(109)을 묘화할 때에, 반도체 용액을 노즐젯 장치나 잉크젯 장치의 노즐로부터 연속적으로 돌출시키는 것이 가능해져, 용액의 건조에 의한 노즐의 막힘을 방지할 수 있다.
도 2는, 잉크젯 장치를 이용하여, 반도체 용액을 연속적으로 돌출시켜서, 반도체층(109)을 형성한 일례이다.
반도체층(109)은, 도 2에 도시한 바와 같은 도트가 연속되어 있는 형상으로 된다. 이는, 잉크젯의 헤드로부터 분출된 도전성 잉크가, 기판 상에서 분출 시에서의 도트 형상의 흔적을 남겨 등방적으로 젖어 퍼지기 때문이다. 도면 중의 반도체층(109)은, 잉크젯 노즐의 주사 방향, 여기서는 신호선과 평행한 방향으로 도트가 임의의 일정 간격으로 형성되어 있다. 도 2에서는, 도트마다 분리되어 있지만, 1개의 선 형상(직선 형상이나 사행 형상)으로 연결되어도 된다. 이를 도 21과 같이 화소를 매트릭스 형상으로 병치한 경우, 반도체층은 직선 형상은 아니며, 도 2와 같이 도트마다 분리된 것이 화소에 걸쳐 형성된다.
또한, 예를 들면 반도체층(109)을 형성할 때에 절연 기판(101)을 가열하는 경우에는, 절연 기판(101)이 팽창한다. 이 때문에, 120 ℃에 절연 기판(101)을 가열하여 반도체층(109)을 형성하면, 절연 기판(101)의 열 팽창에 의한 위치의 어긋남이 생기어, 특히 기판 단부에서 기판 중앙에 비해 어긋남량이 커진다.
그래서, 예를 들면 절연 기판(101)에 1축 연신한 폴리에틸렌테레프탈레이트를 이용하는 경우에는, 절연 기판(101)의 연신 방향에 대해 직교하도록 반도체층(109)을 묘화하도록, 전극이나 배선 등의 각 부재를 배치한다. 1축 연신한 기판은, 연신 방향에 대해 직교하는 방향의 열팽창율이 연신 방향보다도 커진다. 이 때문에, 절연 기판(101)의 연신 방향에 대해 직교하도록 반도체층(109)을 묘화함으로써, 반도체층(109)의 묘화 방향과 직교하는 방향에 대한 기판의 열팽창은 적어진다. 한편, 반도체층(109)의 묘화 방향으로는, 절연 기판(101)의 열팽창율이 커지지만, 반도체층(109)의 길이에 여유를 갖게 함으로써 대응하는 것이 가능해진다. 이와 같이, 반도체층(109)을 1개의 선 형상으로 묘화하여 1행의 화소간에서 공유하면, 기판의 신축에 기인하는 맞춤 어긋남의 문제를 저감하는 것도 가능해진다. 또한, 반도체층(109)은 직선 형상으로 형성한 후에 레이저에 의해 화소마다 분단하는 것도 가능하다.
도 3은, 반도체층(109)을 주사선(102')과 평행하게 직선 형상으로 형성한 경우의 화소 평면도의 일례이다. 이 경우, 1개의 반도체층(109)은, 화소마다 분단되는 일 없이, 1열의 화소간에서 공유화되어 있는, 즉 1열의 복수의 화소에 걸치고, 또한 주사선(102')과 평행[신호선(107')과 수직]하여 직선 형상으로 1개의 반도체층을 형성하고 있다. 또한, 반도체층(109)의 폭은, 소스 전극(106)과 드레인 전극(107)의 범위 내에서 형성하고 있으면 된다.
이와 같이, 직선 형상의 반도체층(109)을 1열의 화소간에서 공유하면, 도 1의 예와 마찬가지로, 노즐의 막힘 방지에 의한 코스트 저감과 스루풋 향상, 및 기 판의 신축에 기인하는 맞춤 어긋남의 문제를 저감하는 것이 가능해진다.
또한, 반도체층에서의 반도체 분자는 묘화 방향으로 배향하고, 배향한 방향으로 전류가 흐르기 쉽다고 하는 특징이 있다. 도 3과 같이, 반도체층(109)을 소스 전극(106) 및 드레인 전극(107)간의 전류 경로(채널)와 평행하게 형성함으로써, 반도체 분자의 배향 방향과 채널의 방향이 일치하여, 보다 높은 전계 효과 이동도를 얻을 수 있다.
도 4는, 소스 전극(106) 및 드레인 전극(107)을 반도체 묘화 방향과 직교하는 방향으로 길게 형성한 경우의 화소 평면도의 일례이다. 이와 같이 소스 전극(106) 및 드레인 전극(107)을 반도체 묘화 방향과 직교하는 방향으로 길게 형성함으로써, 즉 소스 전극(106) 및 드레인 전극(107)을 반도체층(109)과 직교하여 직선 형상으로 길게 형성함으로써, 반도체 묘화 방향과 직교 방향에 대한 맞춤 어긋남에 대한 보상을 늘릴 수 있어, 절연 기판(101)으로서 등방적으로 신축하는 2축 연신 기판을 이용한 경우라도 기판의 신축에 기인하는 맞춤 어긋남의 문제를 저감할 수 있다.
도 5는, 반도체층(109)을 형성하기 전에 미리, 두께 1 ㎛의 폴리이미드를 나노 프린팅법으로 2개의 격벽[격벽층(501)]을 형성한 경우의 화소 평면도의 일례이다.
2개의 격벽[격벽층(501)]은, 1개의 반도체층(109)과 마찬가지로, 1열의 복수의 화소에서 공유로 형성되고, 신호선(107')과 평행하게 직선 형상으로 배치되는 구성으로 하는, 즉 2개의 격벽[격벽층(501)]의 사이에 반도체층(109)을 형성한다. 이와 같은 구성에 의해, 반도체층(109)의 선폭을 균일하게 하는 것이 가능해진다. 도 4의 예와 같이, 반도체 폭에 의해 TFT의 채널 폭이 결정되는 구조에 대해 유효해진다.
이 격벽[격벽층(501)]은, 소스 전극(106) 상 및 드레인 전극(107) 상에 형성하고, 그사이에 반도체층(109)을 형성하는 경우(도 8, 도 12), 혹은 게이트 절연막(105) 상에 형성하고, 그사이에 소스 전극(106), 드레인 전극(107), 반도체막(109)을 형성하는 경우(도 10)가 있다. 격벽[격벽층(501)]에는, 폴리이미드 외에, 폴리비닐페놀, 폴리비닐알코올, 폴리이미드, 폴리아미드, 파릴렌, 폴리메틸메타클리레이트, 폴리염화비닐, 폴리아크릴로니트릴, 폴리(퍼플루오로에틸렌-코-부테닐비닐에테르), 폴리이소부틸렌, 폴리(4-메틸-1-펜텐), 폴리(프로필렌-코-(1-부텐)), 벤조시클로부텐 수지 등의 유기막, 감광성 재료, 감광성의 자기 조직화 단분자막, 질화 실리콘, 산화 알루미늄, 산화 탄탈 등의 무기막, 또는 그들의 적층막을 이용하고, 플라즈마 CVD법, 열증착법, 스퍼터법, 양극 산화법, 스프레이법, 스핀 코트법, 롤 코트법, 블레이드 코트법, 독터 롤법, 스크린 인쇄법, 나노 프린트법, 잉크젯법 등에 의해 형성할 수 있다.
마지막으로, 기판의 전체면을 덮도록 폴리실라잔 용액을 스핀 코트하고, 120 ℃에서 소성하여 SiO2로 변성시켜서, 두께 300 ㎚의 보호막(110)을 형성하였다. 보호막(110)은 산화 실리콘에 한하지 않고, 질화 실리콘 등의 무기막, 폴리비닐페놀, 폴리비닐알코올, 폴리이미드, 폴리아미드, 파릴렌, 폴리메틸메타클리레이트, 폴리 염화비닐, 폴리아크릴로니트릴, 폴리(퍼플루오로에틸렌-코-부테닐비닐에테르), 폴리이소부틸렌, 폴리(4-메틸-1-펜텐), 폴리(프로필렌-코-(1-부텐)), 벤조시클로부텐 수지 등의 유기막 또는 그들의 적층막을 이용하고, 플라즈마 CVD법, 열증착법, 스퍼터법, 양극 산화법, 스프레이법, 스핀 코트법, 롤 코트법, 블레이드 코트법, 독터 롤법, 스크린 인쇄법, 나노 프린트법, 잉크젯법 등에 의해 형성할 수 있다.
도 6은, 게이트 절연막(105)을 반도체층(109)과 마찬가지의 방법으로 신호선(107')과 평행하게 직선 형상으로 형성하고, 게이트 절연막(105)을 각 행의 화소간에서 공유화하도록 형성한 화소 평면도의 일례이다. 이와 같이 게이트 절연막(105)을 직선 형상으로 형성함으로써, 화소 전극(103)부에 컨택트 홀을 형성하는 공정을 생략하여, 스루풋을 향상시킬 수 있다. 또한, 게이트 절연막(105)은 반도체층(109)과 마찬가지로, 주사선(102')과 평행하게 직선 형상으로 형성하고, 게이트 절연막(105)을 각 열의 화소간에서 공유화하도록 형성해도 된다. 이들 경우에는, 축적 용량을 형성하지 않아도 되도록, 예를 들면 구동시키는 액정 등의 용량을 조정하는 것이 바람직하다.
도 7 및 도 8에, 본 발명을 이용한 박막 트랜지스터의 단면 개략도를 도시한다. 도 7은, 도 1, 도 2에서의 (A)-(A')의 단면, 도 8은, 도 5에서의 (A)-(A')의 단면이다.
본 실시예에서는, 절연 기판(101) 상에서 게이트 전극(102)을 형성하고, 게이트 전극(102) 상에 게이트 절연막(105)을 형성하고, 게이트 절연막(105) 상에 소스 전극(106) 및 드레인 전극(107)을 형성하고, 그 소스 전극(106) 및 드레인 전 극(107)간과 하방에 반도체층(109)을 형성하는, 즉 반도체층(109)의 하층에 게이트 전극(102), 소스 전극(106) 및 드레인 전극(107)이 배치된, 보텀 게이트/보텀 컨택트 구조를 갖는 TFT의 제작법을 나타냈다. 그러나 본 발명은, 이와 같은 보텀 게이트/보텀 컨택트 구조 외에, 도 9 및 도 10과 같이 절연 기판(101) 상에 게이트 전극(102)을 형성하고, 게이트 전극(102) 상에 게이트 절연막(105)을 형성하고, 게이트 절연막(105) 상에 반도체층(109)을 형성하고, 반도체층(109) 상에 소스 전극(106) 및 드레인 전극(107)을 형성하는, 즉 반도체층(109)의 하층에 게이트 전극(102)이, 반도체층(109)의 상층에 소스 전극(106), 드레인 전극(107)이 배치된 보텀 게이트/보텀 컨택트 구조를 갖는 TFT나, 도 11 및 도 12와 같이 절연 기판(101) 상에 소스 전극(106) 및 드레인 전극(107)을 형성하고, 소스 전극(106) 및 드레인 전극(107) 상에 반도체층(109)을 형성하고, 반도체층 상에 게이트 절연막(105)을 형성하고, 게이트 절연막(105) 상에 게이트 전극(102)을 형성하는, 즉 반도체층(109)의 상층에 게이트 전극(102)이, 반도체층(109)의 하층에 소스 전극(106), 드레인 전극(107)이 배치된 톱 게이트/보텀 컨택트 구조 등을 갖는 TFT에 대해서도 적용하는 것이 가능하다.
이상과 같이 제작한 TFT 기판을 이용하여, 액정 소자나 전기 영동 소자 등을 구동시키는 것이 가능하다.
[실시예 2]
도 13 및 도 14를 이용하여 본 발명의 제2 실시예에 대해 설명한다.
본 실시예는, 실시예 1과 마찬가지로 보텀 게이트/보텀 컨택트 구조이다.
절연 기판(101)에는, 기판 양면에 두께 100 ㎚의 SiO2의 배리어막을 붙인 폴리에틸렌테레프탈레이트 기판을 이용하였다. 절연 기판(101)은, 실시예 1과 마찬가지로 절연성의 재료이면 넓은 범위로부터 선택하는 것이 가능하다. 그 위에, ITO의 게이트 전극(1301), 주사선(1301') 및 공통 배선(1302)을 형성하였다. 게이트 전극(1301), 주사선(1301') 및 공통 배선(1302)은 투명한 도전체이면 특별히 한정되는 것은 아니며, IZO 등을 이용해도 된다. 다음에, Al에 의해 화소 전극(1303)을 두께 150 ㎚로 형성하였다. 화소 전극(1303)은, 광을 반사하는 도전체이면 특별히 한정되는 것은 아니며, 실시예 1과 마찬가지로 넓은 범위로부터 선택하는 것이 가능하다.
또한, 도 14와 같이, 광을 반사하는 도전체와 ITO나 IZO를 이용한 투명 전극(1304)과 조합한 반투과형의 화소 전극을 형성하는 것도 가능하다. 그때에는, 게이트 전극(1301), 주사선(1301') 및 공통 배선(1302)과 투명 전극(1304)을 동시에 형성하면 된다.
다음에, 폴리실라잔 용액을 스핀 코트한 후, 120 ℃에서 소성하여 두께 300 ㎚의 Si02막을 형성하고, 공통 배선(1302) 상의 일부와 화소 전극(1303) 상의 SiO2막을 제거하여, 게이트 절연막(105)을 형성하였다. 게이트 절연막(105)에는, 실시예 1과 마찬가지로 절연성의 재료이면 넓은 범위로부터 선택하는 것이 가능하다.
다음에, Au의 소스 전극(106) 및 드레인 전극(107), 신호선(107'), 유지 전극(1307)을 두께 50 ㎚로 형성하였다. 소스 전극(106) 및 드레인 전극(107), 신호 선(107'), 유지 전극(1307)의 재료는, 도전체이면 특별히 한정되는 것은 아니며, 실시예 1과 마찬가지로 넓은 범위로부터 선택하는 것이 가능하고, 그들을 적층시켜서 형성하는 것도 가능하다. 그 후, 대기 중에 방치함으로써, 화소 전극(1303) 상에 두께 2 ㎚의 자연 산화막(1305)을 형성하였다.
다음에, 일부에 불소기로 종단된 탄소쇄를 갖는 발액성 단분자인,
CF3(CF2)7(CH)2SiCl3 등으로 대표되는 불화알킬계 실란 커플링제 등을 딥 코트법으로 도포한 후, 절연 기판(101)의 이면으로부터 노광하여 발액막(1306)을 형성하였다. 발액막(1306)은 광으로 분해하기 때문에, 절연 기판(101)의 이면으로부터의 광을 반사하는 화소 전극(1303) 상에만 형성된다.
다음에, 가용성의 펜타센 유도체를 노즐젯 장치로 실시예 1과 마찬가지로 화소의 행 혹은 열간을 횡단하도록 연속적으로 도포하고, 100 ℃에서 소성하여 두께 100 ㎚의 반도체층(109)을 형성하였다.
이때 발액막(1306)은, 화소 전극(1303) 상에 화소 전극(1303)과 동일 패턴으로 형성된다. 그 후 반도체를 도포 형성하면, 화소 전극(1303) 상부는 반도체가 발액막(1306)에 의해 튕겨져 부착되지 않는다.
이상과 같이, 반도체 용액이 화소 전극(13O3) 상부의 게이트 절연막(105)은 발액막(1306)에 의해 튀기기 때문에, 반도체층(109)은 발액막(1306)에 의해 분단된 형태로 형성된다. 반도체층(109)을 발액막(1306)에 의해 분단함으로써, 반도체층(109)을 통해서 흐르는 TFT간의 미소한 리크 전류를 방지하여, 화소간의 크로스 토크를 방지하는 것이 가능해진다.
또한, 반도체층(109)은, 실시예 1과 마찬가지로 반도체 재료이면 넓은 범위로부터 선택하는 것이 가능하다.
마지막으로, 기판의 전체면을 덮도록 폴리실란잔 용액을 스핀 코트하고, 120 ℃에서 소성하여 SiO2로 변성시켜서, 두께 300 ㎚의 보호막(110)을 형성하였다. 보호막(110)은, 실시예 1과 같이 절연성의 재료이면 넓은 범위로부터 선택하는 것이 가능하다.
본 실시예에서도, 도 13은 도 1의 발명과 마찬가지로 1개의 반도체층(109)이 1열의 복수의 화소에 공유하여 형성되고, 신호선(107')과 평행하여 직선 형상으로 형성된 구성이며, 도 14는 도 3의 발명과 마찬가지로 1개의 반도체층(109)이 1열의 복수의 화소에 공유하여 형성되고, 주사선과 평행하여 직선 형상으로 형성된 구성이다.
또한, 실시예 1과 마찬가지로, 소스 전극(106) 및 드레인 전극(107)을 반도체 묘화 방향과 직교하는 방향으로 길게 형성함으로써, 반도체 묘화 방향과 직교 방향에 대한 맞춤 어긋남에 대한 보상을 늘릴 수 있다. 또한, 반도체층(109)을 형성하기 전에 미리, 격벽[격벽층(501)]을 형성함으로써 반도체층(109)의 선폭을 균일화하는 것이 가능해진다. 또한, 게이트 절연막(105)을 반도체층(109)과 마찬가지의 방법으로 직선 형상으로 형성하고, 게이트 절연막(105)을 각 행 혹은 각 열의 화소간에서 공유화하도록 형성함으로써, 화소 전극부에 컨택트 홀을 형성하는 공정 을 생략하여, 스루풋을 향상할 수도 있다. 또한, 보톰 게이트/보텀 컨택트 구조 외에, 보텀 게이트/톱 컨택트 구조나 톱 게이트/보텀 컨택트 구조 등을 갖는 TFT에 대해서도 적용하는 것이 가능하다.
이상과 같이 제작한 TFT 기판을 이용하여, 액정 소자나 전기 영동 소자 등을 구동시키는 것이 가능하다.
즉, 실시예 1의 특징 구성을 가함으로써, 실시예 1 및 실시예 2 양방의 효과를 달성할 수 있다.
[실시예 3]
도 15 및 도 16을 이용하여 본 발명의 제3 실시예에 대해 설명한다.
절연 기판(101)에는, 석영 기판을 이용하였다. 다음에, 동의 나노 입자를 분산시킨 용액을 잉크젯 장치를 이용하여 돌출시켜, 두께 100 ㎚의 게이트 전극(1501) 및 주사선(1501')을 형성하였다. 게이트 전극(1501) 및 주사선(1501')은 동에 한하지 않고, 실시예 1과 마찬가지로 도전성의 재료이면 넓은 범위로부터 선택하는 것이 가능하다.
다음에, 폴리실라잔 용액을 스핀 코트한 후, 120 ℃에서 소성하여 두께 300 ㎚의 Si02막을 형성하여, 게이트 절연막(105)을 형성하였다. 게이트 절연막(105)은, 산화 실리콘 이외에도, 질화 실리콘(Si3N4), 산질화 실리콘(SiON), 산화 알루미늄(Al2O), 산화 지르코늄(ZrO2), 산화 탄탈(Ta2O5), 산화 지르코늄(ZrO2), 산화 란탄(La2O3)을, 플라즈마 화학 기상 성장법 또는 졸겔법으로 형성한 것을 이용해도 된 다. 또한, 유기 재료로서는, 폴리비닐페놀(PVP), 폴리메틸메타클리레이트(PMMA)의 스핀 코트막을 이용해도 된다. 다음에, 일부에 불소기로 종단된 탄소쇄를 갖는 발액성 단분자인, CF3(CF2)7(CH)2SiC13 등으로 대표되는 불화 알킬계 실란 커플링제 등을 딥 코트법으로 도포 후, 절연 기판(101)의 이면으로부터 노광하여 발액막(1502)을 형성하였다. 발액막(1502)은 광에 의해 분해하기 때문에, 절연 기판(101)의 이면으로부터의 광을 반사하는 게이트 전극(1501) 및 주사선(1501') 상부의 게이트 절연막(105)에만 형성된다.
다음에, 발액막(1502)에 둘러싸인 친수 영역에, 동의 나노 입자를 분산시킨 용액을 잉크젯 장치를 이용하여 돌출시켜서 도포하고, 그 후 소성하여 소스 전극(화소 전극)(1503) 및 신호선(드레인 전극)(1504)을 형성하였다. 도전성 잉크로서는, 감광성 발액막으로 형성한 발액 영역으로부터 튕겨져, 감광성 발액막이 제거된 친액 영역에 젖어 퍼지는 특성을 갖고, 소성 후에 충분히 낮은 저항 값을 나타내는 액체 재료이면 되고, 구체적인 재료로서, Au, Ag, Pd, Pt, Cu, Ni 등을 주성분으로 하는 직경 약 10 ㎚ 이하의 금속 초미립자 또는 금속착체가, 물, 톨루엔, 키시렌 등의 용매에 분산된 용액을 사용할 수 있다. 또한, 투명 전극 재료의 ITO(인듐 주석 산화물) 형성에는, In(O-i-C3H7)3과 Sn(O-i-C3H7)3 등의 금속 알콕시드가 물, 알코올 용매에 분산된 용액을 사용할 수 있다. 또한, 이 이외의 투명 전극 재료로서, 도전성 고분자인 PSS(폴리스틸렌술폰산)를 도프한 PEDOT(폴리-3, 4-에틸렌디옥시티오펜), 폴리아닐린(PAn), 폴리피롤(PPy) 등의 수용액을 사용할 수 있다.
다음에, 절연 기판(101)의 표면으로부터 노광하여 발액막(1502)을 제거한 후, 가용성의 펜타센 유도체를 노즐젯 장치로 실시예 1과 마찬가지로 화소의 행간을 횡단하도록 연속적으로 도포하고, 100 ℃에서 소성하여 두께 100 ㎚의 반도체층(109)을 형성하였다. 반도체층(109)은, 실시예 1과 마찬가지로 반도체 재료이면 넓은 범위로부터 선택하는 것이 가능하다. 발액막(1502)은, 소스 전극(화소 전극)(1503) 및 신호선(드레인 전극)(1504)을 형성하는 용액에 대해서는 발액성을 갖지만, 반도체층(109)을 형성하는 용액에 대해서는 친액성을 갖는다 라고 하는 것처럼, 친발의 선택성을 갖게 하는 것도 가능하다. 이와 같은 경우에는, 반도체층(109)을 형성하기 전에, 발액막(1502)을 제거할 필요는 없다. 또한, 발액막(1502)이 반도체층(109)을 형성하는 용액에 대해서도 발액성을 갖는 경우에는, 절연 기판(101)의 표면으로부터 부분적으로 노광하여 발액막(1502)을 부분적으로 제거한 후, 반도체 용액을 노즐젯 장치 등을 이용하여 화소의 행간을 횡단하도록 연속적으로 도포함으로써, 도 16에 도시한 바와 같이 반도체층(109)은 부분적으로 남은 발액막(1502)에 의해 분단된 형태로 형성된다. 반도체층(109)을 발액막(1502)에 의해 분단함으로써, 반도체층(109)을 통해 흐르는 TFT간의 미소한 리크 전류를 방지하여, 화소간의 크로스토크를 방지하는 것이 가능해진다.
본 실시예에서는 도 15 및 도 16에 도시한 바와 같이, 화소 우측 상부의 게이트 전극(1501)[주사선(1501')]에 L자의 오목부를 갖게 하고 있다. 이 오목부 부분에서, 인접하는 화소간의 간격이 넓어져 있고, 도포 형성된 반도체층(109)의 선폭이 어느 정도 넓어졌을 때에도 반도체층(109)과 인접한 화소의 소스 전극(화소 전극)(1503)의 연결을 방지할 수 있다. 이 오목부는 L자에 한하지 않고, 반도체층(109)과 인접한 화소의 소스 전극(화소 전극)의 연결을 방지할 수 있으면, 즉 반도체층(109)이 인접하는 화소의 소스 전극(화소 전극)과 전기적으로 접속되어 있지 않으면, 넓은 범위의 형상으로부터 선택하는 것이 가능하다.
마지막으로, 기판의 전체면을 덮도록 폴리실라잔 용액을 스핀 코트하고, 120 ℃에서 소성하여 SiO2로 변성시켜서, 두께 300 ㎚의 보호막(110)을 형성하였다. 보호막(110)은, 실시예 1과 마찬가지로 절연성의 재료이면 넓은 범위로부터 선택하는 것이 가능하다.
이상과 같이 제작한 TFT 기판을 이용하여, 액정 소자나 전기 영동 표시 소자를 구동시키는 것이 가능하다.
[실시예 4]
도 17 ~ 도 20을 이용하여 본 발명의 제4 실시예에 대해 설명한다. 도 17 ~ 도 20은 화소의 평면도를 도시하고 있다.
절연 기판(101)에는, 기판 양면에 두께 100 ㎚의 SiO2의 배리어막을 붙인 폴리에틸렌테레프탈레이트 기판을 이용하였다. 절연 기판(101)은, 실시예 1과 마찬가지로 절연성의 재료이면 넓은 범위로부터 선택하는 것이 가능하다. 그 위에, IZO의 하부 전극(1701), 게이트 전극(1702), 주사선(1702') 및 어스선(1703)을 형성하였다. 하부 전극(1701), 게이트 전극(1702), 주사선(1702') 및 어스선(1703)은 도전체이면 특별히 한정되는 것은 아니며, 실시예 1과 마찬가지로 넓은 범위로 부터 선택하는 것이 가능하다.
다음에, 폴리실라잔 용액을 스핀 코트한 후, 12O ℃에서 소성하여 두께 300 ㎚의 Si02막을 형성하고, 하부 전극(1701) 상의 SiO2막을 제거하여, 게이트 절연막(105)을 형성하였다. 게이트 절연막(105)에는, 실시예 1과 마찬가지로 절연성의 재료이면 넓은 범위로부터 선택하는 것이 가능하다. 또한, 게이트 절연막(105)을 실시예 1과 마찬가지의 방법으로 직선 형상으로 형성하고, 게이트 절연막(105)을 각 행 혹은 각 열의 화소간에서 공유하도록 형성함으로써, 화소 전극부에 컨택트 홀을 형성하는 공정을 생략하여, 스루풋을 향상시킬 수도 있다.
다음에, Au의 소스 전극(106) 및 드레인 전극(107), 신호선(107') 및 제2 게이트 전극(1704)을 두께 50 ㎚로 형성하였다. 이때, 신호선(107')과 제2 게이트 전극(1704)은 접속되어 있다. 소스 전극(106) 및 드레인 전극(107), 신호선(107') 및 제2 게이트 전극(1704)의 재료는, 도전체이면 특별히 한정되는 것은 아니며, 실시예 1과 마찬가지로 도전체이면 넓은 범위로부터 선택하는 것이 가능하고, 그들을 적층시켜 형성하는 것도 가능하다.
다음에, 가용성의 펜타센 유도체를 노즐젯 장치로 실시예 1과 마찬가지로 화소의 행 혹은 열간을 횡단하도록 연속적으로 도포하고, 100 ℃에서 소성하여 두께 100 ㎚의 반도체층(109)을 형성하였다. 반도체층(109)은, 실시예 1과 마찬가지로 반도체 재료이면 넓은 범위로부터 선택하는 것이 가능하다.
다음에, 폴리실라잔 용액을 스핀 코트한 후, 120 ℃에서 소성하여 두께 3OO ㎚의 Si02막을 형성하고, 하부 전극(1701) 상의 SiO2막을 제거하여, 제2 게이트 절연막(105')을 형성하였다. 게이트 절연막(105)에는, 실시예 1과 마찬가지로 절연성의 재료이면 넓은 범위로부터 선택하는 것이 가능하다. 또한, 게이트 절연막(105)을 실시예 1과 마찬가지의 방법으로 직선 형상으로 형성하고, 제２ 게이트 절연막(105')을 각 행 혹은 각 열의 화소간에서 공유하도록 형성함으로써, 화소 전극부에 컨택트 홀을 형성하는 공정을 생략하여, 스루풋을 향상시킬 수도 있다.
다음에, 금의 나노 입자를 분산시킨 용액을 잉크젯 장치를 이용하여 돌출시켜 도포하고, 그후 소성하여 제2 소스 전극(1705), 제2 어드레인 전극(1706) 및 점등 제어 전원에 접속되는 어드레스선(1706')을 형성하였다. 이때, 하부 전극(1701)과 제2 소스 전극(1705)이 접속된다. 또한, 하부 전극(1701)과 제2 드레인 전극(1706)간에서 신호 축적 용량을 형성하고 있다. 도전성 잉크로서는, 감광성 발액막으로 형성한 발액 영역으로부터 튕겨져, 감광성 발액막이 제거된 친액 영역에 젖어 퍼지는 특성을 갖고, 소성 후 충분히 낮은 저항 값을 보이는 액체 재료이면 되고, 구체적인 재료로서, Au, Ag, Pd, Pt, Cu, Ni, 등을 주성분으로 하는 직경 약 10 ㎚ 이하의 금속 초미립자 또는 금속 착체가, 물, 톨루엔, 키시렌 등의 용매에 분산한 용액을 사용할 수 있다. 또한, 투명 전극 재료의 ITO(인듐 주석 산화물) 형성에는, In(O-i-C3H7)3과 Sn(O-i-C3H7)3 등의 금속 알콕시드가 물, 알코올 용매에 분산된 용액을 사용할 수 있다. 또한, 이 이외의 투명 전극 재료로서, 도전성 고분자인 PSS(폴리스틸렌술폰산)를 도프한 PEDOT(폴리-3, 4-에틸렌디옥시티오펜), 폴리아닐린(PAn), 폴리피롤(PPy) 등의 수용액을 사용할 수 있다. 또한, Al, Cu, Ti, Cr, Au, Ag, Ni, Pd, Pt, Ta와 같은 금속 외, ITO, 산화 주석과 같은 투명 도전 재료, 폴리아닐린이나 폴리3, 4-에틸렌디옥시티오펜/폴리스틸렌술포네이트와 같은 유기 도전체 등을 이용하고, 열증착법, 스퍼터법, 전해 중합법, 무전해 도금법, 전기 도금법, 핫 스탬핑법 등의 공지된 방법에 의해 형성할 수 있다. 상기 소스 전극 및 드레인 전극은 단층 구조로서 뿐만 아니라, 복수층을 서로 겹치게 한 구조로도 사용할 수 있다. 또한, 제2 소스 전극(1705), 제2 드레인 전극(1706) 및 점등 제어 전원에 접속되는 어드레스선(1706')은, 포토리소그래피법, 새도우 마스크법 등을 이용하여, 원하는 형상으로 가공된다.
도 17, 도 19, 도 20은, 실시예 1의 도 1과 마찬가지로, 1개의 반도체층이, 1열의 복수의 화소에서 공유하여 걸쳐서 형성되고, 신호선과 평행하여 직선 형상으로 형성된 구조이다.
본 실시예에서는, 1개의 화소 내에 2개의 박막 트랜지스터(이하, TFT라 함)를 갖고 있고, 2개의 TFT의 채널부를 직선 상에 배치함으로써, 반도체층(109)을 1개의 직선 형상으로 묘화할 수 있도록 궁리되어 있다. 본 실시예에서는, 1개의 화소 내에 2개의 TFT를 갖는 예를 나타냈지만, TFT가 3개 이상의 복수개로 된 경우에서도, 각각의 TFT의 채널부를 직선 상에 배치함으로써, 반도체층(109)을 1개의 직선 형상으로 묘화할 수 있다.
복수의 TFT를 1 화소 내에 설치함으로써, 0LED 소자를 구동시키는 것이 가능해진다.
본 실시예에서도, 실시예 1과 마찬가지로, 소스 전극(106) 및 드레인 전극(107), 제2 소스 전극(1705) 및 제2 드레인 전극(1706)을 반도체 묘화 방향과 직교하는 방향으로 길게 형성함으로써, 반도체 묘화 방향과 직교 방향에 대한 맞춤 어긋남에 대한 보상을 늘릴 수 있다.
또한, 실시예 1의 도 5, 도 8, 도 10과 같이 반도체층(109)을 형성하기 전에 미리, 2개의 격벽(401)을 소스 전극 상 및 드레인 전극 상에 형성, 또는 게이트 절연 상에 형성하고 그 격벽(401)간에 반도체층을 형성함으로써 반도체층(109)의 선폭을 균일화하는 것이 가능해진다.
이상과 같이 제작한 TFT 기판을 이용하여, 유기 일렉트로루미네센스 소자 등을 구동시키는 것이 가능하다.
도 1은, 본 발명에 따른 표시 장치의 등가 회로 및 화소부의 평면 구조예를 도시하는 도면.
도 2는 본 발명에 따른 표시 장치의 화소부의 다른 평면 구조예를 도시하는 도면.
도 3은, 본 발명에 따른 표시 장치의 화소부의 다른 평면 구조예를 도시하는 도면.
도 4는, 본 발명에 따른 표시 장치의 화소부의 다른 평면 구조예를 도시하는 도면.
도 5는, 본 발명에 따른 표시 장치의 화소부의 다른 평면 구조예를 도시하는 도면.
도 6은, 본 발명에 따른 표시 장치의 화소부의 다른 평면 구조예를 도시하는 도면.
도 7은, 본 발명의 도 1, 도 2의 박막 트랜지스터의 일단면 구조예를 도시하는 도면.
도 8은, 본 발명의 도 5의 박막 트랜지스터의 일단면 구조예를 도시하는 도면.
도 9는, 본 발명의 박막 트랜지스터의 다른 단면 구조예를 도시하는 도면.
도 10은, 본 발명의 박막 트랜지스터의 다른 단면 구조예를 도시하는 도면.
도 11은, 본 발명의 박막 트랜지스터의 다른 단면 구조예를 도시하는 도면.
도 12는, 본 발명의 박막 트랜지스터의 다른 단면 구조예를 도시하는 도면.
도 13은, 본 발명에 따른 표시 장치의 화소부의 다른 평면 구조예를 도시하는 도면.
도 14는, 본 발명에 따른 표시 장치의 화소부의 다른 평면 구조예를 도시하는 도면이다.
도 15는, 본 발명에 따른 표시 장치의 일평면 구조예를 도시하는 도면.
도 16은, 본 발명에 따른 표시 장치의 일평면 구조예를 도시하는 도면.
도 17은, 본 발명에 따른 표시 장치의 화소부의 다른 평면 구조예를 도시하는 도면.
도 18은, 본 발명에 따른 표시 장치의 화소부의 다른 평면 구조예를 도시하는 도면.
도 19는, 본 발명에 따른 표시 장치의 화소부의 다른 평면 구조예를 도시하는 도면.
도 20은, 본 발명에 따른 표시 장치의 화소부의 다른 평면 구조예를 도시하는 도면.
도 21은, 본 발명에 따른 표시 장치의 화소부가 매트릭스 형상으로 배치된 평면 구조예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : 절연 기판
102 : 게이트 전극
102', 1301', 1501', 1702' : 주사선
103, 1303, 1304 : 화소 전극
104 : 공통 배선
104', 13O7 : 유지 전극
105 : 게이트 절연막
106 : 소스 전극
107 : 드레인 전극
107' : 신호선
108 : 단분자막
109 : 반도체층
110 : 보호막
501 : 격벽층
1301, 1501, 1702 : 게이트 전극
1302 : 공통 배선
1305 : 자연 산화막
1306, 1502 : 발액막
1503 : 소스 전극(화소 전극)
1504 : 신호선(드레인 전극)
1701 : 하부 전극
1703 : 어스선
1704 : 제2 게이트 전극
1705 : 제2 소스 전극
1706 : 제2 드레인 전극

Claims (15)

  1. 복수의 신호선과, 상기 복수의 신호선과 직교하여 배치된 복수의 주사선과, 상기 복수의 신호선과 상기 복수의 주사선으로 둘러싸인 복수의 화소와, 상기 복수의 화소의 각각에 배치된 박막 트랜지스터를 갖고, 복수의 화소가 매트릭스 형상으로 배치된 액티브 매트릭스형의 표시 장치로서,
    상기 박막 트랜지스터는 기판과, 게이트 전극과, 게이트 절연막과, 소스 전극 및 드레인 전극과, 반도체층을 갖고,
    상기 반도체층은 복수의 화소에 걸치고, 또한 상기 신호선에 평행하여 직선 형상으로 배치된 표시 장치.
  2. 복수의 신호선과, 상기 복수의 신호선과 직교하여 배치된 복수의 주사선과, 상기 복수의 신호선과 상기 복수의 주사선으로 둘러싸인 복수의 화소와, 상기 복수의 화소의 각각에 배치된 박막 트랜지스터를 갖고, 복수의 화소가 매트릭스 형상으로 배치된 액티브 매트릭스형의 표시 장치로서,
    상기 박막 트랜지스터는 기판과, 게이트 전극과, 게이트 절연막과, 소스 전극 및 드레인 전극과, 반도체층을 갖고,
    상기 반도체층은 복수의 화소에 걸치고, 또한 상기 주사선에 평행하여 직선 형상으로 배치된 표시 장치.
  3. 제1항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은, 상기 주사선과 평행하고, 또한 상기 반도체층과 수직으로 직선 형상으로 배치된 표시 장치.
  4. 복수의 신호선과, 상기 복수의 신호선과 직교하여 배치된 복수의 주사선과, 상기 복수의 신호선과 상기 복수의 주사선으로 둘러싸인 복수의 화소와, 상기 복수의 화소의 각각에 배치된 박막 트랜지스터를 갖고, 복수의 화소가 매트릭스 형상으로 배치된 액티브 매트릭스형의 표시 장치로서,
    상기 박막 트랜지스터는 기판과, 게이트 전극과, 게이트 절연막과, 소스 전극 및 드레인 전극과, 반도체층을 갖고,
    상기 소스 전극 상 및 상기 드레인 전극 상, 또는 상기 게이트 절연막 상에 각각 배치되고, 상기 신호선에 평행하여 직선 형상으로 배치된 2개의 격벽을 갖고,
    상기 반도체층은, 상기 2개의 격벽간에 배치되고, 복수의 화소에 걸치고, 또한 상기 신호선에 평행하여 직선 형상으로 배치된 표시 장치.
  5. 제1항에 있어서,
    상기 게이트 절연막은, 상기 반도체층과 평행하고, 또한 직선 형상으로 배치된 표시 장치.
  6. 제1항에 있어서,
    상기 게이트 전극은, 상기 기판 상에 형성되고,
    상기 게이트 절연막은, 상기 게이트 전극 상에 형성되고,
    상기 소스 전극 및 상기 게이트 전극은, 상기 게이트 절연막 상에 형성되고,
    상기 반도체층은, 상기 소스 전극과 상기 게이트 전극간에 형성된 표시 장치.
  7. 제1항에 있어서,
    상기 게이트 전극은, 상기 기판 상에 형성되고,
    상기 게이트 절연막은, 상기 게이트 전극 상에 형성되고,
    상기 반도체층은, 상기 게이트 절연막 상에 형성되고,
    상기 소스 전극 및 상기 게이트 전극은, 상기 반도체층 상에 형성된 표시 장치.
  8. 제1항에 있어서,
    상기 소스 전극 및 상기 게이트 전극은, 상기 기판 상에 형성되고,
    상기 반도체층은, 상기 소스 전극 및 상기 게이트 전극 상에 형성되고,
    상기 게이트 절연막은, 상기 반도체층 상에 형성되고,
    상기 게이트 전극은, 상기 게이트 절연막 상에 형성된 표시 장치.
  9. 제4항에 있어서,
    상기 2개의 격벽은, 감광성 재료로 형성된 표시 장치.
  10. 제4항에 있어서,
    상기 2개의 격벽은, 자기 조직화 단분자막으로 형성된 표시 장치.
  11. 제1항에 있어서,
    상기 박막 트랜지스터의 상기 기판은, 폴리에틸렌테레프탈레이트로 형성된 절연 기판인 표시 장치.
  12. 제1항에 있어서,
    상기 박막 트랜지스터의 상기 기판은, 1축 연신된 폴리에틸렌테레프탈레이트로 형성된 절연 기판이며,
    상기 반도체층은, 상기 절연 기판의 연신 방향에 대해 직교하여 형성된 표시 장치.
  13. 제1항에 있어서,
    상기 반도체층은, 인접하는 화소의 소스 전극과 전기적으로 분리되어 있는 표시 장치.
  14. 제1항에 있어서,
    상기 박막 트랜지스터는, 1개의 화소 내에 복수개 배치된 표시 장치.
  15. 제1항에 있어서,
    상기 반도체층은, 유기 재료로 형성된 표시 장치.
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