TW202115917A - 半導體裝置和其製造方法 - Google Patents

半導體裝置和其製造方法 Download PDF

Info

Publication number
TW202115917A
TW202115917A TW109132559A TW109132559A TW202115917A TW 202115917 A TW202115917 A TW 202115917A TW 109132559 A TW109132559 A TW 109132559A TW 109132559 A TW109132559 A TW 109132559A TW 202115917 A TW202115917 A TW 202115917A
Authority
TW
Taiwan
Prior art keywords
layer
electrode
thin film
film transistor
substrate
Prior art date
Application number
TW109132559A
Other languages
English (en)
Inventor
山崎舜平
秋元健吾
河江大輔
Original Assignee
日商半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商半導體能源研究所股份有限公司 filed Critical 日商半導體能源研究所股份有限公司
Publication of TW202115917A publication Critical patent/TW202115917A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H10K10/84—Ohmic electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Abstract

本發明揭示了一種結構及其製造方法，藉由該結構可減輕可能在底閘薄膜電晶體中的源極電極與汲極電極之間出現的電場集中，並抑制開關特性的的劣化。製造了一種底閘薄膜電晶體，在該底閘薄膜電晶體中氧化物半導體層被設置在源極電極和汲極電極上，而且與氧化物半導體層接觸的源極電極的側表面的角θ1和與氧化物半導體層接觸的汲極電極的側表面的角θ2分別被設置為大於或等於20°且小於90°，從而增大了各個電極的側表面中從上邊緣到下邊緣的距離。

Description

半導體裝置和其製造方法
本發明係關於一種使用氧化物半導體的顯示裝置及其製造方法。
如通常在液晶顯示裝置中所見到地，在諸如玻璃基板之類的平板上形成的薄膜電晶體是使用非晶矽或多晶矽製造的。使用非晶矽製造的薄膜電晶體具有低場效應遷移率，但能在較大的玻璃基板上形成。反之，使用晶體矽製造的薄膜電晶體具有高場效應遷移率，但由於諸如雷射退火之類的結晶步驟的必要，不是總適合於在較大的玻璃基板上形成這樣的電晶體。
鑒於上述描述，已經注意到使用氧化物半導體製造薄膜電晶體並將其應用於電子電器或光學裝置的技術。例如，專利文獻1和專利文獻2公開了使用氧化鋅或In-Ga-Zn-O基氧化物半導體來形成氧化膜半導體膜以製造薄膜電晶體、以及使用這樣的電晶體作為圖像顯示裝置 的開關元件等的技術。
專利文獻1：日本已公開專利申請No.2007-123861
專利文獻2：日本已公開專利申請No.2007-096055
本發明的一個目的是提供一種結構及其製造方法，藉由該結構可減輕在底閘薄膜電晶體中的源極電極與汲極電極之間可能出現的電場集中，並抑制開關特性的劣化。
此外，本發明的一個目的是提供一種結構及其製造方法，藉由該結構能改善氧化物半導體層的覆蓋。
根據本發明，製造了一種底閘薄膜電晶體，在該底閘薄膜電晶體中氧化物半導體層被設置在源極電極和汲極電極上，而且與氧化物半導體層接觸的源極電極的側表面的角θ1和與氧化物半導體層接觸的汲極電極的側表面的角θ2分別被設置為大於或等於20°且小於90°，從而增大了各個電極的側表面中從上邊緣到下邊緣的距離。
此說明書中公開的本發明的一個實施例是一種半導體裝置，其中在具有絕緣表面的基板上形成閘極電極，在該閘極電極上形成絕緣層，在該絕緣層上形成源和汲極電極層，在源和汲極電極各自彼此相對的側表面之間形成氧化物半導體層以與閘極電極重疊，且該氧化物半導體層與閘極電極之間插入有絕緣層，而且基板表面與源極電極的側表面之間形成的角和基板表面與汲極電極的側表面之間形成的角分別大於或等於20°且小於90°。
藉由上述實施例，可實現那些目的中的至少一個。
至少在源和汲極電極的側表面上形成天然氧化物膜，這取決於源和汲極電極的金屬材料。在蝕刻以形成源和汲極電極之後，藉由暴露在諸如空氣之類的包含氧氣的氣氛中形成天然氧化物膜。還在蝕刻以形成源和汲極電極之後，利用沈積氧化物半導體層的氣氛中所包含的氧氣來形成天然氧化物膜。
為防止在電極上形成天然氧化物膜，較佳的在不暴露至空氣的情況下，在藉由濺射方法形成的金屬膜上並與之接觸地連續形成緩衝層(也稱為n+層)。此緩衝層是氧化物半導體層，它具有比其上形成的氧化物半導體層更小的電阻，而且作用當成源區和汲區。
在上述實施例中，緩衝層被設置在源和汲極電極的上表面上，而氧化物半導體層被設置在緩衝層上。在不暴露給空氣的情況下連續形成緩衝層(也稱為n+層)，這樣防止在源和汲極電極的上表面上形成天然氧化物膜。
此外，在該底閘薄膜電晶體中，當藉由對閘極電極施加足夠高於臨界值電壓的電壓而使電晶體導通時，汲極電流的通路(通道長度方向中的電流通路)從汲極電極開始通過位於與閘極絕緣膜所成介面附近的氧化物半導體層到源極電極。
注意，在源和汲極電極上設置有氧化物半導體層的底閘薄膜電晶體的通道長度對應於源和汲極電極之間的最短距離，而且是位於源和汲極電極之間的、位於與閘極絕緣 膜所成的介面附近的那部分氧化物半導體層的距離。
在汲極電極和源極電極中的每一個的上表面上形成n+層並與該上表面接觸的情況下，當各個電極的側表面上形成的天然氧化物膜的電導率低時，汲極電流的主通路從汲極電極開始，並通過n+層、位於與汲極電極的側表面所成的介面附近的那部分氧化物半導體層、位於與閘極絕緣膜所成的介面附近的那部分氧化物半導體層、位於與源極電極的側表面所成的介面附近的那部分氧化物半導體層以及n+層到源極電極。對於藉由濺射方法形成的氧化物半導體層，與形成該膜的表面所成介面附近的膜品質傾向於受形成該膜表面的材料的影響。此處的氧化物半導體層具有與不同材料的至少三個介面：與n+層的介面、與源和汲極電極中的每一個的側面的介面、以及與閘極絕緣膜的介面。因此，在該氧化物半導體層中，與汲極電極的側表面上的天然氧化物膜的介面態不同於與閘極絕緣膜的介面態，因此位於與汲極電極的側表面所成的介面附近的那部分氧化物半導體層起第一電場鬆弛區的作用。同樣，在該氧化物半導體層中，與源極電極層的側表面上的天然氧化物膜的介面態不同於與閘極絕緣膜的介面態，因此位於與源極電極的側表面所成的介面附近的那部分氧化物半導體層起第二電場鬆弛區的作用。
如上所述，與源極電極和汲極電極的側表面重疊的氧化物半導體層區域起電場鬆弛區的作用。
作為在此說明書中使用的氧化物半導體，形成描述為 InMO3(ZnO)m(m>0)的薄膜，而且製造了使用該薄膜作為半導體層的薄膜電晶體。注意，M表示從Ga、Fe、Ni、Mn以及Co中選擇的單種金屬元素或多種金屬元素。例如，在某些情況下M是Ga，而且M包括除Ga之外的另一種金屬元素，在某些情況下諸如Ga和Ni或Ga和Fe。而且，在該氧化物半導體中，在某些情況下，除包含該金屬元素作為M之外，還包含諸如Fe或Ni之類的過渡金屬元素或過渡金屬的氧化物作為雜質元素。在此說明書中，此薄膜也稱為In-Ga-Zn-O基非單晶膜。
藉由X射線衍射(XRD)觀測到非晶結構作為In-Ga-Zn-O基非單晶膜的晶體結構。注意，在藉由濺射方法沈積膜之後，對要觀測的In-Ga-Zn-O非單晶膜在200℃到500℃，通常在300℃到400℃下，進行熱處理10分鐘到100分鐘。
與氧化物半導體層接觸的源極電極的側表面的角度θ1和與氧化物半導體層接觸的汲極電極的側表面的角度θ2分別被設置成大於或等於20°且小於90°，因此增大了各個電極的側表面中從電極上邊緣到下邊緣的距離，從而增大了第一和第二電場鬆弛區的長度，以減輕電場集中。而且，還可藉由增大電極的厚度來增大各個電極的側表面中從電極上邊緣到下邊緣的距離。
此外，在藉由濺射方法形成氧化物半導體層的情況下，如果該電極的側表面垂直於基板表面，則在電極的側表面上形成的氧化物半導體層部分的厚度會小於該在電極 的上表面上形成的氧化物半導體層部分的厚度。因此，與氧化物半導體層接觸的源極電極的側表面的角θ1和與氧化物半導體層接觸的汲極電極的側表面的角θ2分別被設置成大於或等於20°且小於90°，因此甚至可在各個電極的側表面上提高氧化物半導體層的厚度均勻性且能減輕電場的集中。
此外，如圖1所示，在連接源極電極的側表面的上邊緣與源極電極的側表面的下邊緣的直線與源極電極的側表面的斜率基本重合的情況下，可以認為源極電極具有楔形，而源極電極的側表面相對於基板表面的角θ1也可被稱為第一斜角。同樣，在連接汲極電極的側表面的上邊緣與汲極電極的側表面的下邊緣的直線與汲極電極的側表面的斜率基本重合的情況下，可以認為汲極電極具有楔形，而汲極電極的側表面相對於基板表面的角θ2也可被稱為第二斜角。
此外，本發明不限於電極的側表面僅具有一個角的情況，該電極的側表面可具有臺階，只要源極電極的下邊緣的側表面的角θ1和汲極電極的下邊緣的側表面的角θ2分別大於或等於20°且小於90°。
本發明的另一實施例是一種半導體裝置，其中在具有絕緣表面的基板上形成閘極電極，在該閘極電極形成上絕緣層，在該絕緣層形成上源和汲極電極層，在源和汲極電極各自彼此相對的側表面之間形成氧化物半導體層以與閘極電極重疊，且該氧化物半導體層與閘極電極之間插入有 絕緣層，而且基板表面與源極電極下邊緣的側表面之間形成的角和基板表面與汲極電極下邊緣的側表面之間形成的角分別大於或等於20°且小於90°。
在上述實施例中，使基板表面與源極電極的下邊緣的側表面之間形成的角不同於基板表面與源極電極的上邊緣的側表面之間形成的角。此外，使基板表面與汲極電極的下邊緣的側表面之間形成的角不同於基板表面與汲極電極的上邊緣的側表面之間形成的角。彼此相對而且之間插入有氧化物半導體層的源極電極的側表面的截面與汲極電極的側表面的截面具有彼此基本相同的形狀，因為在它們上面進行了同一蝕刻步驟。
例如，源極電極和汲極電極的上邊緣的側表面各自的角度可被設置為90°，從而源極電極和汲極電極的下邊緣的側表面各自的角度不同於源極電極和汲極電極的上邊緣的側表面各自的角度。藉由將源極電極和汲極電極的上邊緣的側表面的各自的角度增大至大於源極電極和汲極電極的下邊緣的側表面的各自的角度，可將用於形成源和汲極電極的掩模之間的間隔設計得較小，這會導致通道長度的更短設計，例如，1到10μm的通道長度。
源極電極和汲極電極中的每一個的側表面可具有彎曲表面；例如，在源極電極和汲極電極中的每一個的截面形狀中，電極的下邊緣部分可具有一彎曲表面，該彎曲表面至少部分源自位於電極以外的曲率半徑中心。源和汲極電極層中的每一個的側表面可具有從各個電極層的上表面向 基板擴展的截面形狀。
可通過乾法蝕刻或濕法蝕刻形成具有如上所述的多種截面形狀的這些電極。作為用於乾法蝕刻的蝕刻裝置，可使用利用反應離子蝕刻法(RIE法)的蝕刻裝置、使用諸如ECR(電子迴旋共振)或ICP(感應耦合電漿)之類的高密度電漿源的乾法蝕刻裝置。作為相比於ICP蝕刻裝置可在更大面積上獲得均勻放電的乾法蝕刻裝置，存在ECCP(增強電容性耦合電漿)模式裝置，在該裝置中，上電極接地、13.56MHz的高頻功率源連接至下電極、而且3.2MHz的低頻功率源連接至下電極。例如，即使使用了第十代的超過3m大小的基板作為該基板，也能應用此ECCP模式蝕刻裝置。
源和汲極電極中的每一個可以是單層或使用兩種不同材料形成的至少兩層的疊層。
關於實現上述結構的製造方法的本發明的另一實施例是一種用於製造半導體裝置的方法，其中：在具有絕緣表面的基板上形成閘極電極；形成閘極絕緣層以覆蓋該閘極電極；在不暴露至空氣的情況下形成導電層和緩衝層以堆疊在該閘極絕緣層上；選擇性蝕刻導電層和緩衝層以形成各具有側表面的源極電極和汲極電極，側表面相對於基板表面形成大於或等於20°且小於90°的角；以及在閘極絕緣層、源極電極以及汲極電極上形成氧化物半導體層。
在關於該製造方法的上述實施例中，緩衝層包含銦、鎵以及鋅，而且可在使用與用於在緩衝層上形成的氧化物 半導體層的靶相同的靶的情況下使用。可藉由改變膜沈積氣氛單獨地形成緩衝層和氧化物半導體層，而且可藉由使用相同靶降低製造成本。
根據關於該製造方法的上述實施例，在不暴露至空氣的情況下形成堆疊在閘極絕緣層上的導電層和緩衝層，即執行連續膜沈積。
在關於製造方法的上述實施例中，使用諸如鋁、鎢、鉻、鉭、鈦或鉬之類的金屬材料或它們的合金材料形成導電層，該導電層又形成源和汲極電極。該導電層可以是至少兩層的疊層；例如，可使用層疊了作為下層的鋁層和作為上層的鈦層的疊層、層疊了作為下層的鎢層和作為上層的鉬層的疊層、層疊了作為下層的鋁層和作為上層的鉬層的疊層等。此說明書中的連續膜沈積指的是，藉由控制設置了加工基板的氣氛以使它穩定處於真空或惰性氣體氣氛(氮氣氣氛或稀有氣體氣氛)而不暴露至諸如空氣之類的受污染環境，執行從藉由濺射法的第一膜沈積步驟到藉由濺射法的第二膜沈積步驟的一系列步驟。藉由連續膜沈積，可在已經清潔過的加工基板上執行膜沈積，以免水氣附著等。
在同一室中執行從第一沈積步驟到第二膜沈積步驟的一系列步驟在此說明書的連續膜沈積的範圍內。
此外，以下情況也在此說明書的連續膜沈積的範圍內：在不同室中執行從第一膜沈積步驟到第二膜沈積步驟的一系列步驟的情況下，在第一膜沈積步驟之後在不暴露 至空氣的情況下將加工基板轉移至另一室並使其經受第二膜沈積。
此外，以下情況也在此說明書的連續膜沈積的範圍內：在第一膜沈積步驟與第二膜沈積步驟之間設置基板轉移步驟、對齊步驟、緩慢冷卻步驟、將基板加熱或冷卻至第二膜沈積步驟所需溫度的步驟等。
不過，在第一膜沈積步驟與第二膜沈積步驟之間設置了諸如清潔步驟、濕法蝕刻、或抗蝕劑形成之類的使用了液體的步驟的情況不在此說明書的連續膜沈積的範圍內。
在此說明書中，在裝置被設置在基板表面上的情況下，諸如“在......上”、“在......下”、“側”、“水平”、或“垂直”之類的表達方向的詞表示基於基板表面的方向。
注意，此說明書中所使用的諸如“第一”和“第二”之類的序數是為了方便，而不表示步驟順序或層堆疊順序。此外，此說明書中的序數不表示指定本發明的特定名稱。
調節了基板表面與源極電極的側表面形成的角度和基板表面與汲極電極的側表面形成的角度，從而改善了設置在源極電極和汲極電極上的氧化物半導體層的覆蓋。
提供了電場鬆弛區，從而減輕了源極電極與汲極電極之間可能出現的電場集中，並抑制薄膜電晶體的開關特性的降低。
100:基板
101:閘極電極
102:閘極絕緣層
103:氧化物半導體層
104a:第一緩衝層
104b:第二緩衝層
105a:源極電極層
105b:汲極電極層
106a:第一電場鬆弛區
106b:第二電場鬆弛區
404a:第一緩衝層
404b:第二緩衝層
405a:源極電極層
405b:汲極電極層
108:電容器引線
121:第一端子
111a:第一In-Ga-Zn-O基非單晶膜
111b:第一In-Ga-Zn-O基非單晶膜
122:第二端子
123:第一In-Ga-Zn-O基非單晶膜
124:電容器電極層
170:薄膜電晶體
107:保護絕緣膜
125:接觸孔
127:接觸孔
109:接觸孔
126:接觸孔
110:像素電極
128:透明導電膜
129:透明導電膜
154:保護絕緣膜
155:透明導電膜
151:第一端子
152:閘極絕緣膜
153:連接電極
156:電極
150:第二端子
170:薄膜電晶體
581:薄膜電晶體
587:第一電極層
585:絕緣層
588:第二電極層
589:球狀粒子
590a:黑區
590b:白區
594:腔
595:填充物
5300:基板
5301:像素部份
5302:掃描線驅動器電路
5303:信號線驅動器電路
5601:驅動器IC
5602:開關組
5611:第一引線
5612:第二引線
5613:第三引線
5621:引線
5603a:第一薄膜電晶體
5603b:第二薄膜電晶體
5603c:第三薄膜電晶體
5703a:時序
5703b:時序
5703c:時序
5721:信號
5803a:時序
5803b:時序
5803c:時序
5821:信號
5701:正反器
5501:第一引線
5502:第二引線
5503:第三引線
5717:第七引線
5715:第五引線
5504:第四引線
5712:第二引線
5713:第三引線
5714:第四引線
5711:第一引線
5716:第六引線
5571:第一薄膜電晶體
5572:第二薄膜電晶體
5573:第三薄膜電晶體
5574:第四薄膜電晶體
5575:第五薄膜電晶體
5576:第六薄膜電晶體
5577:第七薄膜電晶體
5578:第八薄膜電晶體
5505:第五引線
5506:第六引線
5400:基板
5401:像素部份
5402:第一掃描線驅動器電路
5403:信號線驅動器電路
5404:第二掃描線驅動器電路
6400:像素
6401:開關電晶體
6402:驅動電晶體
6403:電容器
6404:發光元件
6405:信號線
6406:掃描線
6407:電源線
6408:公共電極
7001:驅動TFT
7002:發光元件
7003:陰極
7004:發光層
7005:陽極
7011:驅動TFT
7012:發光元件
7013:陰極
7014:發光層
7015:陽極
7016:擋光膜
7017:透光導電膜
7021:驅動TFT
7022:發光元件
7023:陰極
7024:發光層
7025:陽極
7027:透光導電膜
4501:第一基板
4502:像素部份
4503a,4503b:信號線驅動器電路
4504a,4504b:掃描線驅動器電路
4505:密封劑
4506:第二基板
4507:填充物
4509:薄膜電晶體
4510:薄膜電晶體
4511:發光元件
4512:電致發光層
4513:第二電極層
4517:第一電極層
4520:堤部
4518a,4518b:FPC
4515:連接端子電極
4516:端子電極
4519:各向異性導電膜
4001:第一基板
4010:薄膜電晶體
4011:薄膜電晶體
4013:液晶元件
4006:第二基板
4005:密封劑
4002:像素元件
4003:信號線驅動器電路
4004:掃描線驅動器電路
4020:絕緣層
4021:絕緣層
4030:像素電極層
4031:相對電極層
4032:絕緣層
4033:絕緣層
4035:柱狀隔離件
2600:TFT基板
2601:相對基板
2602:密佈劑
2603:像素部份
2604:顯示元件
2605:著色層
2606:極化板
2607:極化板
2613:漫射板
2610:冷陰極管
2611:反射板
2612:電路基板
2608:引線電路部分
2609:撓性線路板
2631:海報
2632:廣告
2700:電子書閱讀器
2701:外殼
2703:外殼
2711:樞紐
2707:顯示部份
2705:顯示部份
2721:電源開關
2723:操作鍵
2725:揚聲器
9600:電視機
9601:外殼
9603:顯示部份
9610:遙控器
9609:操作鍵
9607:顯示部份
9700:數位相框
9701:外殼
9703:顯示部份
9881:外殼
9883:顯示部份
9882:顯示部份
9884:揚聲器部份
9886:記錄媒體插入部份
9890:LED燈
9885:操作鍵
9887:連接端子
9888:感應器
9891:外殼
9889:麥克風
9900:自動售貨機
9903:顯示部份
9901:外殼
1000:行動電話
1001:外殼
1002:顯示部份
1003:操作按鈕
1004:外部連接埠
1005:揚聲器
1006:麥克風
1400:基板
1401:第一閘極電極
1402:第二閘極電極
1403:閘極絕緣層
1404:接觸孔
1409:第一引線
1410:第二引線
1411:第三引線
1405:第一氧化物半導體層
1407:第二氧化物半導體層
1430:第一薄膜電晶體
1431:第二薄膜電晶體
301:玻璃基板
302:閘極電極層
303:閘極電極層
304:源極電極層
305:汲極電極層
306:氧化物半導體層
307:氧化物層
308:氧化物層
502:閘極電極
503:閘極絕緣層
506a:源極電極層
506b:汲極電極層
510:氧化物半導體層
606a:源極電極層
606b:汲極電極層
610:島狀氧化物半導體層
9893:連接部份
圖1是示出半導體裝置的一個示例的截面圖。
圖2是示出半導體裝置的一個示例的截面圖。
圖3A和3B是示出用於製造半導體裝置的方法的一個示例的截面圖。
圖4A到4C是示出用於製造半導體裝置的方法的一個示例的截面圖。
圖5是示出用於製造半導體裝置的方法的一個示例的俯視圖。
圖6是示出用於製造半導體裝置的方法的一個示例的俯視圖。
圖7是示出用於製造半導體裝置的方法的一個示例的俯視圖。
圖8是示出用於製造半導體裝置的方法的一個示例的俯視圖。
圖9A1和9B1是示出端子部分的截面圖的一個示例的視圖，而圖9A2和9B2是示出端子部分的俯視圖的一個示例的視圖。
圖10是示出用於製造半導體裝置的方法的一個示例的俯視圖。
圖11是示出半導體裝置的一個示例的截面圖。
圖12A和12B是示出半導體裝置的方塊圖的示例的視圖。
圖13是示出信號線驅動器電路的結構的一個示例的簡圖。
圖14是示出信號線驅動器電路的操作的時序圖。
圖15是示出信號線驅動器電路的操作的一個示例的時序圖。
圖16是示出移位暫存器的結構的一個示例的簡圖。
圖17是示出圖16中所示的正反器的連接結構的簡圖。
圖18是示出半導體裝置的像素等效電路的一個示例的簡圖。
圖19A到19C是示出半導體裝置的示例的截面圖。
圖20A1和20A2是示出半導體裝置的示例的俯視圖，而圖20B是示出半導體裝置的一個示例的截面圖。
圖21是示出半導體裝置的一個示例的截面圖。
圖22A和22B是示出半導體裝置的一個示例的俯視圖和截面圖。
圖23A和23B是示出電子紙的使用模式的示例的視圖。
圖24是電子書閱讀器的一個示例的外部視圖。
圖25A和25B是示出電視設備和數位相框的各自示例的外部視圖。
圖26A和26B是娛樂機的示例的外部視圖。
圖27是示出行動電話的一個示例的外部視圖。
圖28是示出薄膜電晶體的電特性的一個示例的曲線圖。
圖29是製造用來測量電特性的薄膜電晶體的俯視圖。
圖30A到30C是示出用於製造樣本的方法的截面圖。
圖31A和31B是示出樣本的截面的一部分的照片和截面圖。
圖32A是示出半導體裝置的截面結構的一個示例，圖32B是其等效電路圖，而圖32C是其俯視圖。
圖33A到33C是示出計算模型的結構的截面圖。
圖34是示出計算結果的曲線圖。
圖35是示出計算結果的曲線圖。
圖36是示出計算結果的曲線圖。
圖37A和37B是示出計算結果的曲線圖(比較示例)。
以下將描述本發明的實施例。
[實施例1]
在圖1中示出了薄膜電晶體170設置在基板上的情況。圖1是薄膜電晶體的截面圖的一個示例。
設置在具有絕緣表面的基板100上的閘極電極101被閘極絕緣層102覆蓋，而第一引線和第二引線設置在與閘極電極101重疊的閘極絕緣層102上。緩衝層設置在起源極電極層105a和汲極電極層105b作用的第一引線和第二引線中的每一個上。第一緩衝層104a設置在源極電極層 105a上，而第二緩衝層104b設置在汲極電極層105b上。氧化物半導體層103設置在第一緩衝層104a和第二緩衝層104b上。
在圖1中，作為具有透光性的基板100，可使用以康寧有限公司製造的7059玻璃、1737玻璃等為代表的鋇硼矽玻璃、鋁硼矽玻璃等基板。
閘極電極101是單層或由不同金屬材料製成的疊層。作為閘極電極101的材料，使用金屬材料(從鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鉻(Cr)、釹(Nd)以及鈧(Sc)中選擇的元素或包括該元素作為其組成部分的合金)。閘極電極101的側面的角度被設置成大於或等於20°且小於90°。藉由蝕刻形成閘極電極101，以至少在其邊緣部分具有楔形形狀。
可使用藉由濺射方法或電漿CVD方法獲得的諸如氧化矽膜、氧氮化矽膜、氮化矽膜、氧化鋁膜或氧化鉭膜之類的絕緣膜將閘極絕緣層102形成為具有單層結構或層疊結構。較佳的選擇能提供足夠高的蝕刻選擇性的材料，以便蝕刻而在閘極絕緣層102上形成源極電極層105a和汲極電極層105b。在蝕刻源極電極層105a和汲極電極層105b時，閘極絕緣層102的表面可最多被蝕刻約20nm；而且較佳的將閘極絕緣層102的淺層蝕刻去較小厚度以去除金屬材料的蝕刻殘留物。
源極電極層105a和汲極電極層105b分別是單層或由 不同金屬材料製成的疊層。作為源極電極層105a和汲極電極層105b中的每一個的材料，使用金屬材料(從鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鉻(Cr)、釹(Nd)以及鈧(Sc)中選擇的元素或包括該元素作為其組成部分的合金)。
關於源極電極層105a的截面形狀，如圖1所示，基板表面與源極電極層105a側面之間形成的角θ1被設置成大於或等於20°且小於90°。同樣，關於汲極電極層105b的截面形狀，如圖1所示，基板表面與汲極電極層105b側面之間形成的角θ2被設置成大於或等於20°且小於90°。角θ1和θ2基本彼此相等，因為在其上執行了相同的蝕刻步驟(乾法蝕刻或濕法蝕刻)。與氧化物半導體層接觸的源極電極層105a的側面的角θ1和與氧化物半導體層接觸的汲極電極層105b的側面的角θ2均被設置成大於或等於20°且小於90°，因此增大了源極電極層105a和汲極電極層105b中的每一個中從上邊緣到下邊緣的距離。
雖然描述了當假定基板的後表面的平面是圖1中的基板表面時的角θ1和θ2，但本發明不限於此，而且即使假定基板的前表面的平面是基板表面，角θ1和θ2也不變，因為基板的後表面的平面與基板的前表面的平面平行。
在具有上述形狀的源極電極層105a和汲極電極層105b上形成氧化物半導體層103。如下地形成氧化物半導體層103：使用包括In、Ga以及Zn(In2O3：Ga2O3：ZnO=1：1：1)的氧化物半導體靶，在基板與靶之間的距離為170mm、 壓力為0.4Pa以及直流(DC)電源為0.5kW、包含氧氣的氬氣氣氛下的條件下進行膜沈積，並形成抗蝕劑掩模，而且所沈積的膜被選擇性蝕刻以去除其不必要的部分。注意，較佳的使用脈衝直流(DC)電源，這樣可減少灰塵並使厚度分佈均勻。氧化物半導體膜的厚度被設置為5到200nm。在此實施例中，氧化物半導體膜的厚度為100nm。
較佳的在源極電極層105a與氧化物半導體層103之間設置第一緩衝層104a。較佳的在汲極電極層105b與氧化物半導體層103之間設置第二緩衝層104b。
第一緩衝層104a和第二緩衝層104b分別是具有比氧化物半導體層103更低電阻的氧化物半導體層(n+層)，並起源區和汲區的作用。
在此實施例中，分別形成n+層如下：使用In2O3：Ga2O3：ZnO=1：1：1的靶在壓力為0.4Pa、功率為500W、沈積溫度為室溫以及氬氣流速為40sccm的條件下藉由濺射方法進行膜沈積。不論是否使用In2O3：Ga2O3：ZnO=1：1：1的靶，在開始膜沈積之後可立刻形成包括大小為1到10nm晶粒的In-Ga-Zn-O基非單晶膜。注意，可以認為藉由適當調節靶中的成分比、膜沈積壓力(0.1到2.0Pa)、功率(250到3000W：8英寸
Figure 109132559-A0202-12-0016-59
)、溫度(室溫到100℃)、反應濺射沈積條件等可調節晶粒的存在與否或晶粒的密度，並可將其直徑大小調節在1到10nm範圍內。第二In-Ga-Zn-O基非單晶膜具有5nm到20nm的厚度。不 言而喻，當膜包括晶粒時，各個晶粒的大小不會超過膜的厚度。在此實施例中，第二In-Ga-Zn-O基非單晶膜的厚度是5nm。
在不暴露給空氣的情況下藉由濺射方法形成和堆疊形成源極電極層105a和汲極電極層105b的導電膜和形成n+層的氧化物半導體膜，可防止源和汲極電極層在製造過程中暴露給空氣，從而可防止灰塵附著於其上。
對於藉由濺射方法形成的氧化物半導體層103，在與形成該膜的表面所成的介面附近，膜品質傾向於受形成該膜表面的材料的影響。此處的氧化物半導體層具有與不同材料的至少三個介面：與n+層的介面、與源和汲極電極中的每一個的側面的介面、以及與閘極絕緣膜的介面。因此，在氧化物半導體層103中，與汲極電極層的側表面上的天然氧化物膜的介面態不同於與閘極絕緣膜的介面態，因此在與汲極電極層的側表面所成的介面附近的氧化物半導體層部分起第一電場鬆弛區106a的作用。同樣，在氧化物半導體層中，與源極電極層的側表面上的天然氧化物膜的介面態不同於與閘極絕緣膜的介面態，因此在與源極電極層的側表面所成的介面附近的氧化物半導體層部分起第二電場鬆弛區106b的作用。與氧化物半導體層接觸的源極電極的側表面的角度θ1和與氧化物半導體層接觸的汲極電極的側表面的角度θ2分別被設置成大於或等於20°且小於90°，因此增大了各個電極的側表面中從上邊緣到下邊緣的距離，從而增大了第一電場鬆弛區106a的長度 L1和第二電場鬆弛區106b的長度L2，以減輕電場集中。還可通過增大電極的厚度來增大各個電極的側表面中從電極上邊緣到下邊緣的距離。
此外，在藉由濺射方法形成氧化物半導體層103的情況下，如果電極的側表面垂直於基板表面，則在電極的側表面上形成的氧化物半導體層103部分的厚度會小於在電極的上表面上形成的氧化物半導體層103部分的厚度。因此，與氧化物半導體層接觸的源極電極的側表面的角θ1和與氧化物半導體層接觸的汲極電極的側表面的角θ2分別被設置成大於或等於20°且小於90°，因此甚至可在各個電極的側表面上提高氧化物半導體層的厚度均勻性、可抑制氧化物半導體層103的厚度的部分減少、以及可減輕電場的集中。
[實施例2]
圖1中示出了連接源極電極層(或汲極電極層)的側表面的上邊緣與源極電極層(或汲極電極層)的側表面的下邊緣的直線與源極電極層(或汲極電極層)的側表面的斜率基本重合的情況。在實施例2中，將使用圖2描述源極電極層(或汲極電極層)的側表面具有臺階的情況。只要源極電極層的下邊緣的側表面的角θ1和汲極電極層的下邊緣的側表面的角θ2分別大於或等於20°且小於90°，則該電極的側表面就會具有臺階。注意，在圖2中，對與圖1中共有的部分使用了相同的附圖標記。
設置在具有絕緣表面的基板100上的閘極電極101被閘極絕緣層102覆蓋，而第一引線和第二引線設置在與閘極電極101重疊的閘極絕緣層102上。緩衝層設置在起源極電極層405a和汲極電極層405b作用的第一引線和第二引線中的每一個上。第一緩衝層404a設置在源極電極層405a上，而第二緩衝層404b設置在汲極電極層405b上。氧化物半導體層403設置在第一緩衝層404a和第二緩衝層404b上。
具有絕緣表面的基板100、閘極電極101以及閘極絕緣層102與實施例1中的相同，從而在此實施例中省略了對它們的具體描述。
源極電極層405a和汲極電極層405b分別是單層或由不同金屬材料製成的疊層。作為源極電極層405a和汲極電極層405b中的每一個的材料，使用金屬材料(從鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鉻(Cr)、釹(Nd)以及鈧(Sc)中選擇的元素或包括該元素作為其組成部分的合金)。
在此實施例中描述了使用100nm厚的單層鎢膜作為源極電極層405a和汲極電極層405b、而且藉由使用環形天線利用ICP蝕刻裝置形成圖2中所示的源極電極層405a和汲極電極層405b的側表面形狀的情況。
在此實施例中，藉由在以下條件下產生電漿進行蝕刻：CF4的氣體流速是25sccm、Cl3的氣體流速是25sccm、O2的氣體流速是10sccm、以及500W的RF (13.56MHz)功率在1.5Pa的壓力下被施加給環形電極。10W的RF(13.56MHz)功率被施加給基板側(樣本平臺)，這意味著實質上施加了負自偏置電壓。當至少閘極絕緣層102被暴露某種程度時，此蝕刻處理停止，從而形成具有臺階的電極的側表面。
藉由上述蝕刻條件，相對於源極電極層405a的截面形狀，可使基板的表面與源極電極層405a的側表面的下邊緣之間形成的角度θ1大於或等於20°且小於90°；且如圖2所示，θ1約為40°。此外，基板表面與源極電極層405a的側表面的上邊緣之間形成的角度是約90°。彼此相對而且之間插入有氧化物半導體層403的源極電極層405a的側表面的截面與汲極電極層405b的側表面的截面具有彼此基本相同的形狀，因為在它們上面進行了同一蝕刻步驟。
藉由將源極電極層405a和汲極電極層405b的上邊緣的側表面的各自角度增大至大於源極電極層405a和汲極電極層405b的下邊緣的側表面的各自角度，可將用於形成源和汲極電極層405a和405b的掩模之間的間隔設計得較小，這會導致通道長度的更短設計，例如1到10μm的通道長度。
本發明不限於上述方法，而且還可藉由以下方法在各個電極的側表面中形成臺階：堆疊形成源極電極層405a和汲極電極層405b的具有對蝕刻氣體的不同蝕刻速率的材料，以使具有低蝕刻速率的材料層和具有高蝕刻速率的 材料層分別被堆疊為下層和上層，並在它們上面執行蝕刻。
彼此相對且之間插入有氧化物半導體層403的電極的兩個側表面均具有臺階，因此增大了在各個電極的側表面中電極的上邊緣到下邊緣的距離，從而增大了第一電場鬆弛區406a的長度L3和第二電場鬆弛區的長度L4，以減輕電場集中。
為進一步增大源極電極層和汲極電極層中的每一個的側表面中從電極的上邊緣到下邊緣的距離，可在上述乾法蝕刻之後執行濕法蝕刻，以為彼此相對且之間插入有氧化物半導體層403的電極的側表面提供部分弧形表面。
替代地，代替上述乾法蝕刻，可藉由濕法蝕刻形成源極電極層和汲極電極層，以使源極電極層的下邊緣的側表面的角θ1和汲極電極層的下邊緣的側表面的角θ2分別大於或等於20°且小於90°。源和汲極電極層中的每一個的側表面可具有從各個電極層的上表面向基板擴展的截面形狀。
此實施例可酌情與實施例1組合。
[實施例3]
在此實施例中，參考圖3A和3B、4A到4C、5到8以及圖9A1和9A2以及9B1和9B2描述薄膜電晶體及其製造方法。
在圖3A中，作為具有透光性質的基板100，可使用 鋇硼矽玻璃、鋁硼矽玻璃等玻璃基板。
接著，在基板100的整個表面上形成導電層，執行第一光微影步驟以形成抗蝕劑掩模，以及藉由蝕刻去除不必要的部分以形成引線和電極(閘極引線包括閘極電極101、電容器引線108以及第一端子121)。此時，進行蝕刻以使閘極電極101的至少邊緣部分成為楔形。圖3A是此階段的截面圖。此階段的俯視圖對應於圖5。
使用從鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鉻(Cr)、釹(Nd)、鋁(Al)以及銅(Cu)中選擇的元素或包括該元素作為成分的合金、或組合該元素的合金膜、或包括該元素作為其成分的氮化物分別形成包括閘極電極101的閘極引線、電容器引線108以及端子部分中的第一端子121。在這些元素中，較佳的使用諸如鋁(Al)或銅(Cu)之類的低阻導電材料，不過因為鋁自身具有諸如低耐熱性和有受腐蝕傾向之類的缺點，所以使用以下來形成它們：從鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鉻(Cr)、釹(Nd)、鋁(Al)以及銅(Cu)中選擇的元素、包括這些元素的任一種或全部的組合的合金膜、或包括該元素作為其成分的氮化物。
然後，在整個閘極電極層101之上形成閘極絕緣層102。藉由濺射方法等將閘極絕緣層102形成為50nm到250nm的厚度。
例如，作為閘極絕緣層102，藉由濺射方法形成100nm厚的氧化矽膜。閘極絕緣層102不限於這樣的氧化矽 膜，且可以是使用諸如氧氮化矽膜、氮化矽膜、氧化鋁膜或氧化鉭膜之類的另一絕緣膜的單層或疊層。
接著，藉由濺射方法或真空蒸發方法使用金屬材料在閘極絕緣層102上形成導電膜。作為導電膜的材料，可以是從Al、Cr、Ta、Ti、Mo以及W中選擇的元素、包含這些元素中的任一種作為其成分的合金、包含這些元素中的任一種或全部的組合的合金膜等。在此實施例中，藉由以此順序堆疊鋁(Al)膜和鈦(Ti)膜形成導電膜。替代地，該導電膜可具有鈦膜疊在鎢膜上的三層結構。進一步替代地，該導電膜可具有包含矽的鈦膜或鋁膜的單層結構。
接著，藉由濺射方法在導電膜上形成第一氧化物半導體膜(第一In-Ga-Zn-O基非單晶膜)。在此實施例中，如下地形成第一氧化物半導體膜：使用In2O3：Ga2O3：ZnO=1：1：1的靶在壓力為0.4Pa、功率為500W、沈積溫度為室溫以及氬氣流速為40sccm的條件下，藉由濺射方法進行膜沈積。不論是否使用In2O3：Ga2O3：ZnO=1：1：1的靶，在開始膜沈積之後可立刻形成包括大小為1到10nm的晶粒的In-Ga-Zn-O基非單晶膜。注意，可以認為藉由適當調節靶中的成分比、膜沈積壓力(0.1到2.0Pa)、功率(250到3000W：8英寸
Figure 109132559-A0202-12-0023-60
)、溫度(室溫到100℃)、反應濺射沈積條件等可調節晶粒的存在與否或晶粒的密度，並可將其直徑大小調節在1到10nm範圍內。第一In-Ga-Zn-O基非單晶膜具有5nm到20nm厚度。不言而喻，當膜 包括晶粒時，晶粒的大小不會超過膜的厚度。在此實施例中，第一In-Ga-Zn-O基非單晶膜的厚度是5nm。接著，執行第二光微影步驟以形成抗蝕劑掩模，並且蝕刻第一In-Ga-Zn-O基非單晶膜。在此實施例中，執行使用ITO07N(由Kanto Chemical公司製造)的濕法蝕刻處理以去除像素部分中的不必要部分，從而形成第一In-Ga-Zn-O基非單晶膜111a和111b。此處的蝕刻處理不限於濕法蝕刻，而可以是乾法蝕刻。
接著，藉由使用像用於蝕刻第一In-Ga-Zn-O基非單晶膜一樣的抗蝕劑掩模，藉由蝕刻去除不必要的部分以形成源極電極層105a和汲極電極層105b。這時使用濕法蝕刻或乾法蝕刻作為蝕刻方法。這裏，執行使用SiCl4、Cl2以及BCl3的混合氣體的濕法蝕刻處理以蝕刻堆疊了Al膜和Ti膜的導電膜，從而形成源極電極層105a和汲極電極層105b。圖3B示出了此階段的截面。圖6A是此階段的俯視圖。
藉由此蝕刻步驟，使與稍後形成的氧化物半導體層接觸的源極電極層105a的側表面的角θ1和汲極電極層105b的側表面的角θ2大於或等於20°且小於90°。彼此相對且之間插入有氧化物半導體層的電極的側表面的楔形使氧化物半導體層與源極電極層和汲極電極層的側表面重疊的相應區域起電場鬆弛區的作用。
在第二光微影處理中，使用與源極電極層105a和汲極電極層105b的材料相同的材料形成的第二端子122保 留在端子部分中。注意，第二端子122電連接至源極引線(包括源極電極層105a的源極引線)。在端子部分中，第一In-Ga-Zn-O基非單晶膜123保留在第二端子122上與第二端子122重疊。
在電容器部分中，保留由與源極電極層105a和汲極電極層105b的材料相同的材料製成的電容器電極層124。此外，在電容器部分中，第一In-Ga-Zn-O基非單晶膜111c保留在電容器電極層124上與電容器電極層124重疊。
接著，去除抗蝕劑掩模，然後在不暴露至空氣的情況下形成第二氧化物半導體膜(此實施例中的第二In-Ga-Zn-O基非單晶膜)。在電漿處理之後在不暴露至空氣的情況下形成第二In-Ga-Zn-O基非單晶膜可有效防止灰塵等附著到閘極絕緣層與半導體膜之間的介面。在此實施例中，在氬氣或氧氣氣氛中使用具有8英寸直徑且包含In、Ga以及Zn(In2O3：Ga2O3：ZnO=1：1：1)的氧化物半導體靶、在基板與靶的距離被設置成170mm、0.4Pa的氣壓下、以及直流(DC)功率源為0.5kW的情況下形成第二In-Ga-Zn-O基非單晶膜。注意，較佳的使用脈衝直流(DC)電源，這樣可減少灰塵並使厚度分佈均勻。第二In-Ga-Zn-O基非單晶膜被形成為具有5nm到200nm厚度。在此實施例中，第二In-Ga-Zn-O基非單晶膜的厚度是100nm。
第二In-Ga-Zn-O基非單晶膜的膜沈積條件不同於第 一In-Ga-Zn-O基非單晶膜的沈積條件，從而形成的第二In-Ga-Zn-O基非單晶膜具有比第一In-Ga-Zn-O基非單晶膜更高的電阻。例如，在氧氣流速與氬氣流速比高於第一In-Ga-Zn-O基非單晶膜的沈積條件下的氧氣流速與氬氣流速比的條件下形成第二In-Ga-Zn-O基非單晶膜。具體而言，第一In-Ga-Zn-O基非單晶膜在稀有氣體(例如氬氣或氦氣)氣氛(或氧氣少於或等於10%且氬氣多於或等於90%的氣氛)中形成，而第二In-Ga-Zn-O基非單晶膜在氧氣氣氛(或氧氣流速與氬氣流速比為1：1或更高的氣氛)中形成。
然後，較佳的在200℃至600℃下，通常在300℃至500℃下，執行熱處理。在此實施例中，在氮氣氣氛或空氣下、在350℃、在熔爐中執行熱處理一小時。藉由此熱處理，在In-Ga-Zn-O基非單晶膜中發生原子級重排。因為熱處理釋放了阻止載流子運動的應力，所以熱處理(包括光退火)是很重要的。對熱處理的定時不存在特殊限制，只要它在第二In-Ga-Zn-O基非單晶膜形成之後進行即可，而且例如，可在像素電極形成之後執行熱處理。
接著，執行第三光微影處理以形成抗蝕劑掩模，而且藉由蝕刻去除不必要的部分，從而形成氧化物半導體層103。在此實施例中，執行使用ITO07N(由Kanto Chemical公司製造)的濕法蝕刻處理以去除第二In-Ga-Zn-O基非單晶膜，從而形成氧化物半導體層103。在藉由濕法蝕刻去除的情況下，可使用蝕刻的廢液再造氧化物半 導體以用於再次製造靶。
藉由回收氧化物半導體中包括的已知為稀有金屬的銦或鎵可實現使用氧化物半導體形成的產品的資源節省和成本降低。
同一蝕刻劑用於第一In-Ga-Zn-O基非單晶膜和第二In-Ga-Zn-O基非單晶膜，因此藉由此蝕刻操作去除了第一In-Ga-Zn-O基非單晶膜。因此，被第二In-Ga-Zn-O基非單晶膜覆蓋的第一In-Ga-Zn-O基非單晶膜的側表面受到保護，而暴露給外部的第一In-Ga-Zn-O基非單晶膜的部分111a和111b被蝕刻，從而形成第一緩衝層104a和第二緩衝層104b。氧化物半導體層103的蝕刻處理不限於濕法蝕刻，而可以是乾法蝕刻。藉由上述步驟，可製造包括作為通道形成區的氧化物半導體層103的薄膜電晶體170。圖4A是此階段的截面圖。圖7示出了此階段的俯視圖。
接著，去除抗蝕劑掩模，並形成保護絕緣膜107以覆蓋半導體層。可藉由濺射方法使用氮化矽膜、氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氧化鉭膜等形成保護絕緣膜107。
接著，執行第四光微影步驟以形成抗蝕劑掩模，並蝕刻保護絕緣層107以形成達到汲極電極層105b的接觸孔125。此外，還在同一蝕刻步驟中形成達到第二端子122的接觸孔127。此外，還在同一蝕刻步驟中形成達到電容器電極層124的接觸孔109。為減少掩模數量，較佳的使用同一抗蝕劑掩模蝕刻閘極絕緣層，從而使用同一抗蝕劑 掩模形成達到閘極電極的接觸孔126。圖4B是此階段的截面圖。
接著，去除抗蝕劑掩模，並且形成透明導電膜。藉由濺射方法、真空蒸發方法等使用氧化銦(In2O3)、氧化銦-氧化錫合金(In2O3-SnO2，簡稱為ITO)等形成該透明導電膜。使用鹽酸基溶液對這樣的材料執行蝕刻處理。替代地，因為在蝕刻ITO時尤其往往會產生殘留物，所以可使用氧化銦和氧化鋅合金(In2O3-ZnO)以提高蝕刻可加工性。
接著，執行第五光微影步驟以形成抗蝕劑掩模，從而藉由蝕刻去除不必要的部分以形成像素電極層110。
在第五光微影步驟中，藉由電容器電極層124和像素電極層110以及電容器部分中用作電介質的閘極絕緣層102形成儲存電容器。電容器引線108透過接觸孔109電連接至電容器電極層124。
此外，在第五光微影步驟中，第一端子和第二端子被抗蝕劑掩模覆蓋，從而透明導電膜128和129保留在端子部分中。透明導電膜128和129用作用於與FPC連接的電極或引線。在第二端子122上形成的透明導電膜129用作起源極引線的輸入端子作用的連接端子電極。
然後去除抗蝕劑掩模，而圖4C是此階段的截面圖。圖8A是此階段的俯視圖。
圖9A1和9A2分別是此階段的閘極引線端子部分的截面圖和俯視圖。圖9A1是沿圖9A2中的線C1-C2的截 面圖。在圖9A1中，在保護絕緣膜154上形成的透明導電膜155是起輸入端子作用的連接端子電極。此外，在圖9A1的端子部分中，由與閘極引線相同的材料形成的第一端子151和由與源引線相同的材料形成的連接電極層153彼此重疊且它們之間插入有閘極絕緣層152，且透過透明導電膜155彼此電連接。注意，圖4C中所示的透明導電膜128和第一端子121彼此接觸的部分對應於圖9A1中透明導電膜155與第一端子151彼此接觸的部分。
圖9B1和9B2分別是不同於圖4C中所示源極引線端子部分的源極引線端子部分的截面圖和俯視圖。圖9B1是沿圖9B2中的線D1-D2的截面圖。在圖9B1中，在保護絕緣膜154上形成的透明導電膜155是起輸入端子作用的連接端子電極。在圖9B1中的端子部分中，使用與閘極引線的材料相同的材料形成的電極156位於電連接至源極引線的第二端子150下方且與其重疊，其中閘極絕緣層102插入在電極156與第二端子150之間。電極156未電連接至第二端子150。當電極156被設置成，例如，浮置、GND或0V，以使電極156的電位不同於第二端子150的電位時，可形成用於防止雜訊或靜電的電容器。此外，第二端子150電連接至透明導電膜155，其中保護絕緣膜154插入它們之間。
根據像素密度設置多個閘極引線、源極引線以及電容器引線。在端子部分中，還分別安排了多個與閘極引線相同電位的第一端子、與源極引線相同電位的第二端子、與 電容器引線相同電位的第三端子等。對各種端子的數量並無特殊限制，而且可酌情確定端子的數量。
透過這六個光微影步驟，可使用五個光微影掩模完成包括作為底閘n通道薄膜電晶體的薄膜電晶體170的像素薄膜電晶體部分，且可完成儲存電容器。當這些像素薄膜電晶體部分和儲存電容器被安排在對應於它們各自像素的矩陣中時，可形成像素部分，而且可獲得用於製造主動矩陣顯示裝置的基板之一。為簡便起見，在此說明書中將這樣的基板稱為主動矩陣基板。
當製造主動矩陣液晶顯示裝置時，主動矩陣基板和設置有對電極的對基板被相互接合，液晶層插入在它們之間。注意，在主動矩陣基板上設置有電連接至對基板上的對電極的公共電極，而且在端子部分中設置有電連接至公共電極的第四端子。設置此第四端子從而公共電極被固定至諸如GND或0V之類的預定電位。
本發明的一個實施例不限於圖8的像素結構，而且圖10示出了不同於圖8的俯視圖的示例。圖10示出未設置電容器引線、且像素電極與毗鄰像素的閘極引線重疊、而且保護絕緣膜和閘極絕緣層插入在像素電極與毗鄰像素電極之間以形成儲存電容器的示例。在該情況下，可忽略電容器引線和連接至該電容器引線的第三端子。注意，在圖10中，由相同的附圖標記標注與圖8中相同的部分。
在主動矩陣液晶顯示裝置中，透過驅動排列成矩陣的像素電極在螢幕上形成顯示圖案。具體而言，在選定的像 素電極與對應於該像素電極的對電極之間施加電壓時，設置在該像素電極與該對電極之間的液晶層受光調制，而此光調制被識別為顯示圖案。
在顯示運動圖像時，液晶顯示裝置具有的問題在於，液晶分子本身的長回應時間引起運動圖像的拖影或模糊。為改善液晶顯示裝置的運動圖像特性，採用了稱為黑插入的驅動方法，其中每隔一個幀周期在整個螢幕上顯示黑色。
替代地，可採用稱為雙幀率驅動的驅動方法，其中垂直周期率是通常垂直周期的1.5或2倍，以改善運動圖像特性。
進一步替代地，為改善液晶顯示裝置的運動圖像特性，可採用一種啟動方法，其中使用多個LED(發光二極體)或多個EL光源來形成作為背光的表面光源、而且在一個幀周期中以脈衝方式獨立地驅動該表面光源的各個光源。作為該表面光源，可使用三種或更多種類型的LED，或可使用發射白光的LED。因為能獨立地控制多個LED，所以可使LED的發光時序與光調制液晶層的時序同步。根據此驅動方法，可使部分LED截止；從而，可獲得降低功耗的效果，尤其是顯示具有大部分為黑的圖像的情況下。
透過組合這些驅動方法，相比於習知液晶顯示裝置的顯示特性，可改善液晶顯示裝置的諸如運動圖像特性之類的顯示特性。
實施例3中獲得的n通道電晶體包括通道形成區中的In-Ga-Zn-O基非單晶半導體膜且具有良好的動態特性。因此，可對此實施例的n通道電晶體組合應用這些驅動方法。
當製造發光顯示裝置時，有機發光元件的一個電極(也稱為陰極)被設置為諸如GND或0V之類的低電源電位；因此，端子部分設置有用於將該陰極設置為諸如GND或0V之類的低電源電位的第四端子。此外，當製造發光顯示裝置時，除源極引線和閘極引線之外，還設置了電源線。因此，端子部分設置有電連接至該電源線的第五端子。
根據此實施例，該薄膜電晶體具有包括閘極電極層、閘極絕緣層、源和汲極電極層、源和汲區(包含In、Ga以及Zn的氧化物半導體層)以及半導體層(包含In、Ga以及Zn的氧化物半導體層)的層疊結構，而且透過電漿處理改變閘極絕緣層的表面品質，因此可保持半導體膜薄且能抑制寄生電容。注意，即使半導體層薄時也能充分抑制寄生電容，因為其厚度相對於閘極絕緣層的厚度是足夠的。
根據此實施例，可獲得具有高導通/截止比的薄膜電晶體，從而可製造具有高動態特性的薄膜電晶體。因此，可提供包括具有高電特性和高可靠性的薄膜電晶體的半導體裝置。
[實施例4]
在此實施例中，將描述作為半導體裝置的電子紙的示例。
圖11示出作為半導體裝置的示例的主動矩陣電子紙，它不同於液晶顯示裝置。可按照類似於實施例3中所描述的像素部分中的薄膜電晶體相似的方式製造在該半導體裝置的像素部分中使用的薄膜電晶體581，而且它是包括In-Ga-Zn-O基非單晶膜作為半導體層的薄膜電晶體。此外，如實施例1所描述，彼此相對且之間插入有氧化物半導體層的兩個電極的側表面的楔形允許製造包括設置有電場鬆弛區的多個高可靠薄膜電晶體的電子紙。
圖11中的電子紙是使用扭轉球顯示系統的顯示裝置的示例。扭轉球顯示方法採用一種方法，其中透過將分別著色為黑色或白色的球狀粒子安排在作為用於顯示元件的電極層的第一電極層與第二電極層之間、而且在第一電極層與第二電極層之間產生電勢差以控制球狀粒子方向從而實現顯示。
薄膜電晶體581是底閘薄膜電晶體，其源或汲極電極層透過絕緣層585中形成的開口與第一電極層587接觸，藉此薄膜電晶體581電連接至第一電極層587。在第一電極層587與第二電極層588之間設置了各具有黑區590a、白區590b以及被液體填充的圍繞這些區的腔594的球狀粒子589。球狀粒子589周圍的空間被諸如樹脂之類的填充物595填充(參見圖11)。
代替扭轉球，還可使用電泳元件。使用了具有約10μm到200μm直徑、且其中密封了透明液體和帶正電的白色微粒以及帶負電的黑色微粒的微膠囊。在設置在第一電極層與第二電極層之間的微膠囊中，當透過第一電極層和第二電極層施加電場時，白微粒和黑微粒移動到彼此相反側，從而可顯示白色或黑色。使用此原理的顯示元件是電泳顯示元件，而且一般稱為電子紙。電泳顯示元件比液晶顯示元件具有更高反射率，因此不需要輔助光、功耗低、甚至可在暗處識別其顯示部分。此外，即使未對顯示部分提供電能，也能保持已經顯示過一次的圖像；因此，即使具有顯示功能的半導體裝置(可簡稱為顯示裝置或設置有顯示裝置的半導體裝置)遠離電波源，也能保存已顯示的圖像。
透過上述方法，可以降低的成本製造作為半導體裝置的電子紙。
可與實施例1到3中描述的結構中的任一種以適當的組合實現此實施例。
[實施例5]
在此實施例中，以下將描述一示例，其中在作為半導體裝置的一個示例的顯示裝置中的同一基板上形成排列在像素部分中的驅動器電路和薄膜電晶體的至少一部分。
根據實施例1或2形成設置在像素部分中的薄膜電晶體。此外，實施例1或2中描述的薄膜電晶體是n通道 TFT，因此在與像素部分的薄膜電晶體相同的基板上形成驅動器電路中可包括驅動器電路中的n通道TFT的那一部分。
圖12A是作為半導體裝置的示例的主動矩陣液晶顯示裝置的方塊圖的示例。圖12A中所示的顯示裝置在基板5300上包括：包括分別設置有顯示元件的多個像素的像素部分5301；選擇像素的掃描線驅動器電路5302；以及控制輸入選定像素的視頻信號的信號線驅動器電路5303。
像素部分5301透過從信號線驅動器電路5303沿行向延伸的多條信號線S1到Sm(未示出)連接至信號線驅動器電路5303，且透過從掃描線驅動器電路5302沿列向延伸的多條掃描線G1到Gn(未示出)連接至掃描線驅動器電路5302。像素部分5301包括排列成矩陣以便對應於信號線S1到Sm和掃描線G1到Gn的多個像素(未示出)。各個像素連接至信號線Sj(信號線S1到Sm中的一條)和掃描線Gj(掃描線G1到Gn中的一條)。
實施例1或2中描述的薄膜電晶體是n通道TFT，參考圖13描述包括n通道TFT的信號線驅動器電路。
圖13中所示的信號線驅動器電路包括驅動器IC 5601、開關組5602_1到5602_M、第一引線5611、第二引線5612、第三引線5613以及引線5621_1到5621_M。開關組5602_1到5602_M中的每一個包括第一薄膜電晶體5603a、第二薄膜電晶體5603b以及第三薄膜電晶體 5603c。
驅動器IC 5601連接至第一引線5611、第二引線5612、第三引線5613以及引線5621_1到5621_M。開關組5602_1到5602_M中的每一個連接至第一引線5611、第二引線5612以及第三引線5613，而引線5621_1到5621_M分別對應於開關組5602_1到5602_M。引線5621_1到5621_M中的每一條經由第一薄膜電晶體5603a、第二薄膜電晶體5603b以及第三薄膜電晶體5603c連接至三條信號線。例如，第J行的引線5621_J(引線5621_1到5621_M中的一條)經由開關組5602_J中包括的第一薄膜電晶體5603a、第二薄膜電晶體5603b以及第三薄膜電晶體5603c連接至信號線Sj-1、信號線Sj以及信號線Sj+1。
信號被輸入第一引線5611、第二引線5612以及第三引線5613中的每一條。
注意，較佳的在單晶半導體基板上形成驅動器IC 5601。此外，較佳的在與像素部分的基板相同的基板上形成開關組5602_1到5602_M。因此，較佳的，透過FPC等連接驅動器IC 5601和開關組5602_1到5602_M。
接著，參考圖14中的時序圖描述圖13中所示的信號線驅動器電路的操作。圖14中的時序圖示出選擇了第I列的掃描線Gi的情況。第I列的掃描線Gi的選擇周期被分成第一子選擇周期T1、第二子選擇周期T2以及第三子選擇周期T3。即使當選擇了另一列的掃描線時，圖13中 的信號線驅動器電路也與圖14中的信號線驅動器電路類似地工作。
注意，圖14中的時序圖示出第J行的引線5621_J經由第一薄膜電晶體5603a、第二薄膜電晶體5603b以及第三薄膜電晶體5603c連接至信號線Sj-1、信號線Sj以及信號線Sj+1的情況。
圖14中的時序圖示出選擇了第I列的掃描線Gi的時序、第一薄膜電晶體5603a導通/截止的時序5703a、第二薄膜電晶體5603b導通/截止的時序5703b、第三薄膜電晶體5603c導通/截止的時序5703c以及輸入第J行的引線5621_J的信號5721_J。
在第一子選擇周期T1、第二子選擇周期T2以及第三子選擇周期T3中，不同的視頻信號被輸入引線5621_1到5621_M。例如，在第一子選擇周期T1中輸入引線5621_J的視頻信號被輸入信號線Sj-1，在第二子選擇周期T2中輸入引線5621_J的視頻信號被輸入信號線Sj，以及在第三子選擇周期T3中輸入引線5621_J的視頻信號被輸入信號線Sj+1。分別透過資料_j-1、資料_j以及資料_j+1表示在第一子選擇周期T1中、第二子選擇周期T2中以及第三子選擇周期T3中輸入引線5621_J的視頻信號。
如圖14所示，在第一子選擇周期T1中，第一薄膜電晶體5603a導通，而第二薄膜電晶體5603b和第三薄膜電晶體5603c截止。此時，輸入引線5621_J的資料_j-1經由第一薄膜電晶體5603a被輸入信號線Sj-1。在第二子選 擇周期T2中，第二薄膜電晶體5603b導通，而第一薄膜電晶體5603a和第三薄膜電晶體5603c截止。此時，輸入引線5621_J的資料_j經由第二薄膜電晶體5603b被輸入信號線Sj。在第三子選擇周期T3中，第三薄膜電晶體5603c導通，而第一薄膜電晶體5603a和第二薄膜電晶體5603b截止。此時，輸入引線5621_J的資料_j+1經由第三薄膜電晶體5603c被輸入信號線Sj+1。
如上所述，在圖13中的信號線驅動器電路中，透過將一個閘選擇周期分成三個，可在一個閘選擇周期中將視頻信號從一條引線5621輸入到三條信號線中。因此，在圖13中的信號線驅動器電路中，在設置有驅動器IC 5601的基板與設置有像素部分的基板之間的連接的數量可以是信號線數量的約1/3。連接數量被減少到信號線數量的約1/3，因此可提高圖13中的信號線驅動器電路的可靠性、生產率等。
要注意的是，對薄膜電晶體的排列、數量、驅動方法等並無特殊限制，只要將一個閘選擇周期分成多個子選擇周期，並如圖13所示地在相應的子選擇周期將視頻信號從一條引線輸入多條信號線即可。
例如，當在三個或更多個子選擇周期中將視頻信號從一條引線輸入到三條或更多條信號線時，必須添加薄膜電晶體和用於控制該薄膜電晶體的引線。要注意的是，當一個閘選擇擇周期被分成四個或多個子選擇周期時，一個子選擇周期變短。因此，較佳的將一個閘選擇擇周期分成兩 個或三個子選擇周期。
作為另一示例，可將一個閘選擇擇周期分成如圖15的時序圖所示的預充電周期Tp、第一子選擇周期T1、第二子選擇周期T2以及第三子選擇周期T3。圖15中的時序圖示出選擇了第I列的掃描線Gi的時序、第一薄膜電晶體5603a導通/截止的時序5803a、第二薄膜電晶體5603b導通/截止的時序5803b、第三薄膜電晶體5603c導通/截止的時序5803c以及輸入第J行的引線5621_J的信號5821_J。如圖15所示，第一薄膜電晶體5603a、第二薄膜電晶體5603b以及第三薄膜電晶體5603c在預充電周期Tp中導通。此時，輸入引線5621_J的預充電電壓Vp經由第一薄膜電晶體5603a、第二薄膜電晶體5603b以及第三薄膜電晶體5603c被輸入信號線Sj-1、信號線Sj以及信號線Sj+1中的每一條。在第一子選擇周期T1中，第一薄膜電晶體5603a導通，而第二薄膜電晶體5603b和第三薄膜電晶體5603c截止。此時，輸入引線5621_J的資料_j-1經由第一薄膜電晶體5603a被輸入信號線Sj-1。在第二子選擇周期T2中，第二薄膜電晶體5603b導通，而第一薄膜電晶體5603a和第三薄膜電晶體5603c截止。此時，輸入引線5621_J的資料_j經由第二薄膜電晶體5603b被輸入信號線Sj。在第三子選擇周期T3中，第三薄膜電晶體5603c導通，而第一薄膜電晶體5603a和第二薄膜電晶體5603b截止。此時，輸入引線5621_J的資料_j+1經由第三薄膜電晶體5603c被輸入信號線Sj+1。
如上所述，在應用了圖15的時序圖的圖13的信號線驅動器電路中，可將視頻信號高速寫入像素中，因為透過在子選擇周期之前提供預充電選擇周期可對信號線預充電。注意，透過共同的附圖標記標識圖15中類似於圖14的部分，而且省略相同部分或具有相似功能的部分的詳細描述。
接著，描述掃描線驅動器電路的結構。該掃描線驅動器電路包括移位暫存器和緩衝器。此外，在某些情況下可包括位準移位器。在該掃描線驅動器電路中，當將時鐘信號(CLK)和啟動脈衝信號(SP)輸入移位暫存器時，產生選擇信號。所產生的選擇信號被緩衝器緩存和放大，而所得的信號被提供給相應的掃描線。一行的像素中的電晶體的閘極電極連接至掃描線。因為一行的像素中的電晶體必須同時導通，所以使用了能提供大電流的緩衝器。
參考圖16和17描述用於掃描線驅動器電路的一部分的移位暫存器的一種模式。
圖16示出該移位暫存器的電路構造。圖16中所示的移位暫存器包括多個正反器5701-i(正反器5701-1到5701-n中的一個)。此外，透過輸入第一時鐘信號、第二時鐘信號、起動脈衝信號以及重定信號操作該移位暫存器。
以下將描述圖16中的移位暫存器的連接關係。在圖16的移位暫存器中的第i級正反器5701_i(正反器5701_1到5701_n中的一個)中，圖17中所示的第一引 線5501連接至第七引線5717_i-1，圖17中所示的第二引線5502連接至第七引線5717_i+1，圖17中所示的第三引線5503連接至第七引線5717_i，以及圖17中所示的第六引線5506連接至第五引線5715。
此外，圖17中所示的第四引線5504連接至奇數級的正反器中的第二引線5712，且連接至偶數級的正反器中的第三引線5713。圖17中所示的第五引線5505連接至第四引線5714。
注意，圖17中所示的第一級正反器5701_1的第一引線5501連接至第一引線5711，而圖17中所示的第n級正反器5701_n的第二引線5502連接至第六引線5716。
注意，第一引線5711、第二引線5712、第三引線5713以及第六引線5716可被分別稱為第一信號線、第二信號線、第三信號線以及第四信號線。第四引線5714和第五引線5715可被分別稱為第一電源線和第二電源線。
接著，圖17示出圖16中所示正反器的細節。圖17中所示的正反器包括第一薄膜電晶體5571、第二薄膜電晶體5572、第三薄膜電晶體5573、第四薄膜電晶體5574、第五薄膜電晶體5575、第六薄膜電晶體5576、第七薄膜電晶體5577以及第八薄膜電晶體5578。第一薄膜電晶體5571、第二薄膜電晶體5572、第三薄膜電晶體5573、第四薄膜電晶體5574、第五薄膜電晶體5575、第六薄膜電晶體5576、第七薄膜電晶體5577以及第八薄膜電晶體5578中的每一個均為n通道電晶體，而且在閘極- 源極電壓(Vgs)超過臨界值電壓(Vth)時導通。
接著，以下描述圖16中所示的正反器的連接結構。
第一薄膜電晶體5571的第一電極(源極電極和汲極電極中的一個)連接至第四引線5504。第一薄膜電晶體5571的第二電極(源極電極和汲極電極中的另一個)連接至第三引線5503。
第二薄膜電晶體5572的第一電極連接至第六引線5506，而第二薄膜電晶體5572的第二電極連接至第三引線5503。
第三薄膜電晶體5573的第一電極連接至第五引線5505；而第三薄膜電晶體5573的第二電極連接至第二薄膜電晶體5572的閘極電極；以及第三薄膜電晶體5573的閘極電極連接至第五引線5505。
第四薄膜電晶體5574的第一電極連接至第六引線5506；而第四薄膜電晶體5574的第二電極連接至第二薄膜電晶體5572的閘極電極；以及第四薄膜電晶體5574的閘極電極連接至第一薄膜電晶體5571的閘極電極。
第五薄膜電晶體5575的第一電極連接至第五引線5505；而第五薄膜電晶體5575的第二電極連接至第一薄膜電晶體5571的閘極電極；以及第五薄膜電晶體5575的閘極電極連接至第一引線5501。
第六薄膜電晶體5576的第一電極連接至第六引線5506；第六薄膜電晶體5576的第二電極連接至第一薄膜電晶體5571的閘極電極；以及第六薄膜電晶體5576的閘 極電極連接至第二薄膜電晶體5572的閘極電極。
第七薄膜電晶體5577的第一電極連接至第六引線5506；第七薄膜電晶體5577的第二電極連接至第一薄膜電晶體5571的閘極電極；以及第七薄膜電晶體5577的閘極電極連接至第二引線5502。第八薄膜電晶體5578的第一電極連接至第六引線5506；第八薄膜電晶體5578的第二電極連接至第二薄膜電晶體5572的閘極電極；以及第八薄膜電晶體5578的閘極電極連接至第一引線5501。
注意，第一薄膜電晶體5571的閘極電極、第四薄膜電晶體5574的閘極電極、第五薄膜電晶體5575的第二電極、第六薄膜電晶體5576的第二電極以及第七薄膜電晶體5577的第二電極所連接的點均被稱為節點5543。第二薄膜電晶體5572的閘極電極、第三薄膜電晶體5573的第二電極、第四薄膜電晶體5574的第二電極、第六薄膜電晶體5576的閘極電極以及第八薄膜電晶體5578的第二電極所連接的點均被稱為節點5544。
注意，第一引線5501、第二引線5502、第三引線5503以及第四引線5504可被分別稱為第一信號線、第二信號線、第三信號線以及第四信號線。第五引線5505和第六引線5506可被分別稱為第一電源線和第二電源線。
可僅使用實施例1或2中描述的n通道TFT形成信號線驅動器電路和掃描線驅動器電路。在該情況下，因為使用氧化物半導體層的電晶體的遷移率高，所以能提高驅動器電路的驅動頻率。此外，因為實施例1或2中描述的 n通道TFT中的每一個中的源區和汲區降低了寄生電容，所以頻率特性(也稱為f特性)高。例如，使用實施例1或2中所描述的n通道TFT的掃描線驅動器電路可高速地工作，從而可提高幀頻率並實現黑圖像的插入。
此外，例如，透過提高掃描線驅動器電路中的電晶體通道帶寬或設置多個掃描線驅動器電路，可實現更高的幀頻率。當設置了多個掃描線驅動器電路時，用於驅動偶數掃描線的掃描線驅動器電路被設置在一側，而用於驅動奇數行掃描線的掃描線驅動器電路被設置在另一側；因此，可實現幀頻率的提高。
此外，當製造作為半導體裝置的示例的主動矩陣發光顯示裝置時，在至少一個像素中安排多個薄膜電晶體，從而較佳的安排多個掃描線驅動器電路。圖12B是示出主動矩陣發光顯示裝置的示例的方塊圖。
圖12B中所示的發光顯示裝置在基板5400上包括：具有分別設置有顯示元件的多個像素的像素部分5401；選擇像素的第一掃描線驅動器電路5402和第二掃描線驅動器電路5404；以及控制輸入選定像素的視頻信號的信號線驅動器電路5403。
當輸入圖12B中所示的發光顯示裝置的像素的視頻信號是數位信號時，像素透過開關電晶體的導通/截止的切換而處於發光狀態或不發光狀態。因此，可使用面積比灰度法或時間比灰度法顯示灰度。面積比灰度法指的是透過將一個像素分成多個子像素並基於視頻信號獨立地驅動各 個子像素從而顯示灰度的驅動方法。此外，時間比灰度法指的是透過控制像素發射光的周期從而顯示灰度的驅動方法。
因為發光元件的回應時間比液晶元件等的回應時間快，所以發光元件適合於時間比灰度法。具體而言，在利用時間比灰度法實現顯示的情況下，將一個幀周期分成多個子幀周期。接著，根據視頻信號，在各個子幀周期中將像素中的發光元件置為發光狀態或不發光狀態。透過將一個幀周期分成多個子幀周期，可透過視頻信號控制像素在一個幀周期中實際發光的總時間長度，從而可顯示灰度。
在圖12B中所示的發光顯示裝置的示例中，在開關TFT和電流控制TFT這兩個TFT被安排在一個像素中時，第一掃描線驅動器電路5402產生被輸入用作開關TFT的閘極引線的第一掃描線的信號，而第二掃描線驅動器電路5404產生被輸入用作電流控制TFT的閘極引線的第二掃描線的信號；不過，一個掃描線驅動器電路既可產生被輸入第一掃描線的信號又可產生被輸入第二掃描線的信號。此外，例如，有可能在每個像素中設置用於控制開關元件的操作的多條第一掃描線，這取決於開關元件中所包括的電晶體的數量。在該情況下，輸入多條第一掃描線的信號可全部由一個掃描線驅動器電路產生或由單獨的多個掃描線驅動器電路產生。
而且在該發光顯示裝置中，可在與像素部分的薄膜電晶體相同的基板上形成可包括驅動器電路中的n通道TFT 的驅動器電路的一部分。可僅使用實施例1或2中描述的n通道TFT形成信號線驅動器電路和掃描線驅動器電路。
透過上述方法，可製造作為半導體裝置的高可靠的顯示裝置。
可與其他實施例中公開的任一結構以適當的組合實現此實施例。
[實施例6]
在此實施例中，將描述作為半導體裝置的發光顯示裝置的示例。作為顯示裝置中包括的顯示元件，此處描述了利用電致發光的發光元件。利用電致發光的發光元件根據發光材料的類型來分類，即根據發光材料是有機化合物還是無機化合物來分類。一般而言，前者被稱為有機EL元件，而後者被稱為無機EL元件。
在有機EL元件中，透過對發光元件施加電壓，使電子從電極注入包含發光有機化合物的層中，而電洞從另一電極注入包含發光有機化合物的層中，且電流流動。然後透過這些載流子(電子和電洞)的複合，具有發光性質的發光有機化合物變成激發態，當激發態返回基態時發光。由於這種機制，這樣的發光元件被稱為電流激發型發光元件。
無機EL元件被分類為散射型無機EL元件和薄膜無機EL元件。散射型無機EL元件包括發光材料的粒子散佈在粘合劑中的發光層，而且其發光機制是利用施主能級 和受主能級的施主-受主複合發光。在薄膜無機EL元件中，發光層被夾在介電層之間，而介電層被夾在電極之間。薄膜無機EL元件的發光機制是其中利用金屬離子的內層電子躍遷的局部發光。在此實施例中，將使用有機EL元件作為發光元件進行該描述。
圖18示出可應用數位時間灰度驅動的作為半導體裝置的示例的像素結構的示例。
以下描述可應用數位時間灰度驅動的像素的結構和操作。在此實施例中描述了一個像素包括使用通道形成區中的氧化物半導體層(In-Ga-Zn-O基非單晶膜)的兩個n通道電晶體的示例。
像素6400包括開關電晶體6401、驅動電晶體6402、發光元件6404以及電容器6403。開關電晶體6401的柵極連接至掃描線6406，開關電晶體6401的第一電極(源極電極和汲極電極中的一個)連接至信號線6405，而開關電晶體6401的第二電極(源極電極和汲極電極中的另一個)連接至驅動電晶體6402的閘極。驅動電晶體6402的柵極透過電容器6403連接至電源線6407，驅動電晶體6402的第一電極連接至電源線6407，以及驅動電晶體6402的第二電極連接至發光元件6404的第一電極(像素電極)。發光元件6404的第二電極對應於公共電極6408。
發光元件6404的第二電極(公共電極6408)被設置為低電源電位。該低電源電位是滿足低電源電位小於高電 源電位的電位，其中該高電源電位被設置到作為基準的電源線6407。例如可採用GND、0V等作為低電源電位。高電源電位與低電源電位之間的電位差被施加給發光元件6404，從而向發光元件6404提供電流。這裏，為了使發光元件6404發光，設置各個電位以使高電源電位與低電源電位之間的電位差是正向臨界值電壓或更高。
驅動電晶體6402的閘極電容可用作電容器6403的替代物，因此可省去電容器6403。可在通道區與閘極電極之間形成驅動電晶體6402的閘極電容。
在電壓輸入電壓驅動方法的情況下，視頻信號被輸入驅動電晶體6402的閘極，從而使驅動電晶體6402處於充分導通和截止這兩種狀態中的任一種。即，驅動電晶體6402在線性區中工作。因為驅動電晶體6402在線性區中工作，因此高於電源線6407電壓的電壓被施加給驅動電晶體6402的閘極。注意，大於或等於驅動電晶體6402的電源線電壓與電壓Vth之和的電壓被施加給信號線6405。
在執行類比灰度驅動法代替數位時間灰度法的情況下，透過改變信號輸入可使用如圖18中一樣的像素結構。
在執行類比灰度驅動的情況下，大於或等於發光元件6404的正向電壓與驅動電晶體6402的Vth之和的電壓被施加給驅動電晶體6402的閘極。發光元件6404的正向電壓指的是獲得期望照度的電壓，且包括至少正向臨界值電壓。輸入了使驅動電晶體6402工作於飽和區的視頻信 號，從而可將電流提供給發光元件6404。為了使驅動電晶體6402能工作於飽和區，電源線6407的電位高於驅動電晶體6402的閘極電位。因為視頻信號是類比信號，與視頻信號一致的電流在發光元件6404中流動，從而可執行類比灰度驅動。
注意，圖18中所示的像素結構不限於此。例如，可向圖18中的像素添加開關、電阻器、電容器、電晶體、邏輯電路等。
接著，將使用圖19A到19C描述發光元件的結構。在此實施例中，作為示例，將以驅動TFT是薄膜電晶體170的情況為例描述像素的截面結構。可按照與實施例1中所描述的薄膜電晶體170相似的方式製造用於圖19A到19C中所示的半導體裝置的驅動TFT 7001、7011以及7021，而且它們是分別包括In-Ga-Zn-O基非單晶膜作為半導體層的具有高電特性的薄膜電晶體。
為提取從發光元件發出的光，需要發光元件的陽極或陰極中的至少一個是透明的。在基板上形成薄膜電晶體和發光元件。發光元件可具有透過與基板相對的表面提取光的頂發光結構、透過基板一側上的表面提取光的底發光結構、或透過與基板相對的表面和基板一側上的表面提取光的雙發光結構。可將圖18中所示的像素結構應用於具有這些發光結構中的任一種的發光元件。
將參考圖19A描述具有頂發光結構的發光元件。
圖19A是驅動TFT 7001是圖1B中所示的薄膜電晶 體170而且從發光元件7002發射的光透過至陽極7005側的情況下的像素的截面圖。在圖19A中，發光元件7002的陰極7003電連接至驅動TFT 7001，而發光層7004和陽極7005以此順序堆疊在陰極7003上。可由多種導電材料形成陰極7003，只要它們具有低功函數並反射光。例如，較佳的使用Ca、Al、CaF、MgAg、AlLi等。可使用單層或堆疊的多層形成發光層7004。如果使用多層形成發光層7004，則透過按照以下順序在陰極7003上堆疊電子注入層、電子傳輸層、發光層、電洞傳輸層以及電洞注入層形成發光層7004。不一定要形成所有這些層。使用諸如包含氧化鎢的氧化銦膜、包含氧化鎢的氧化鋅銦膜、包含氧化鈦的氧化銦膜、包含氧化鈦的氧化錫銦膜、氧化錫銦膜(下文稱為ITO)、氧化鋅銦或其中添加了氧化矽的氧化錫銦膜之類的透光導電膜形成陽極7005。
發光層7004夾在陰極7003與陽極7005之間的區域對應於發光元件7002。在圖19A中所示像素的情況下，如箭頭所示，光從發光元件7002發射至陽極7005側。
接下來參考圖19B描述具有底發光結構的發光元件。圖19B是驅動TFT 7011是圖1A中所示的薄膜電晶體170而且從發光元件7012發射的光傳送至陰極7013側的情況下的像素的截面圖。在圖19B中，在電連接至驅動TFT 7011的透光導電膜7017上形成發光元件7012的陰極7013，而發光層7014和陽極7015以此順序堆疊在陰極7013上。當陽極7015具有透光性質時，可形成用於反射 和阻擋光的擋光膜7016來覆蓋陽極7015。對於陰極7013，與圖19A的情況一樣可使用多種材料，只要它們是具有低功函數的導電材料。陰極7013具有可透射光的厚度(較佳的約5到30nm)。例如，具有20nm厚度的鋁膜可用作陰極7013。以類似於圖19A的方式，可使用單層結構或多層的層疊結構形成發光層7014。雖然陽極7015不需要透光，但也可按照類似於圖19A一樣的方式使用透光導電材料形成陽極7015。作為擋光膜7016，可使用反射光的金屬等；不過它不限於金屬膜。例如，可使用添加了黑色素的樹脂等。
發光層7014夾在陰極7013與陽極7015之間的區域對應於發光元件7012。在圖19B中所示像素的情況下，如箭頭所示，光從發光元件7012發射至陰極7013側。
接著，將參考圖19C描述具有雙發光結構的發光元件。在圖19C中，在電連接至驅動TFT 7021的透光導電膜7027上形成發光元件7022的陰極7023，而發光層7024和陽極7025以此順序堆疊在陰極7023上。像圖19A的情況一樣，可使用多種導電材料形成陰極7023，只要它們具有低功函數。陰極7023具有可透射光的厚度。例如，具有20nm厚度的鋁膜可用作陰極7023。以類似於圖19A的方式，可使用單層結構或多層的層疊結構形成發光層7024。以與圖19A相似的方式，可使用透光導電材料形成陽極7025。
陰極7023、發光層7024以及陽極7025彼此重疊的 區域對應於發光元件7022。在圖19C中所示像素的情況下，如箭頭所示，光從發光元件7022發射至陽極7025側和陰極7023側。
雖然在此實施例中描述了有機EL元件作為發光元件，但還可提供無機EL元件作為發光元件。
此實施例描述了控制發光元件的驅動的薄膜電晶體(驅動TFT)電連接至發光元件的示例。不過，電流控制TFT可連接在驅動TFT與發光元件之間。
此實施例中描述的半導體裝置不限於圖19A到19C中所示的結構，而且可基於根據此說明書中公開的本發明的技術的精神以多種方式修改。
接著，將參照圖22A和22B描述作為半導體裝置的一個實施方式的發光顯示面板(也稱為發光面板)的上表面和截面。圖22A是使用密封劑將薄膜電晶體和發光元件密封在第一基板與第二基板之間的面板的俯視圖。圖22B是沿圖22A的線H-I所取的截面圖。
密封劑4505被設置成包圍設置在第一基板4501上的像素部分4502、信號線驅動器電路4503a和4503b以及掃描線驅動器電路4504a和4504b。此外，第二基板4506設置在像素部分4502、信號線驅動器電路4503a和4503b以及掃描線驅動器電路4504a和4504b上。因此，像素部分4502、信號線驅動器電路4503a和4503b以及掃描線驅動器電路4504a和4504b連同填充物4507被第一基板4501、密封劑4505以及第二基板4506密封到一起。較佳 的，顯示裝置被保護膜(諸如粘接膜或紫外可固化樹脂膜)或具有高氣密性和幾乎無除氣的覆蓋材料封裝(密封)，從而該顯示裝置未被暴露至外部空氣。
形成在第一基板4501上的像素部分4502、信號線驅動器電路4503a和4503b以及掃描線驅動器電路4504a和4504b各包括多個薄膜電晶體，而在圖20B中示出了作為示例的包括在像素部分4502中的薄膜電晶體4510和包括在信號線驅動器電路4503a中的薄膜電晶體4509。
作為薄膜電晶體4509和4510，可使用如實施例1所描述的分別包括In-Ga-Zn-O基非單晶膜作為半導體層的高可靠薄膜電晶體。
此外，附圖標記4511表示發光元件。包括在發光元件4511中的作為像素電極的第一電極層4517電連接至薄膜電晶體4510的源極電極層或汲極電極層。注意，包括第一電極層4517、電致發光層4512以及第二電極層4513的發光元件4511的結構不限於實施例6中所描述的結構。可根據從發光元件4511提取光的方向等酌情改變發光元件4511的結構。
使用有機樹脂膜、無機絕緣膜或有機聚矽氧烷形成堤部4520。尤其較佳的使用光敏材料形成堤部4520，且在第一電極層4517上具有開口，以使開口的側壁被形成為具有連續彎曲的斜面。
電致發光層4512可被形成為單層或堆疊的多層。
可在第二電極層4513和堤部4520上形成保護膜，以 阻止氧氣、氫氣、水氣、二氧化碳等進入發光元件4511。作為保護膜，可形成氮化矽膜、氮氧化矽膜、DLC膜等。
從FPC 4518a和4518b將多個信號和電壓提供給信號線驅動器電路4503a和4503b、掃描線驅動器電路4504a和4504b或像素部分4502。在實施例6中，連接端子電極4515由與發光元件4511中所包括的第一電極層4517相同的導電膜形成，而端子電極4516由與薄膜電晶體4509和4510中包括的源和汲極電極層相同的導電膜形成。
連接端子電極4515透過各向異性導電膜4519電連接至FPC 4518a的端子。
位於從發光元件4511提取光的方向的第二基板需要具有透光性質。在該情況下，使用諸如玻璃板、塑膠板、聚酯膜或丙烯酸膜之類的具有透光性質的材料。
作為填充物4507，除諸如氮氣或氬氣之類的惰性氣體之外，還可使用紫外可固化樹脂或熱固性樹脂。例如，可使用PVC(聚氯乙烯)、丙烯酸、聚醯亞胺、環氧樹脂、矽酮樹脂、PVB(聚乙烯醇縮丁醛)或EVA(乙烯乙酸乙烯酯)。
此外，在需要時，可在發光元件的發光表面上酌情設置諸如極化板、圓形極化板(包括橢圓極化板)、阻滯板(四分之一波板或半波板)或濾色器之類的光學膜。此外，極化板或圓形極化板可設置有抗反射膜。例如，可執 行抗眩光處理，透過該處理能透過表面上的凸起和凹陷漫射反射光以減少眩光。
信號線驅動器電路4503a和4503b和掃描線驅動器電路4504a和4504b可作為使用單晶半導體膜或多晶半導體膜形成的驅動器電路安裝在單獨製備的單晶半導體基板或絕緣基板上。替代地，可僅單獨形成和安裝信號線驅動器電路及其部分或掃描線驅動器電路及其部分。此實施例不限於圖22A和22B中所示的結構。
透過上述方法，可以低成本製造發光顯示裝置(顯示面板)。
可與實施例1到3中描述的結構中的任一種以適當的組合實現此實施例。
[實施例7]
在此實施例中，將使用圖20A1、20A2以及20B描述對應於半導體裝置的一個示例的液晶顯示面板的上表面和截面。圖20A1和20A2分別是面板的俯視圖，其中在第一基板4001上形成薄膜電晶體4010和4011，而且液晶元件4013被密封劑4005密封在第一基板4001與第二基板4006之間。薄膜電晶體4010和4011依照實施例1，且分別包括In-Ga-Zn-O基非單晶膜作為半導體層。圖20B是沿圖20A1和圖20A2的線M-N的截面圖。
設置了密封劑4005以包圍設置在第一基板4001上的像素部分4002和掃描線驅動器電路4004。在像素部分 4002和掃描線驅動器電路4004之上設置第二基板4006。因此，透過第一基板4001、密封劑4005以及第二基板4006使像素部分4002和掃描線驅動器電路4004以及液晶層4008密封到一起。在單獨製備的基板上使用單晶半導體膜或多晶半導體膜形成的信號線驅動器電路4003被安裝在第一基板4001上與被密封劑4005包圍的區域不同的區域中。
要注意，對於單獨形成的驅動器電路的連接方法無特殊限制，而且可使用COG方法、引線接合方法、TAB方法等。圖20A1示出透過COG方法安裝信號線驅動器電路4003的示例，而圖20A2示出透過TAB方法安裝信號線驅動器電路4003的示例。
在第一基板4001上設置的像素部分4002和掃描線驅動器電路4004各包括多個薄膜電晶體。圖20B示出像素部分4002中包括的薄膜電晶體4010和掃描線驅動器電路4004中包括的薄膜電晶體4011。絕緣層4020和4021設置在薄膜電晶體4010和4011上。
作為薄膜電晶體4010和4011中的每一個，可使用如實施例1所描述的包括In-Ga-Zn-O基非單晶膜作為半導體層的薄膜電晶體。該薄膜電晶體4011對應於實施例1的圖1中所示的薄膜電晶體170。
液晶元件4013中包括的像素電極層4030電連接至薄膜電晶體4010。在第二基板4006上形成液晶元件4013的對電極層4031。像素電極層4030、對電極層4031以及 液晶層4008相互重疊的部分對應於液晶元件4013。要注意，像素電極層4030和對電極層4031分別設置有起對準膜作用的絕緣層4032和絕緣層4033。液晶層4008被夾在像素電極層4030與對電極層4031之間，其中還插入有絕緣層4032和4033。
可使用玻璃、金屬(通常是不銹鋼)、陶瓷或塑膠形成第一基板4001和第二基板4006。作為塑膠，可使用FRP(玻璃纖維增強塑膠)板、PVF(聚氟乙烯)膜、聚酯膜、或丙烯酸類樹脂膜。此外，還可使用PVF膜或聚酯膜之間夾有鋁箔的薄板。
透過絕緣膜的選擇性蝕刻而獲得由附圖標記4035表示的柱狀隔離件，而且被設置用於控制像素電極層4030與對電極層4031之間的距離(單元間隙)。注意，可使用球狀隔離件。對電極層4031電連接至設置在與薄膜電晶體4010相同的基板上的公共電位線。透過使用公共連接部分，對電極層4031可透過設置在該對基板之間的導電粒子電連接至該公共電位線。注意，這些導電粒子包含在密封劑4005中。
替代地，可使用不需要對準膜的表現出藍相的液晶。藍相是液晶相之一，當膽甾型液晶的溫度升高時，藍相剛好在膽甾相變成各向同性相之前產生。因為僅在窄溫度範圍中產生藍相，所以將包含5%或更多重量百分比的手性劑的液晶成分用於液晶層4008以改善該溫度範圍。包括表現出藍相的液晶和手性劑的液晶組合物具有10μs到 100μs的短回應時間、具有不需要對準方法的光學各向同性、且具有小的視角依賴性。
雖然在此實施例中描述了透射型液晶顯示裝置的示例，但本發明還可應用於反射型液晶顯示裝置或半透射半反射型液晶顯示裝置。
在實施例7中，描述了極化板設置在基板的外表面(觀看者側)上、而用於顯示元件的著色層和電極層以此順序設置在基板的內表面上的液晶顯示裝置的示例；不過，極化板還可設置在基板的內表面上。極化板和著色層的層疊結構不限於實施例7中描述的結構，而可根據極化板和著色層的材料或製造步驟的條件來酌情設置。此外，可設置用作黑色矩陣的擋光膜。
在此實施例中，為減少薄膜電晶體的表面粗糙度和提高薄膜電晶體的可靠性，使用分別作為保護膜或平坦化絕緣膜的絕緣層(絕緣層4020和絕緣層4021)覆蓋實施例1獲得的薄膜電晶體。設置該保護膜用於防止漂浮在空氣中的諸如有機物質、金屬物質或水氣之類的雜質進入，而且較佳的該保護膜是緻密膜。可透過濺射法將該保護膜形成為氧化矽膜、氮化矽膜、氧氮化矽膜、氮氧化矽膜、氧化鋁膜、氮化鋁膜、氧氮化鋁膜和/或氮氧化鋁膜的單層膜或層疊膜。雖然在此實施例中描述了透過濺射方法形成保護膜的示例，但本發明的實施例不限於此示例，而且可透過諸如PCVD法之類的多種方法形成該保護膜。
在此實施例中，形成具有層疊結構的絕緣層4020作 為該保護膜。作為絕緣層4020的第一層，透過濺射方法形成氧化矽膜。使用氧化矽膜作為保護膜具有防止用於源和汲極電極層的鋁膜的小丘的效果。
此外，形成絕緣層作為保護膜的第二層。在此實施例中，透過濺射方法形成氮化矽膜作為絕緣層4020的第二層。將氮化矽膜用作保護膜可防止鈉離子等移動離子進入半導體區，從而抑制TFT的電特性變化。
在形成保護膜之後，可使該半導體層經受退火(在300℃到400℃下)。
接著，形成絕緣層4021作為平坦化絕緣膜。可使用諸如聚醯亞胺、丙烯酸、苯並環丁烯、聚酰胺或環氧樹脂之類的具有耐熱性的有機材料形成絕緣層4021。除這些有機材料之外，還有可能使用低介電常數材料(低k材料)、矽氧烷基樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等。注意，可透過堆疊使用這些材料中的任一種形成的多層絕緣膜形成絕緣層4021。
注意，矽氧烷樹脂是由作為起始材料的矽氧烷材料形成且具有Si-O-Si鍵的樹脂。矽氧烷基樹脂可使用有機基(例如烷基或芳香基)或氟基作為取代基。該有機基可具有氟基。
對於形成絕緣層4021的方法沒有特殊限制，而且根據材料，可透過濺射法、SOG法、旋塗法、浸漬法、噴塗法、液滴放電法(例如噴墨法、絲網印刷、膠版印刷等)、刮片法、輥塗法、幕塗法、刀塗法等形成絕緣層 4021。在使用材料解決方案形成絕緣層4021的情況下，可在烘焙步驟同時對該半導體層退火(在300℃到400℃下)。絕緣層4021的烘焙步驟也用作半導體層的退火步驟，藉此可高效地製造半導體裝置。
可由諸如包含氧化鎢的氧化銦、包含氧化鎢的氧化鋅銦、包含氧化鈦的氧化銦、包含氧化鈦的氧化錫銦、氧化錫銦(下文稱為ITO)、氧化鋅銦或添加了氧化矽的氧化錫銦之類的透光導電材料製成像素電極層4030和對電極層4031。
包含導電高分子(也稱為導電聚合物)的導電組合物可用於形成像素電極層4030和對電極層4031。較佳的，使用導電組合物形成的像素電極具有10000歐姆/□或更低的薄膜電阻和在550nm波長下的70%或更高的透射率。此外，較佳的，導電組合物中包含的導電高分子具有小於或等於0.1Ω．cm的電阻率。
作為該導電高分子，可使用所謂的π電子共軛導電高分子。作為示例，可給出聚苯胺及其衍生物、聚吡咯及其衍生物、聚噻吩及其衍生物、或這些材料中的兩種或多種的共聚物。
從FPC 4018對單獨形成的信號線驅動器電路4003以及掃描線驅動器電路4004或像素部分4002提供多個信號和電壓。
在實施例7中，由與液晶元件4013中所包括的像素電極層4030相同的導電膜形成連接端子電極4015，而由 與薄膜電晶體4010和4011的源和汲極電極層相同的導電膜形成端子電極4016。
連接端子電極4015透過各向異性導電膜4019電連接至FPC 4018中包括的端子。
雖然圖20A1和20A2示出了單獨形成信號線驅動器電路4003且安裝在第一基板4001上的示例；不過，此實施例不限於此結構。可單獨形成掃描線驅動器電路然後安裝，或僅單獨形成信號線驅動器電路的一部分或掃描線驅動器電路的一部分然後安裝。
圖21示出透過使用TFT基板2600形成為半導體裝置的液晶顯示模組的示例。圖21示出液晶顯示模組的示例，其中TFT基板2600和對基板2601透過密封劑2602相互固定，而包括TFT等的像素部分2603、包括液晶層的顯示元件2604、著色層2605以及極化板2606設置在所述基板之間以形成顯示區。著色層2605是實現彩色顯示所必需的。在RGB系統的情況下，為相應的像素設置了對應於紅色、綠色以及藍色的相應的著色層。在TFT基板2600和對電極2601外設置了極化板2606和2607以及漫射板2613。光源包括冷陰極管2610和反射板2611，而電路基板2612透過撓性線路板2609連接至TFT基板2600的引線電路部分2608，且包括諸如控制電路或電源電路之類的外部電路。極化板和液晶層可堆疊，而且它們之間插入有阻滯膜。
液晶顯示模組可使用以下模式中任何一種：TN(扭 曲向列)模式、IPS(共面切換)模式、FFS(邊緣場切換)模式、MVA(多疇垂直取向)模式、PVA(圖像垂直調整)模式、ASM(軸對稱排列微單元)模式、OCB(光學補償雙折射)模式、FLC(鐵電液晶)模式、AFLC(反鐵電液晶)模式等。
透過上述方法，可以降低的成本製造作為半導體裝置的液晶顯示面板。
可與實施例1到3中描述的結構中的任一種以適當的組合來實現此實施例。
[實施例8]
電子紙可用於多種領域的電子裝置，只要它們顯示資料。例如，電子紙可應用於電子書閱讀器(電子書)、海報、諸如火車之類的車輛中的廣告、或諸如信用卡之類的多種卡的顯示器。圖23A和23B以及圖24中示出了該電子裝置的示例。
圖23A示出使用電子紙形成的海報2631。在廣告媒體是印刷紙的情況下，透過手工更換廣告；然而，透過使用應用了實施例3的電子紙，可在短時間內改變廣告。此外，可在無顯示缺陷的情況下獲得穩定的圖像。該海報可具有能無線發送和接收資料的配置。
圖23B示出諸如火車之類的車輛中的廣告2632。在廣告媒體是印刷紙的情況下，透過手工更換廣告；然而，透過使用應用了實施例3的電子紙，可在短時間內以更少 人力改變廣告顯示。此外，可在無顯示缺陷的情況下獲得穩定的圖像。該海報可具有能無線發送和接收資料的配置。
圖24示出電子書閱讀器2700的示例。例如，電子書閱讀器2700包括兩個外殼--外殼2701和外殼2703。外殼2701和外殼2703與樞紐2711組合，從而該電子書閱讀器2700可以該樞紐2711為軸打開和關閉。利用這樣的結構，電子書閱讀器2700可類似於紙書一樣工作。
顯示部分2705和顯示部分2707分別被包括在外殼2701和外殼2703中。顯示部分2705和顯示部分2707可顯示一幅圖像或不同圖像。例如，在顯示部分2705和顯示部分2707顯示不同圖像的情況下，右邊的顯示部分(圖24中的顯示部分2705)可顯示文字，而左邊的顯示部分(圖24中的顯示部分2707)可顯示圖像。
圖24示出外殼2701設置有操作部分等的示例。例如，外殼2701設置有電源開關2721、操作鍵2723、揚聲器2725等。利用操作鍵2723可翻頁。注意，可在外殼的顯示部分的同一表面上設置鍵盤、指向裝置等。此外，可在外殼的後面或側面上設置外部連接端子(耳機端子、USB端子、可連接至諸如AC配接器和USB電纜之類的各種電纜的端子等)、記錄媒體插入部分等。而且，電子書閱讀器2700可具有電子詞典功能。
電子書閱讀器2700可具有能無線發送和接收資料的配置。透過無線通信，可從電子書伺服器購買和下載想要 的圖書資料等。
[實施例9]
根據本發明的一個實施例的半導體裝置可應用於多種電子設備(包括娛樂機)。電子設備的示例包括：電視機(也稱為電視或電視接收器)、電腦顯示器等、諸如數位相機或數位攝像機之類的相機、數位相框、手機(也稱為行動電話或行動電話機)、攜帶型遊戲終端、攜帶型資訊終端、音頻再現設備、諸如彈球盤機之類的大尺寸遊戲機等。
圖25A示出電視機9600的示例。在電視機9600中，顯示部分9603被包括在外殼9601中。顯示部分9603可顯示圖像。在圖25A中，外殼9601由支架9605支承。
可利用外殼9601的操作開關或獨立的遙控器9610操作電視機9600。可利用遙控器9610的操作鍵9609控制頻道和音量，從而控制顯示部分9603上顯示的圖像。此外，遙控器9610可設置有用於顯示從遙控器9610輸出的資料的顯示部分9607。
注意，電視機9600設置有接收器、數據機等。透過利用該接收器，可接收一般的電視廣播。此外，當顯示設備經由數據機有線或無線連接連接至通信網路時，可實現單向(從發射器到接收器)或雙向(發射器與接收器之間、接收器之間等)資料通信。
圖25B示出數位相框9700的示例。例如，在數位相 框9700中，顯示部分9703被包括在外殼9701中。可在顯示部分9703上顯示多幅圖像。例如，顯示部分9703可顯示數碼相機等拍攝的圖像資料而起普通相框的作用。
注意，數位相框9700設置有操作部分、外部連接部分(USB端子、可連接至諸如USB電纜之類的多種電纜的端子等)、記錄媒體插入部分等。雖然它們可被設置在與顯示部分相同的表面上，但較佳的，為了數位相框9700的設計而將它們設置在側面或後面。例如，儲存由數位相機拍攝的圖像資料的記憶體被插入數位相框的記錄媒體插入部分中，藉此圖像資料可被下載並顯示在顯示部分9703上。
數位相框9700可無線地發送和接收資料。透過無線通信，可下載期望的圖像資料以供顯示。
圖26A是攜帶型遊戲機，包括兩個外殼--外殼9881和外殼9891，外殼9881和9891與連接部分9893連接以使該攜帶型遊戲機能打開或折疊。顯示部分9882和顯示部分9883分別被包括在外殼9881和外殼9891中。此外，圖26A中所示的攜帶型遊戲機設置有揚聲器部分9884、記錄媒體插入部分9886、LED燈9890、輸入裝置(操作鍵9885、連接端子9887、感測器9888(具有測量力、位移、位置、速度、加速度、角速度、旋轉頻率、距離、光、液體、磁性、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電功率、射線、流速、濕度、梯度、振動、氣味或紅外線功能))以及話筒9889)等。 不言而喻，該攜帶型娛樂機的結構不限於上述結構，只要該結構設置有包括實施例1或2中描述的薄膜電晶體的至少一個半導體裝置。該攜帶型娛樂機可酌情包括其他附加設備。圖26A中所示的攜帶型遊戲機具有讀取儲存在記錄媒體中的程式或資料以顯示在顯示部分上的功能，以及透過無線通信與另一攜帶型遊戲機共用資訊的功能。圖26A中所示的攜帶型遊戲機的功能不限於上述功能，而且該攜帶型遊戲機可具有多種功能。
圖26B示出作為大尺寸娛樂機的自動售貨機9900的示例。在自動售貨機9900中，顯示部分9903包括在外殼9901中。此外，自動售貨機9900包括諸如起始杆或停止開關之類的操作裝置、硬幣槽、揚聲器等。不言而喻，該自動售貨機9900的結構不限於上述結構，只要該結構設置有包括實施例1或2中描述的薄膜電晶體的至少一個半導體裝置。該自動售貨機9900可酌情包括其他附加設備。
圖27示出行動電話1000的示例。行動電話1000設置有包括在外殼1001中的顯示部分1002、操作按鈕1003、外部連接埠1004、揚聲器1005、話筒1006等。
當用手指等觸摸圖27中所示的行動電話1000的顯示部分1002時，資料可被輸入行動電話1000。此外，可透過手指等觸摸顯示部分1002來執行諸如打電話和編輯郵件之類的操作。
顯示部分1002主要有三種螢幕模式。第一種模式是 主要用於顯示圖像的顯示模式。第二種模式是主要用於輸入諸如文字之類的資料的輸入模式。第三種模式是其中組合了顯示模式和輸入模式這兩種模式的顯示一輸入模式。
例如，在打電話或編輯郵件的情況下，為顯示部分1002選擇主要用於輸入文字的文字輸入模式，從而可輸入顯示在螢幕上的文字。在該情況下，較佳的在顯示部分1002的螢幕的幾乎全部區域上顯示鍵盤或數位按鈕。
當諸如陀螺儀或加速度感測器之類的包括用於檢測傾斜的感測器的檢測設備設置在行動電話1000內部時，可透過確定行動電話1000的取向(無論行動電話1000被放置成水平還是垂直以用於景色模式或肖像模式)自動切換顯示部分1002的螢幕上的顯示內容。
透過觸摸顯示部分1002或操作外殼1001的操作按鈕1003可切換螢幕模式。替代地，可根據顯示部分1002上顯示的圖像類型切換螢幕模式。例如，當顯示在顯示部分上的圖像信號是移動圖像資料時，螢幕模式被切換成顯示模式，而當該信號是文字資料時，螢幕模式被切換成輸入模式。
此外，在輸入模式中，當在指定時間內未進行透過觸摸顯示部分1002的輸入、同時顯示部分1002中的光感測器檢測到信號時，可控制螢幕模式從輸入模式切換至顯示模式。
顯示部分1002可起圖像感測器的作用。例如，透過用手掌或手指觸摸顯示部分1002拍攝掌紋、指紋等圖 像，藉此執行個人認證。此外，透過為顯示部分提供背光或發射近紅外光的感測光源，也能採集指紋、掌紋等圖像。
[實施例10]
在實施例1和2中描述了設置了緩衝層的示例。在此實施例中，將描述未設置緩衝層的示例。此外，以下將描述使用兩個n通道薄膜電晶體形成的反相器電路的示例。
用於驅動像素部分的驅動器電路是使用反相器電路、電容器、電阻器等形成的。當組合兩個n通道TFT以形成反相器電路時，存在兩種類型的組合：增強型電晶體和空乏型電晶體的組合(下文將透過這種組合形成的電路稱為“EDMOS”電路)以及增強型TFT的組合(下文將透過這種組合形成的電路稱為“EEMOS電路”)。注意當n通道TFT的臨界值電壓為正時，該n通道TFT被定義為增強型電晶體，而當n通道TFT的臨界值電壓為負時，該n通道TFT被定義為空乏型電晶體，而且此說明書遵循上述定義。
在同一基板上形成像素部分和驅動器電路。在像素部分中，使用安排在矩陣中的增強型電晶體切換施加給像素電極的電壓的開/關。安排在像素部分中的這些增強型電晶體使用氧化物半導體。因為增強型電晶體在±20V的閘極電壓下具有諸如大於或等於109的導通/截止比之類的電特性，所以漏電流小而且能實現低功耗驅動。
圖32A示出驅動器電路的反相器電路的截面結構。在圖32A中，第一閘極電極1401和第二閘極電極1402設置在基板1400上。可使用諸如鉬、鈦、鉻、組、鎢、鋁、銅、釹、或鈧之類的金屬材料或包括這些材料中的任一種作為其主要成分的合金材料來分別形成具有單層結構或層疊結構的第一閘極電極1401和第二閘極電極1402。例如，作為第一閘極電極1401和第二閘極電極1402中的每一個的兩層結構，較佳的採用以下結構：鋁層和疊在該鋁層上的鉬層的兩層結構、銅層和堆疊在該銅層上的鉬層的兩層結構、銅層和堆疊在該銅層上的氮化鈦層或氮化鉭層的兩層結構、以及氮化鈦層和鉬層的兩層結構。作為三層結構，較佳的為鎢層或氮化鎢層、鋁和矽的合金層或鋁和鈦的合金層、以及氮化鈦層或鈦層的疊層。
此外，在覆蓋第一閘極電極1401和第二閘極電極1402的閘極絕緣層1403上設置了第一引線1409、第二引線1410以及第三引線1411。第二引線1410透過形成在閘極絕緣層1403中的接觸孔1404直接連接至第二閘極電極1402。
此外，在第一引線1409和第二引線1410上且與它們接觸的第一氧化物半導體層1405被設置在與第一閘極電極1401重疊的位置處，而在第二引線1410和第三引線1411上且與它們接觸的第二氧化物半導體層1407被設置在與第二閘極電極1402重疊的位置處。
第一薄膜電晶體1430包括：第一閘極電極1401；與 第一閘極電極1401重疊的第一氧化物半導體層1405，它們之間插入有閘極絕緣層1403；以及第一引線1409，它是地電位的電源線(接地電源線)。此地電位的電源線可以是施加了負電壓VDL的電源線(負電源線)。
此外，第二薄膜電晶體1431包括：第二閘極電極1402；與第二閘極電極1402重疊的第二氧化物半導體層1407，它們之間插入有閘極絕緣層1403；以及第三引線1411，它是施加了正電壓VDD的電源線(正電源線)。
彼此相對且之間插入有第一氧化物半導體層1405的第一引線1409和第二引線1410的側表面的楔形使氧化物半導體層與源極電極層和汲極電極層的側表面重疊的相應區域能起電場鬆弛區的作用。
此外，彼此相對且之間插入有第二氧化物半導體層1407的第二引線1410和第三引線1411的側表面的楔形使氧化物半導體層與源極電極層和汲極電極層的側表面重疊的相應區域能起電場鬆弛區的作用。
如圖32A所示，電連接至第一氧化物半導體層1405和第二氧化物半導體層1407的第二引線1410透過形成在閘極絕緣層1403中的接觸孔1404直接連接至第二薄膜電晶體1431的第二閘極電極1402。第二引線1410和第二閘極電極1402相互直接連接，藉此可實現良好的接觸以減少接觸電阻。與第二閘極電極1402和第二引線1410利用另一導電膜(例如插入它們之間的透明導電膜)相互連接的情況相比，可實現接觸孔數量的減少和透過接觸孔數 量的減少而使驅動器電路佔據的面積減小。
進一步，圖32C是驅動器電路的反相器電路的俯視圖。沿圖32C的點劃線Z1-Z2所取的截面對應於圖32A。
此外，圖32B示出EDMOS電路的等效電路。圖32A和32C中所示的電路連接對應於圖32B中所示的電路連接。在所示示例中，第一薄膜電晶體1430是增強型n通道電晶體，而第二薄膜電晶體1431是空乏型n通道電晶體。
雖然在此實施例中描述了EDMOS電路的示例，但也可使用其中使用了增強型n通道電晶體的EEMOS電路形成該驅動器電路。
此外，雖然在此實施例中描述了未設置緩衝層的示例，但本發明不限於此，而且可如實施例1中一樣在第一引線1409、第二引線1410以及第三引線1411上設置緩衝層。
此實施例可與實施例1到9中的任一個自由組合。
[實施例11]
在實施例11中，計算了具有圖33A到33C所示的模型結構的薄膜電晶體在被施加偏置時的電特性降低。
在圖33A所示結構中，閘極電極層302和閘極絕緣層303以此順序堆疊在玻璃基板301上，而在它們之上形成源極電極層304和汲極電極層305。氧化物層307和氧化物層308分別設置在源極電極層304的側表面上和汲極電 極層305的側表面上。此處的氧化物層307和308是源極電極層304和汲極電極層305各自的天然氧化物膜。形成氧化物半導體層306以覆蓋源極電極層304、汲極電極層305以及氧化物層307和308。
在此實施例中，使用鉬形成閘極電極層302，而使用與閘極電極層302一樣的材料形成源極電極層304和汲極電極層305。閘極絕緣層303是氧化矽膜，其厚度是100nm，而相對介電常數εr是4.1。氧化物半導體層306的厚度是50nm，且該層的材料是In-Ga-Zn-O基非單晶膜。薄膜電晶體的通道長度L是10μm，而通道寬度W是10μm。
至於施加給該薄膜電晶體的偏置，閘極電壓Vgs被設置為2V，而源極-汲極電壓設置為20V。施加偏置的時間段為1000秒，然後將施加應力之前和之後的電特性進行比較。
使用Silvaco製作的裝置模擬器“Atlas”用於計算。
此外，在源極電極層304的斜角θ1為27°、45°以及63°的各個情況下進行該計算。源極電極層304的斜角θ1被設置成與汲極電極層305的斜角θ2相同的角度。
在圖34中示出源極電極層304的斜角θ1為27°的情況下的計算結果。
在圖35中示出源極電極層304的斜角θ1為45°的情況下的計算結果。
在圖36中示出源極電極層304的斜角θ1為63°的情 況下的計算結果。
根據圖34到36的這些結果，可獲得降低(degradation)隨著源極電極層304的斜角θ1更小而變得更小這樣的結果。
作為比較，在圖37A中示出了以相似方式對斜角θ1是90°的圖33B所示的結構進行計算的結果。除了斜角θ1不同於圖33A之外，圖33B中所示的結構與圖33A中所示的結構相同。
此外，作為比較，在圖37B中示出了以相似方式對圖33C中所示結構執行計算的結果，在圖33C中所示的結構中，斜角θ1為27°，而且源極電極層304和汲極電極層305的每一個的側表面上未形成氧化層。只要各個電極層的側表面上沒有氧化層，則改變斜角θ1不會改變結果。在各個電極層的側表面上無氧化層的情況下，閘極絕緣層303與氧化物半導體層306之間的介面對應於電流路徑，因此源極電極層304的側表面的斜角不會影響該電流路徑。
根據這些結果，可以認為，透過在源極電極層304和汲極電極層305的各自側表面上設置氧化物層307和氧化物層308並將斜角θ1設置為小於90°，可抑制薄膜電晶體的電特性降低。
將在以下示例中更詳細地描述上述實施例。
示例1
在此示例中，將描述使用氧化物半導體層製造的薄膜電晶體的特性。
以下將描述在此示例中使用的用於製造電晶體的方法。
首先，在基板上形成第一導電膜，並透過光微影方法形成圖案以形成閘極電極502。然後，在閘極電極502上形成閘極絕緣層503。接著，在閘極絕緣層503上形成第二導電膜和緩衝層。在不使基板暴露給空氣的情況下連續形成第二導電膜和緩衝層。接著，透過光微影方法使第二導電膜和緩衝層形成圖案，從而形成相應部分與閘極電極重疊的源極電極層506a和汲極電極層506b。接著，在閘極絕緣層、源極電極層以及汲極電極層上形成氧化物半導體層，並透過光微影方法形成圖案以形成起通道形成區作用的島狀氧化物半導體層。然後，在氮氣氣氛中在350℃下執行熱處理1小時。
作為基板，可使用ASAHI玻璃有限公司(ASAHI GLASS CO.,LTD.)製造的玻璃基板(產品名稱：AN 100)。
作為用於形成閘極電極502的第一導電膜，透過濺射方法形成100nm厚度的鎢膜。
作為閘極絕緣層503，透過電漿CVD方法形成厚度為100nm的氧氮化矽膜。
作為用於形成源極電極層506a和汲極電極層506b的第二導電膜，透過濺射方法形成100nm厚度的鎢膜。
作為緩衝層，透過濺射方法形成具有5到10nm厚度 的In-Ga-Zn-O基非單晶膜。作為膜沈積條件，僅使用氬氣，且使用其中In2O3：Ga2O3：ZnO=1：1：1的靶。
作為氧化物半導體層，透過濺射方法形成具有150nm厚度的In-Ga-Zn-O基非單晶膜。膜沈積條件如下：壓力為0.4Pa、功率為500W、膜沈積溫度為25℃、氬氣流速為10sccm、氧氣流速為5sccm、玻璃基板與靶之間的距離為170mm，且使用了直流(DC)功率源。作為靶，使用了In2O3：Ga2O3：ZnO=1：1：1(In：Ga：Zn=1：1：0.5)的靶。在執行電漿處理之後，在不將基板500暴露至空氣的情況下，繼續形成氧化物半導體層。根據感應耦合電漿質譜測量(ICP-MS)的測量結果，透過此膜沈積條件獲得的氧化物半導體層的成分是InGa0.94Zn0.40O3.31。
圖28是示出薄膜電晶體的Vg-Id曲線的曲線圖。在此示例中，針對測量，汲極電壓(施加給汲極的電壓相對於施加給源極的電壓)被設置為1V。
還在此示例中，如圖29所示，電晶體的結構如下。具體而言，該電晶體的通道長度L被設置為100μm、該電晶體的通道寬度被設置為100μm、源極電極層506a和閘極電極502相互重疊的長度Ls被設置為5μm、汲極電極層506b和閘極電極502相互重疊的長度Ld被設置為5μm、以及氧化物半導體層510在平行於通道寬度的方向上未與源極電極層506a或汲極電極層506b重疊的各個長度A被設置為5μm。
透過上述設置，發現在不將基板暴露給空氣的情況下 連續形成第二導電膜和緩衝層能提供電晶體的導通/截止比並提高電子場效應遷移率。
示例2
在此示例中，將描述蝕刻之後的電極形狀的一個示例。首先，將使用圖30A到30C描述製造樣品的方法。該樣品與示例1中所描述的薄膜電晶體的不同之處僅在於源極電極層和汲極電極層中的每一個的截面形狀以及未形成緩衝層，而且將使用與示例1中所描述的薄膜電晶體的那些部分相同的附圖標記描述該樣品。
首先，在基板上形成第一導電膜，並透過光微影方法形成圖案以形成閘極電極502。然後，在閘極電極502上形成閘極絕緣層503(參見圖30A)。然後，在閘極絕緣層503上形成第二導電膜。接著，透過光微影方法使第二導電膜形成圖案，從而形成相應部分與閘極電極重疊的源極電極層606a和汲極電極層606b(參見圖30B)。接著，在閘極絕緣層、源極電極層以及汲極電極層上形成氧化物半導體層，並透過光微影方法形成圖案以形成起通道形成區作用的島狀氧化物半導體層610(參見圖30C)。
作為基板，可使用ASAHI玻璃有限公司(ASAHI GLASS CO.,LTD.)製造的玻璃基板(產品名稱：AN 100)。
作為用於形成閘極電極502的第一導電膜，透過濺射方法形成100nm厚度的鎢膜。
作為閘極絕緣層503，透過電漿CVD方法形成厚度 為100nm的氧氮化矽膜。
作為用於形成源極電極層606a和汲極電極層606b的第二導電膜，透過濺射方法形成厚度為100nm的鎢膜。
作為氧化物半導體層，透過濺射方法形成具有150nm厚度的In-Ga-Zn-O基非單晶膜。膜沈積條件與示例1中的相同。
透過使用利用環形天線的ICP蝕刻裝置蝕刻源極電極層606a和汲極電極層606b。透過在以下條件下產生電漿來執行該蝕刻：CF4的氣體流速被設置為25sccm、Cl3的氣體流速被設置為25sccm、O2的氣體流速被設置為10sccm、以及500W的RF(13.56MHz)功率在1.5Pa的壓力下被施加給環形電極。10W的RF(13.56MHz)功率被施加給基板側(樣本平臺)，這意味著實質上對其施加了負自偏置電壓。當至少閘極絕緣膜503被暴露某種程度時，此蝕刻處理停止，從而形成具有臺階的電極側表面。
透過上述蝕刻條件，對於源極電極層606a的截面形狀，可使基板的表面與源極電極層606a的側表面的下邊緣之間形成的角度θ1大於或等於20°且小於90°。圖31A是圖30C中被虛線包圍的部分的截面照片。圖31B是圖31A的圖案簡圖。如圖31A所示，θ1約為40°。此外，如圖31A所示，基板表面與源極電極層606a的側表面的上邊緣之間形成的角度約為90°。彼此相對而且之間插入有島狀氧化物半導體層610的源極電極層606a的側表面的截面與 汲極電極層606b的側表面的截面具有彼此基本相同的形狀，因為在它們上面進行了同一蝕刻步驟。
根據此示例，可以認為製造了實施例2中所描述的源極電極層和汲極電極層中的每一個的截面形狀。
100:基板
101:閘極電極
102:閘極絕緣層
103:氧化物半導體層
104a:第一緩衝層
104b:第二緩衝層
105a:源極電極層
105b:汲極電極層
106a:第一電場鬆弛區
106b:第二電場鬆弛區
170:薄膜電晶體

Claims (3)

  1. 一種半導體裝置，包含：
    基板；
    在該基板上方的電晶體；
    其中該電晶體包括電極和在該電極上方的半導體層，
    其中在該基板的上表面與該電極的側表面的上端部之間形成的第一角度大於在該基板的該上表面與該電極的該側表面的下端部之間形成的第二角度，且
    其中與該電極的上表面重疊的區域中的該半導體層的膜厚度大於與該電極的該側表面重疊的區域中的該半導體層的膜厚度。
  2. 一種半導體裝置，包含：
    基板；
    在該基板上方的電晶體；
    在該電晶體上方的第一絕緣層，該第一絕緣層包含氮化矽；
    在該第一絕緣層上方的第二絕緣層，該第二絕緣層包含有機材料；
    在該第二絕緣層上方的像素電極層；和
    在該像素電極層上方的液晶層，
    其中該電晶體包括電極和在該電極上方的半導體層，
    其中在該基板的上表面與該電極的側表面的上端部之間形成的第一角度大於在該基板的該上表面與該電極的該側表面的下端部之間形成的第二角度，且
    其中與該電極的上表面重疊的區域中的該半導體層的膜厚度大於與該電極的該側表面重疊的區域中的該半導體層的膜厚度。
  3. 根據請求項1或2之半導體裝置，
    其中該電極是源極電極和汲極電極中之一者，且
    其中該半導體層包含銦、鎵、鋅和氧。
TW109132559A 2008-11-07 2009-10-26 半導體裝置和其製造方法 TW202115917A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-287187 2008-11-07
JP2008287187 2008-11-07

Publications (1)

Publication Number Publication Date
TW202115917A true TW202115917A (zh) 2021-04-16

Family

ID=42164363

Family Applications (9)

Application Number Title Priority Date Filing Date
TW104135831A TWI574423B (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW105141065A TWI589006B (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW112109969A TW202404099A (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW106129813A TWI655780B (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW107144197A TW201921700A (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW098136164A TWI518913B (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW106110338A TWI606595B (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW109132559A TW202115917A (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW109104574A TW202025500A (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法

Family Applications Before (7)

Application Number Title Priority Date Filing Date
TW104135831A TWI574423B (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW105141065A TWI589006B (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW112109969A TW202404099A (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW106129813A TWI655780B (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW107144197A TW201921700A (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW098136164A TWI518913B (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法
TW106110338A TWI606595B (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW109104574A TW202025500A (zh) 2008-11-07 2009-10-26 半導體裝置和其製造方法

Country Status (5)

Country Link
US (8) US8373164B2 (zh)
JP (6) JP5631574B2 (zh)
KR (10) KR101641553B1 (zh)
CN (1) CN101740630B (zh)
TW (9) TWI574423B (zh)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8284142B2 (en) 2008-09-30 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Display device
TWI574423B (zh) * 2008-11-07 2017-03-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8841661B2 (en) * 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
TWI485851B (zh) * 2009-03-30 2015-05-21 Semiconductor Energy Lab 半導體裝置及其製造方法
WO2011043162A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
JP5740169B2 (ja) * 2010-02-19 2015-06-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8883555B2 (en) * 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
US8835917B2 (en) 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
US8803143B2 (en) 2010-10-20 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor including buffer layers with high resistivity
CN102157562B (zh) * 2011-01-18 2013-07-10 上海交通大学 底栅金属氧化物薄膜晶体管的制备方法
WO2012102314A1 (en) * 2011-01-28 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and semiconductor device
KR101909704B1 (ko) * 2011-02-17 2018-10-19 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
WO2012137472A1 (ja) * 2011-04-05 2012-10-11 シャープ株式会社 アクティブマトリクス基板及び液晶表示装置
KR101830170B1 (ko) 2011-05-17 2018-02-21 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 산화물 반도체소자를 포함하는 표시 장치 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
US9018629B2 (en) 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101949225B1 (ko) 2012-04-16 2019-04-26 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
KR101968115B1 (ko) * 2012-04-23 2019-08-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR101960743B1 (ko) * 2012-06-06 2019-03-21 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9059219B2 (en) * 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8900938B2 (en) * 2012-07-02 2014-12-02 Shenzhen China Star Optoelectronics Technology Co., Ltd. Manufacturing method of array substrate, array substrate and LCD device
TWI492389B (zh) 2012-07-13 2015-07-11 Au Optronics Corp 畫素結構及畫素結構的製作方法
CN102832254B (zh) * 2012-09-10 2016-04-06 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示面板
TWI513993B (zh) 2013-03-26 2015-12-21 Ind Tech Res Inst 三軸磁場感測器、製作磁場感測結構的方法與磁場感測電路
KR20150011472A (ko) 2013-07-23 2015-02-02 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
JP6326312B2 (ja) * 2014-07-14 2018-05-16 株式会社ジャパンディスプレイ 表示装置
TWM493712U (zh) * 2014-08-01 2015-01-11 Superc Touch Corp 具有遮罩功能的感應電極之生物辨識裝置
CN104218151A (zh) * 2014-08-20 2014-12-17 京东方科技集团股份有限公司 一种有机薄膜晶体管及其制作方法、阵列基板和显示装置
KR102254524B1 (ko) * 2014-09-22 2021-05-21 엘지디스플레이 주식회사 유기전계발광 표시장치
JP6546387B2 (ja) * 2014-10-28 2019-07-17 株式会社ジャパンディスプレイ 表示装置
CN104733542A (zh) 2015-03-24 2015-06-24 京东方科技集团股份有限公司 薄膜晶体管、薄膜晶体管的制备方法及阵列基板
KR102430573B1 (ko) * 2015-05-14 2022-08-08 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함한 백플레인 기판
US10678100B2 (en) * 2016-02-23 2020-06-09 Sharp Kabushiki Kaisha Liquid crystal display device
US10760466B2 (en) * 2016-03-24 2020-09-01 Kerdea Technologies, Inc. Resistive based NOx sensing method and apparatus
CN108878650B (zh) * 2017-05-10 2021-12-03 元太科技工业股份有限公司 有机薄膜晶体管
CN111052213A (zh) * 2017-09-15 2020-04-21 株式会社半导体能源研究所 显示装置及电子设备
KR102546293B1 (ko) * 2017-12-28 2023-06-20 엘지디스플레이 주식회사 전계 발광 표시장치
JPWO2020109923A1 (ja) * 2018-11-30 2021-12-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN110190028A (zh) * 2019-06-10 2019-08-30 北海惠科光电技术有限公司 薄膜晶体管阵列基板制备方法
CN112530978B (zh) * 2020-12-01 2024-02-13 京东方科技集团股份有限公司 开关器件结构及其制备方法、薄膜晶体管膜层、显示面板

Family Cites Families (188)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0764112A (ja) * 1993-08-30 1995-03-10 Sanyo Electric Co Ltd 液晶表示装置とその製造方法
JPH08236775A (ja) * 1995-03-01 1996-09-13 Toshiba Corp 薄膜トランジスタおよびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6462722B1 (en) 1997-02-17 2002-10-08 Seiko Epson Corporation Current-driven light-emitting display apparatus and method of producing the same
EP1255240B1 (en) 1997-02-17 2005-02-16 Seiko Epson Corporation Active matrix electroluminescent display with two TFTs and storage capacitor in each pixel
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR100661825B1 (ko) 1999-12-28 2006-12-27 엘지.필립스 엘시디 주식회사 반사투과형 액정 표시장치의 어레이 기판 및 그의 제조방법
US6620719B1 (en) * 2000-03-31 2003-09-16 International Business Machines Corporation Method of forming ohmic contacts using a self doping layer for thin-film transistors
JP4785229B2 (ja) * 2000-05-09 2011-10-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003037268A (ja) * 2001-07-24 2003-02-07 Minolta Co Ltd 半導体素子及びその製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
TW563088B (en) 2001-09-17 2003-11-21 Semiconductor Energy Lab Light emitting device, method of driving a light emitting device, and electronic equipment
JP3810724B2 (ja) 2001-09-17 2006-08-16 株式会社半導体エネルギー研究所 発光装置及び電子機器
YU27104A (sh) * 2001-10-04 2005-09-19 Oystertec Plc. Spojevi
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) * 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003280587A (ja) 2002-01-18 2003-10-02 Semiconductor Energy Lab Co Ltd 表示装置およびそれを使用した表示モジュール、電子機器
US7224333B2 (en) 2002-01-18 2007-05-29 Semiconductor Energy Laboratory Co. Ltd. Display device and driving method thereof
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US9153168B2 (en) 2002-07-09 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Method for deciding duty factor in driving light-emitting device and driving method using the duty factor
JP2004046218A (ja) 2002-07-09 2004-02-12 Semiconductor Energy Lab Co Ltd 発光装置の駆動におけるデューティー比の決定方法及び該デューティー比を用いた駆動方法
JP2004103905A (ja) * 2002-09-11 2004-04-02 Pioneer Electronic Corp 有機半導体素子
JP4627961B2 (ja) 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7185485B2 (en) * 2003-05-29 2007-03-06 Honeywell International Inc. Method and system for failure accommodation of gas generator fuel metering system
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US8937580B2 (en) 2003-08-08 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Driving method of light emitting device and light emitting device
JP4939737B2 (ja) 2003-08-08 2012-05-30 株式会社半導体エネルギー研究所 発光装置
JP4550389B2 (ja) * 2003-09-12 2010-09-22 株式会社日立製作所 半導体装置
JP4865331B2 (ja) 2003-10-20 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2005223049A (ja) * 2004-02-04 2005-08-18 Ricoh Co Ltd 半導体装置、半導体装置の製造方法、および表示装置
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP2005266346A (ja) 2004-03-18 2005-09-29 Seiko Epson Corp 基準電圧発生回路、データドライバ、表示装置及び電子機器
JP4461873B2 (ja) 2004-03-29 2010-05-12 カシオ計算機株式会社 亜鉛酸化物の加工方法および薄膜トランジスタの製造方法
JP2005354036A (ja) 2004-05-14 2005-12-22 Toppan Printing Co Ltd 半導体装置の形成方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4541787B2 (ja) 2004-07-06 2010-09-08 株式会社神戸製鋼所 表示デバイス
EP1624333B1 (en) * 2004-08-03 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
JP4877873B2 (ja) 2004-08-03 2012-02-15 株式会社半導体エネルギー研究所 表示装置及びその作製方法
KR100603361B1 (ko) 2004-08-05 2006-07-20 삼성에스디아이 주식회사 평판 디스플레이 장치
US7208756B2 (en) * 2004-08-10 2007-04-24 Ishiang Shih Organic semiconductor devices having low contact resistance
US7247529B2 (en) * 2004-08-30 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5036173B2 (ja) 2004-11-26 2012-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8003449B2 (en) * 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
JP2006227238A (ja) 2005-02-17 2006-08-31 Sony Corp 表示装置、表示方法
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US7566633B2 (en) * 2005-02-25 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5046529B2 (ja) * 2005-02-25 2012-10-10 株式会社半導体エネルギー研究所 半導体装置
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4984416B2 (ja) 2005-03-31 2012-07-25 凸版印刷株式会社 薄膜トランジスタの製造方法
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US8049208B2 (en) * 2005-04-22 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Organic semiconductor device having composite electrode
JP4542008B2 (ja) 2005-06-07 2010-09-08 株式会社神戸製鋼所 表示デバイス
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP2007043121A (ja) * 2005-06-30 2007-02-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
US7986287B2 (en) * 2005-08-26 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of driving the same
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
WO2007034935A1 (en) * 2005-09-21 2007-03-29 Semiconductor Energy Laboratory Co., Ltd. Cyclic redundancy check circuit and semiconductor device having the cyclic redundancy check circuit
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) * 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
JP5089139B2 (ja) 2005-11-15 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101229280B1 (ko) 2005-12-28 2013-02-04 삼성디스플레이 주식회사 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 패널
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
WO2007086534A1 (en) 2006-01-26 2007-08-02 Semiconductor Energy Laboratory Co., Ltd. Organic field effect transistor and semiconductor device
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5016831B2 (ja) 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5364242B2 (ja) 2006-04-28 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8900970B2 (en) 2006-04-28 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a flexible substrate
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP4728170B2 (ja) * 2006-05-26 2011-07-20 三菱電機株式会社 半導体デバイスおよびアクティブマトリクス型表示装置
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008042043A (ja) * 2006-08-09 2008-02-21 Hitachi Ltd 表示装置
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5230145B2 (ja) 2006-08-29 2013-07-10 株式会社半導体エネルギー研究所 表示装置の作製方法
US7736936B2 (en) 2006-08-29 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR101414125B1 (ko) * 2006-10-12 2014-07-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조 방법 및 에칭장치
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
US7889528B2 (en) * 2006-11-29 2011-02-15 Semiconductor Energy Laroratory Co., Ltd. Rectifier circuit, power supply circuit, and semiconductor device
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP2008151963A (ja) 2006-12-15 2008-07-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
JP5665256B2 (ja) 2006-12-20 2015-02-04 キヤノン株式会社 発光表示デバイス
EP2096666A4 (en) 2006-12-28 2015-11-18 Ulvac Inc METHOD FOR PRODUCING A WIRING FOIL, TRANSISTOR AND ELECTRONIC DEVICE
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5365007B2 (ja) * 2007-01-25 2013-12-11 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7968382B2 (en) * 2007-02-02 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
JP4910779B2 (ja) * 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008241783A (ja) 2007-03-26 2008-10-09 Sony Corp 表示装置及びその駆動方法と電子機器
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5138276B2 (ja) * 2007-05-31 2013-02-06 株式会社ジャパンディスプレイイースト 表示装置の製造方法
US7987013B2 (en) * 2007-06-01 2011-07-26 Globalfoundries Inc. Estimating yield fluctuation for back-end planning
US7839636B2 (en) * 2007-09-14 2010-11-23 Ricoh Company, Limited Image processing apparatus, fan control method, and energy-saving control device
WO2009060922A1 (en) * 2007-11-05 2009-05-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device having the thin film transistor
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100977189B1 (ko) * 2008-03-14 2010-08-23 한국과학기술연구원 다결정 금속산화물 반도체층을 이용한 전계효과트랜지스터와 그 제조방법
JP5256850B2 (ja) * 2008-05-29 2013-08-07 ミツミ電機株式会社 電界効果トランジスタ及びその製造方法
TWI476921B (zh) 2008-07-31 2015-03-11 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI500159B (zh) * 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
TWI508282B (zh) 2008-08-08 2015-11-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5525778B2 (ja) 2008-08-08 2014-06-18 株式会社半導体エネルギー研究所 半導体装置
JP5602390B2 (ja) * 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5484853B2 (ja) * 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI467663B (zh) 2008-11-07 2015-01-01 Semiconductor Energy Lab 半導體裝置和該半導體裝置的製造方法
TWI574423B (zh) * 2008-11-07 2017-03-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101659703B1 (ko) 2008-11-07 2016-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI473273B (zh) * 2011-08-15 2015-02-11 Au Optronics Corp 薄膜電晶體、畫素結構及其製造方法

Also Published As

Publication number Publication date
TW201921700A (zh) 2019-06-01
US9293545B2 (en) 2016-03-22
US10665684B2 (en) 2020-05-26
KR102260789B1 (ko) 2021-06-07
KR20220146385A (ko) 2022-11-01
US8373164B2 (en) 2013-02-12
JP5631574B2 (ja) 2014-11-26
TWI589006B (zh) 2017-06-21
KR102100334B1 (ko) 2020-04-13
CN101740630A (zh) 2010-06-16
US11239332B2 (en) 2022-02-01
KR102071855B1 (ko) 2020-01-31
US20220149164A1 (en) 2022-05-12
JP2017130667A (ja) 2017-07-27
KR101641553B1 (ko) 2016-07-21
KR102457863B1 (ko) 2022-10-24
KR20200038911A (ko) 2020-04-14
KR101968494B1 (ko) 2019-04-12
US9847396B2 (en) 2017-12-19
TWI655780B (zh) 2019-04-01
JP2019114799A (ja) 2019-07-11
US20140339556A1 (en) 2014-11-20
KR20160088276A (ko) 2016-07-25
TWI606595B (zh) 2017-11-21
US10411102B2 (en) 2019-09-10
JP2010135780A (ja) 2010-06-17
US20190074361A1 (en) 2019-03-07
KR20220068211A (ko) 2022-05-25
KR102401287B1 (ko) 2022-05-24
TW201029187A (en) 2010-08-01
TWI574423B (zh) 2017-03-11
US20200243654A1 (en) 2020-07-30
TW201605054A (zh) 2016-02-01
KR101774745B1 (ko) 2017-09-05
CN101740630B (zh) 2014-03-12
JP2015052789A (ja) 2015-03-19
TW201813108A (zh) 2018-04-01
TW202209687A (zh) 2022-03-01
US8803146B2 (en) 2014-08-12
JP2021073740A (ja) 2021-05-13
TWI518913B (zh) 2016-01-21
KR20170102449A (ko) 2017-09-11
US20180114844A1 (en) 2018-04-26
US20100117077A1 (en) 2010-05-13
JP2022191292A (ja) 2022-12-27
TW202404099A (zh) 2024-01-16
KR20190139178A (ko) 2019-12-17
TW201717409A (zh) 2017-05-16
KR102141908B1 (ko) 2020-08-06
JP7150906B2 (ja) 2022-10-11
US20130214270A1 (en) 2013-08-22
US20160204270A1 (en) 2016-07-14
KR20210068000A (ko) 2021-06-08
KR20100051560A (ko) 2010-05-17
TW202025500A (zh) 2020-07-01
TW201727925A (zh) 2017-08-01
KR20200096450A (ko) 2020-08-12
KR20190039900A (ko) 2019-04-16

Similar Documents

Publication Publication Date Title
US11239332B2 (en) Semiconductor device and manufacturing method thereof
TWI831050B (zh) 半導體裝置和其製造方法