JP2008288239A - パターニング方法、およびｔｆｔの製造方法 - Google Patents

Abstract

【課題】複数の層にそれぞれ異なるパターンを与えること。
【解決手段】パターニング方法が、第１の層と第２の層とを有した多層構造のうちの前記第１の層に、浅い部分と深い部分とを有した凹パターンが与えられるように、少なくとも２つの異なる高さの部分を有したエンボスツールを用いて前記第１の層にエンボス処理を施す工程（ａ）と、前記深い部分の底部で、前記第２の層の下地表面が露出するように、前記第１の層を介して前記第２の層をエッチングする工程（ｂ）と、前記浅い部分の底部で前記第２の層の表面が露出するように、前記第１の層をエッチングする工程（ｃ）と、を包含している。
【選択図】図２

Description

本発明は、パターニング方法、およびＴＦＴの製造方法に関する。

微細なパターンを形成する技術としてナノインプリント技術が知られている（非特許文献１）。

松井信二、「ナノインプリント技術」、表面化学、第２５巻、第１０号、２００４年、ｐ６２８−６３４

ナノインプリント、またはマイクロエンボス法は、エンボスツールをエンボス対象層に押し付ける工程を含んでいる。ただし、エンボス対象層の下に先に形成されたパターンがある場合には、先のパターンに対してエンボスツールを高い精度で位置決めすることが求められる。さらに、積層された複数の層のそれぞれにそれぞれ異なるパターンを与える場合には、異なるパターンの数だけそれぞれのエンボスツールを位置決めすることになり、このため、パターン形成に必要となる時間が長くなることがあるし、また、それぞれの位置決めに誤差が存在する場合には位置決め誤差が累積することがある。

本発明は上記課題を鑑みてなされ、その目的の一つは、比較的に簡単な構成で複数の層にそれぞれ異なるパターンを与えることである。

［適用例１］パターニング方法が、第１の層と第２の層とを有した多層構造のうちの前記第１の層に、浅い部分と深い部分とを有した凹パターンが与えられるように、少なくとも２つの異なる高さの部分を有したエンボスツールを用いて前記第１の層にエンボス処理を施す工程（ａ）と、前記深い部分の底部で、前記第２の層の下地表面が露出するように、前記第１の層を介して前記第２の層をエッチングする工程（ｂ）と、前記浅い部分の底部で前記第２の層の表面が露出するように、前記第１の層をエッチングする工程（ｃ）と、を包含している。

上記構成によれば、１つのエンボスツールを用いたエンボス処理によって、多層構造における第１の層と第２の層とが、それぞれの形状にパターニングされる。この際に用いられるエンボスツールは１つでよいので、多層構造に対するエンボスツールの位置決めは１回でよい。

［適用例２］前記工程（ｂ）は、前記深い部分の底部で前記第２の層の一部が露出するように前記第１の層をエッチングすることと、前記深い部分の底部が前記下地表面に達するように前記第２の層の露出した前記一部をエッチングすることと、を含んでいる。そして、前記工程（ｃ）は、前記浅い部分の底部が前記第２の層の前記表面に達するように前記第１の層をエッチングすることを含んでいる。

［適用例３］前記多層構造が前記第１の層と前記第２の層との間に位置した第３の層を有している。

［適用例４］ＴＦＴの製造方法が、第１の層と導電層とを有した多層構造のうちの前記第１の層に、２つの浅い部分と前記２つの浅い部分の間に位置した深い部分とを有した凹部が与えられるように、少なくとも２つの異なる高さの部分を有したエンボスツールを用いて、前記第１の層にエンボス処理を施す工程（ａ）と、前記深い部分によって前記導電層がソース電極とドレイン電極とに分離されるように、前記第１の層を介して前記導電層をエッチングする工程（ｂ）と、前記２つの浅い部分の底部で前記ソース電極と前記ドレイン電極とが露出するように、前記第１の層をエッチングする工程（ｄ）と、露出した前記ソース電極と前記ドレイン電極とに電気的に接続した半導体層が得られるように、少なくとも前記深い部分内に半導体層を形成する工程（ｅ）と、前記工程（ｅ）の後で前記凹部の内面を覆う誘電体層を形成する工程（ｆ）と、前記誘電体層上にゲート電極を形成する工程（ｇ）と、を包含している。

［適用例５］前記工程（ｄ）によって前記第１の層からバンク構造が得られ、前記バンク構造の厚さは前記誘電体層の厚さよりも厚い。

［適用例６］前記工程（ａ）において、前記工程（ｂ）によってフィンガータイプの前記ソース電極と、フィンガータイプの前記ドレイン電極とが得られるように構成されたエンボスツールが用いられる。

上記構成によれば、ＴＦＴの形成の際に１つのエンボスツールを１回位置決めするだけでよいので、ＴＦＴを低いコストで形成できる。

以下では、「エンボス処理」は、例えば、マイクロエンボス処理、ナノインプリント処理、等を包含する用語である。さらに、「エンボス処理」は、例えば、ホットエンボス処理、室温エンボス処理、光エンボス処理、等を包含する用語である。さらに、「インクジェット法」は、インクジェットプリント（インクジェット印刷）を包含する用語である。そして、「インクジェットプロセス」とは、インクジェット法に基づいたプロセスを意味している。

図１（ａ）のエンボスツール５０Ａは、基部と、基部上に形成された多段構造と、を有している。多段構造は、基部を基準にして３つの高さＬ１，Ｌ２，Ｌ３のいずれかの高さを有した複数の部分を有している。ここで、具体的には本実施形態の基部は基準平面を有していて、高さＬ１，Ｌ２，Ｌ３は基準平面の法線方向に測られている。また、多段構造は「３レベル構造」とも表記される。この多段構造は、後述する凹パターン３ａの反転パターンを規定している。

このようなエンボスツール５０Ａを用いたエンボス処理を、ポリマー層３に施す。そうすると、図１（ｂ）に示すように、ポリマー層３の表面に凹パターン３ａが与えられる。この凹パターン３ａは、「３レベル構造」を反映していて、深さＤ１，Ｄ２，Ｄ３のいずれかの深さを有した複数の部分を有している。なお、ポリマー層３は「エンボス対象層」の一例である。

図１（ｃ）のエンボスツール５０Ｂは、他の多段構造を有している。ここでの多段構造は、基部を基準にして２つの高さＬ１，Ｌ２のいずれかの高さを有した複数の部分を有している。また、この多段構造は「２レベル構造」とも表記される。この多段構造は、別の凹パターン３ａの反転パターンを規定している。

このようなエンボスツール５０Ｂを用いたエンボス処理をポリマー層３に施す。そうすると、図１（ｄ）に示すように、ポリマー層３の表面に凹パターン３ａが与えられる。この凹パターン３ａは、「２レベル構造」を反映していて、深さＤ１，Ｄ２のいずれかの深さを有した複数の部分を有している。

見方を変えると図１（ｄ）の場合、凹パターン３ａは、凹部３１と凹部３２とを有しているとも言える。凹部３１は深さＤ１，Ｄ２のいずれかの深さを有した３つの部分からなり、凹部３２は深さＤ１の部分からなる。より具体的には、凹部３１は、２つの浅い部分と、これら２つの浅い部分の間に位置した深い部分と、からなる。一方、凹部３２は浅い部分だけからなる。

以下で説明する２つの実施形態のエンボス処理においては、例としてエンボスツール５０Ｂが用いられる。

（実施形態１）
図２（ａ）〜（ｊ）を参照しながら、本実施形態のパターン形成方法を利用したＴＦＴ（薄膜トランジスタ）の製造方法を説明する。

まず、基板１と、基板１上の導電層２と、を備えた基体１０を準備する。そして、この導電層２上にポリマー層３を堆積する（図２（ａ））。本実施形態では、互いに積層された導電層２とポリマー層３とが「多層構造」の一例である。この表記にしたがうと、ポリマー層３は多層構造の表面層である。そして、基板１の表面は、導電層２にとっての下地表面であるとともに、多層構造にとっての下地表面でもある。

次に、ポリマー層３にエンボス処理を施す。具体的には、所定の温度と圧力で、エンボスツール５０Ｂの多段構造をポリマー層３に押し付ける。その後、基体１０を室温にまで冷却した後で、エンボスツール５０Ｂを取り除く。そうすると、ポリマー層３に凹パターン３ａが与えられる（図２（ｂ））。この凹パターン３ａは、上述の凹部３１と，凹部３２を有している。なお、凹部３１と凹部３２との間では、ポリマー層３はエンボスされていない。

次に、凹部３１の深い部分の底部で導電層２の表面が露出するように、エンボス処理後のポリマー層３にプラズマエッチング処理を施す（図２（ｃ））。その後、導電層２からソース電極２ｓとドレイン電極２ｄとが得られるように、ポリマー層３をマスクとして用いて、導電層２に対してウエットエッチングを行う（図２（ｄ））。このウエットエッチングによって、深い部分の底部で露出していた導電層２の部分がほぼ取り除かれる。また、導電層２のうちの残った部分の一部がソース電極２ｓと、ドレイン電極２ｄと、になる。なお、このウエットエッチングによって、ソース電極２ｓとドレイン電極２ｄとに加えて、ソース電極２ｓに繋がったソース配線（不図示）と、ドレイン電極２ｄに繋がったドレイン配線２ｄ’と、も得られる。また、導電層２が取り除かれた部分に、後にＴＦＴのチャネル領域が形成されることになる。

次に、ポリマー層３に対してプラズマエッチング処理を施す（図２（ｅ））。このプラズマエッチング処理によって、凹部３１における浅い部分と凹部３２における浅い部分とでポリマー層３が取り除かれる。具体的には本実施形態では、このプラズマエッチング処理によって、凹部３１において、ソース電極２ｓとドレイン電極２ｄとが、ポリマー層３から部分的に露出する。また、このプラズマエッチング処理によって、凹部３２の底部でドレイン配線２ｄ’が部分的に露出し、このため凹部３２はポリマー層３を貫くビアホール７になる。

本実施形態では、このプラズマエッチング処理後のポリマー層３が「バンク構造」とも表記される。本実施形態のバンク構造は、複数のバンクを有しているが、他の形態ではバンク構造が１つのバンクからなってもよい。いずれにせよ、バンク構造は、後のプロセスによって基体１０上に付与される液状体を、１）バンク構造が縁取る領域内に閉じ込める機能、２）バンク構造が縁取る溝に沿って流す機能、の少なくとも一つを担う。なお、バンク構造のバンクは、ポリマー層３のうち凹部が与えられなかった部分に相当する。

次に、凹部３１内に、半導体層４をインクジェットプリントする（図２（ｆ））。具体的には本実施形態では、ソース電極２ｓ上と、ドレイン電極２ｄ上と、これらソース電極２ｓとドレイン電極２ｄとを隔てるギャップ内とに、半導体層４を形成する。この結果、ソース電極２ｓとドレイン電極２ｄとに電気的に接続された半導体層４が得られる。

その後、基体１０上にスピンコート法で誘電体層５を形成する（図２（ｇ））。得られる誘電体層５は少なくとも半導体層４を覆う。本実施形態では、誘電体層５は、ビアホール７（凹部３２）も覆う。

次に、ゲート電極６を形成する（図２（ｈ））。具体的には本実施形態では、ゲート電極６と半導体層４とが凹部３１内で重なるように、誘電体層５上にゲート電極６をインクジェットプリントする。ここまでの工程によって、ソース電極２ｓと、ドレイン電極２ｄと、ソース電極２ｓとドレイン電極２ｄとに電気的に接続された半導体層４と、ゲート電極６と、ゲート電極６と半導体層４との間に位置した誘電体層５と、を備えたＴＦＴが得られる。

次に、ビアホール７内に形成された誘電体層５を取り除くように、基体１０にプラズマエッチング処理を施す（図２（ｉ））。このプラズマエッチング処理を施しても、ゲート電極６がエッチングマスクとして機能するので、ゲート電極６と半導体層４との間で誘電体層５は残る。

そして、ポリマー層３を貫いてドレイン配線２ｄ’に達するインターコネクションが得られるように、ビアホール７内に導電体８を形成する（図２（ｊ））。なお、本実施形態では、導電体８がドレイン配線２ｄ’に接続されているが、導電体８がソース配線（不図示）に接続されるようにＴＦＴが構成されてもよい。

さて、再び図２（ｈ）を参照すると、図２（ｈ）のゲート電極６をインクジェットプリントする前に、ソフトコンタクトプリント法によって誘電体層５上に自己組織化分子層（ＳＡＭ）を形成してもよい。具体的には本実施形態では次の通りである。

図２（ｇ）に示すように、誘電体層５の表面は下地のバンク構造の形状を反映しているので、誘電体層５の表面は凹状部を規定している。凹状部は、凹部３１に対応していて、ゲート電極６が形成される部位である。そこで、平らな表面を有したスタンプの当該表面に自己組織化分子層を形成し、そのうえで当該表面の自己組織化分子層を誘電体層５上に転写する。そうすると、凹状部を縁取る部分に選択的に自己組織化分子層が転写されて、この結果、凹状部を縁取る部分が選択的に撥液化される。

このような選択的な撥液化を行えば、ゲート電極６をインクジェットプリントする場合に、ゲート電極６を形成するための液状体が、チャネル領域に重なった部分に閉じ込められる。そしてこのため、得られるゲート電極６と、ソース電極２ｓ・ドレイン電極２ｄとの重なりがより精度よく制御できる。なお、自己組織化分子層は好適には単分子層であるが、形成条件によっては２分子層以上である場合もある。

また、上記実施形態によれば、図２（ｉ）のプラズマエッチング処理の際に、ゲート電極６自体がマスクとして機能する。ただし、エッチングマスクとして機能する他の材料が配置されてもよい。他の材料を配置してエッチングマスクとする場合には、図２（ｉ）のプラズマエッチング処理は、ゲート電極６の形成に先立って行われてもよい。

（実施形態２）
本実施形態は、導電層２としてＩＴＯ層が形成され、ポリマー層３としてポリスチレン（ＰＳ）層が形成される。さらに、ＩＴＯ層とＰＳ層との間に、バッファ層としてのポリメチルグルタイミド（ＰＭＧＩ）層が形成される。ただし、これらの点を除くと、本実施形態と実施形態１とは基本的に同じである。

図３（ａ）〜（ｅ）を参照しながら、本実施形態のパターン形成方法を利用したＴＦＴの製造方法を説明する。

まず、図３（ａ）に示すように、ガラス基板１１と、ガラス基板１１上に形成された１５０ｎｍの厚さのＩＴＯ層１２と、を備えた基体を準備する。

そして、ＩＴＯ層１２上に、約１μｍの厚さのＰＭＧＩ層１３をスピンコートする。スピンコート後、約２００℃の温度で約１０分間、基体１０をベークする。このベーク後、ＰＭＧＩ層１３上に、約１．３μｍの厚さのＰＳ層１４をスピンコートする。ＰＳ層１４のスピンコート後、約１００℃で約１０分間、基体１０をベークする。本実施形態では、積層されたＩＴＯ層１２とＰＭＧＩ層１３とＰＳ層１４とが、「多層構造」の一例をなしている。この表記にしたがうと、ＰＳ層１４は多層構造の表面層である。また、ガラス基板１１の表面は、ＩＴＯ層１２にとっての下地表面であるとともに、多層構造にとっての下地表面でもある。さらに、本実施形態では、ＰＳ層１４が「エンボス対象層」である。

一方で、シリコン製のエンボスツール５０Ｂを準備する。エンボスツール５０Ｂは、図１（ｃ）において説明した多段構造を有している。なお、エンボスツール５０Ｂの形成方法は後述する。

さて、約１３０℃の温度で、エンボスツール５０Ｂの多段構造をＰＳ層１４に押し付ける。その後、ＰＳ層１４の温度が室温に下がったら、エンボスツール５０ＢをＰＳ層１４から取り除く（図３（ａ））。そうすると、ＰＳ層１４に、上述の凹部３１と凹部３２とを有した凹パターン３ａが与えられる。

次に、凹部３１の深い部分の底部でＩＴＯ層１２の表面が露出するように、エンボス処理後のＰＳ層１４を介して、ＰＭＧＩ層１３にＯ₂とＣＦ₄との混合プラズマを用いたプラズマ処理を施す（図３（ｂ））。この際、ＰＭＧＩ層１３がエッチングされる速度は、ＰＳ層１４がエッチングされる速度より速いので、ＰＳ層１４は、ＰＭＧＩ層１３のエッチングに対する良好なエッチングマスクとして機能する。

その後、ＩＴＯ層１２から、ソース配線（不図示）と、ソース電極１２ｓと、ドレイン電極１２ｄと、ドレイン電極１２ｄに繋がったドレイン配線１２ｄ’と、を得るように、公知のＩＴＯエッチャントを用いて、ＩＴＯ層１２のうちの露出した部分をエッチングする（図３（ｃ））。このとき、ＰＭＧＩ層１３とＰＳ層１４とは、ＩＴＯ層１２のエッチングに対するエッチングマスクとして機能する。

ＩＴＯ層１２のエッチングの後で、多層構造にＯ₂とＣＦ₄との混合ガスを用いたプラズマエッチング処理を施す（図３（ｄ））。このプラズマエッチング処理によって、凹部３１の浅い部分でＰＭＧＩ層１３とＰＳ層１４とが取り除かれる。この結果、凹部３１の２つの浅い部分の底部で、ソース電極１２ｓと、ドレイン電極１２ｄとが、部分的に露出する。また、このプラズマエッチング処理によって、凹部３２の浅い部分でＰＭＧＩ層１３とＰＳ層１４とが取り除かれて、凹部３２内でドレイン配線１２ｄ’が部分的に露出する。

本実施形態では、このプラズマエッチング処理後のＰＭＧＩ層１３が「バンク構造」である。実施形態１と同様に、本実施形態のバンク構造は複数のバンクを含む。ただし、本実施形態のバンク構造のバンクは、ＰＳ層１４のうち凹部が与えられなかった部分に残ったＰＭＧＩ層１３の一部である。ここで、ＰＭＧＩ層１３から得られたバンク構造を「ＰＭＧＩバンク構造」とも表記する。ＰＭＧＩバンク構造は、例えばＰＳ層から得られるＰＳバンク構造よりも、後のプロセスに対して熱的にも化学的にも耐性が強いという利点を有する。

その後、残っているＰＳ層１４をトルエン中で取り除く（図３（ｅ））。そうすると、バンク構造の上面が露出する。

その後、図示はしていないが、ＰＭＧＩバンク構造の表面を撥液化し、かつ、ソース電極１２ｓの表面と、ドレイン電極１２ｄの表面と、ソース電極１２ｓとドレイン電極１２ｄとの間で露出したガラス基板１１の表面と、を親液化するように、これら表面にＣＦ₄プラズマ処理を約１分間施す。この結果、凹部３１の側面（バンク構造の側面）と、凹部３１を縁取るバンク構造の上面と、が撥液化され、かつ凹部３１の深い部分の底部は親液化される。

以降の工程は、実施形態１の図２（ｆ）〜（ｊ）の工程と基本的に同じなので、以降の工程を図２（ｆ）〜（ｊ）を参照しながら説明する。

まず、実施形態１の図２（ｆ）と同様に、凹部３１内に、半導体層４を形成する。具体的には本実施形態では、半導体材料としてポリチオフェン（例えば、ポリ（３−ヘキシルチオフェン）（Ｐ３ＨＴ））を含有した液状体を、バンク構造によって縁取られた溝（凹部３１）内にマイクロ流体プロセスによって付与する。この半導体材料を含有した液状体は、溶媒として例えばメジチレンを含有している。なお、マイクロ流体プロセスの好適な一例は、インクジェットプロセスである。

ここで、上述のＣＦ₄プラズマ処理されたバンク構造の表面でのメジチレンの接触角は約４５°である。また、ＣＦ₄プラズマ処理されたソース電極１２ｓ・ドレイン電極１２ｄの表面でのメジチレンの接触角と、同じくＣＦ₄プラズマ処理されたガラス基板１１の表面でのメジチレンの接触角とは、どちらも約２°である。この撥液性−親液性の差は、バンク構造の上面を液状体で汚すことなく、バンク構造で縁取られた溝内部を溶液が流れるように、液状体を閉じ込められる。この結果は、図４に示す通りである。

その後、付与された液状体を約１００℃で約３０分間、焼成する。そうすると、液状体に含有されていた半導体材料から半導体層４が得られる。

次に、実施形態１の図２（ｇ）と同様に、半導体層４上に誘電体層５を形成する。具体的には本実施形態では、５００ｎｍ以上１０００ｎｍ以下の範囲の厚さの誘電体層５を基体１０上にスピンコートする。ここで、誘電体層５の材料として、ポリ（４−ビニルフェノール）（ＰＶＰ）、ポリ（４−メチル−１−ペンテン）（ＰＭＰ）、ポリ（メチル メタクリレート）（ＰＭＭＡ）などが利用できる。

次に、実施形態１の図２（ｈ）と同様に、誘電体層５上にゲート電極６を形成する。具体的には本実施形態では、ポリ（スチレンスルホン酸）（ＰＳＳ）がドープされたポリ（３，４−エチレン−ジオキシチオフェン）（ＰＥＤＯＴ）の水ベースのコロイド懸濁液を、液状体として誘電体層５上にマイクロ流体プロセスで付与する。その後、基体１０を約６０℃で約３０分間乾燥すると、ＰＥＤＯＴ：ＰＳＳからゲート電極６が形成される。そして、ここまでの工程によって、ソース電極１２ｓと、ドレイン電極１２ｄと、ソース電極１２ｓとドレイン電極１２ｄとに電気的に接続された半導体層４と、ゲート電極６と、ゲート電極６と半導体層４との間に位置した誘電体層５と、を備えたＴＦＴが得られる。

乾燥後、実施形態１の図２（ｉ）と同様に、基体１０にＯ₂プラズマ処理を施して誘電体層５を選択的にエッチングする。このプラズマ処理によって、誘電体層５を貫いてドレイン配線２ｄ’に達するビアホール７が得られる。なお、ＰＥＤＯＴ：ＰＳＳからなるゲート電極６はエッチングマスクとして機能するので、このプラズマ処理が施されても、ゲート電極６と半導体層４との間の誘電体層５は残る。

次に、実施形態１の図２（ｊ）と同様に、ビアホール７内に導電体８を形成する。具体的には本実施形態では、ビアホール７内にＰＥＤＯＴ：ＰＳＳからなる導電体８をインクジェットプリントする。そうすると、ドレイン配線２ｄ’との接続部（すなわちインターコネクション）が得られる。

（エンボスツールの形成方法）
図５を参照しながら、エンボスツール５０Ａ，５０Ｂの形成方法を説明する。以下では、説明を平易にする目的で、エンボスツール５０Ｂのうち、凹部３１を形成する部分に着目して説明を進める。

まず、シリコン基板５１の所定部分上に、フォトリソ処理で、レジスト構造６１を形成する（図５（ａ））。次に、レジスト構造６１をマスクとして用いながら、ＳＦ₆（またはＣＦ₆）とＯ₂との混合ガスを用いたプラズマ処理を施して、シリコン基板５１をエッチングする（図５（ｂ））。その後、残っているレジスト構造６１をレジスト除去剤を用いてシリコン基板５１から取り除く。この段階で、シリコン基板５１の表面のうち、レジスト構造６１に覆われていた部分が凸部となる。この凸部が、後に高さＬ２の部分になる。

次に、スピンコートとスピンコートに引続くベークとによって、シリコン基板５１の表面の全体にレジスト層６２ｒを形成する（図５（ｃ））。

次に、上述の凸部の幅より大きい幅の範囲をフォトマスクを覆いながら、フォトリソ処理を施す（図５（ｄ），（ｅ））。この際、フォトマスクで覆われる範囲の中央部に凸部が位置するように、シリコン基板５１に対してフォトマスクを位置決めする。このフォトリソ処理によって、凸部上と、凸部を挟む２つの部分上とに、レジスト層６２ｒが残り、それ以外のシリコン基板５１の表面上では、レジスト層６２ｒが取り除かれる。以下では、残されたレジスト層６２ｒを「レジスト構造６２」と表記する。

次に、レジスト構造６２をマスクとして用いながら、ＳＦ₆（またはＣＦ₆）とＯ₂との混合ガスを用いたプラズマ処理を施して、シリコン基板５１をエッチングする（図５（ｆ））。この段階で、シリコン基板５１の表面のうちレジスト構造６２に覆われていた部分が、２レベル構造となる。その後、レジスト構造６２をレジスト除去剤を用いてシリコン基板５１から取り除いて、２レベル構造を露出させる（図５（ｇ））。

（変形例）
（１）バンクの厚さおよびバンクの材料：
実施形態１および２のバンク構造の厚さＴｂ（図６）は、５０ｎｍ以上、３μｍ以下の範囲のいずれかにある。しかしながら、より厚い厚さのバンク構造を形成してもよい。

ところで、図６に示すように、バンク構造は、ゲート電極６をソース電極１２ｓから分離するとともに、ゲート電極６をドレイン電極１２ｄから分離する。ゲート電極６とソース電極１２ｓとは、範囲Ｇ１に亘って重なり合う。一方、ゲート電極６とドレイン電極１２ｄとは、範囲Ｇ２に亘って重なり合う。ここで、本実施形態のように、厚さＴｂのバンク構造が存在する場合には、範囲Ｇ１のうちバンク構造のバンクが存在する範囲ＧＳ１だけ、ゲート電極６とソース電極１２ｓとの間の距離が長くなる。同様に、範囲Ｇ２のうちバンク構造のバンクが存在する範囲ＧＳ２だけ、ゲート電極６とドレイン電極１２ｄとの間の距離が長くなる。

そこで、バンク構造の厚さＴｂが約３μｍであり、誘電体層５の厚さＴｄが約１００ｎｍであり、かつ、バンク構造のバンクを構成するＰＭＧＩ層１３の誘電率と誘電体層５の誘電率とがほぼ同じ場合には、ゲート電極６とソース電極１２ｓとの間の容量Ｃ１と、ゲート電極６とドレイン電極１２ｄとの間の容量Ｃ２とはいずれも、バンク構造がない場合と比較して１／３０に減少される。この場合さらに、ＰＭＧＩ層１３の誘電率が誘電体層５の誘電率の１／３の場合には、容量Ｃ１と容量Ｃ２とは、バンク構造がない場合と比較して１／１００まで減少され得る。

なお、バンク構造の製造の容易さを考慮すると、厚さＴｂは１０μｍ以下であることが好ましい。

（２）ソース電極およびドレイン電極の設計：
図７を参照しながら述べるように、フィンガータイプのソース電極１２ｓと、フィンガータイプのドレイン電極１２ｄと、が得られるように、エンボスツール５０Ｂの多段構造の形状が構成されていてもよい。具体的には、以下の通りである。

バンク構造に含まれた２つのバンク間の距離Ｓｂは、半導体層４の堆積のために最適化されることが好ましい。そうすれば、製造プロセスの信頼性を向上させ得る。この点で、図７に示す形状を有したソース電極１２ｓおよびドレイン電極１２ｄは好ましい。

図７（ａ）は、本変形例のソース電極１２ｓの上面と、ドレイン電極１２ｄの上面と、を示している。このソース電極１２ｓは、ベース電極部１２ｓｂと、ベース電極部１２ｓｂから突出しているとともに互いに平行な複数のフィンガー部１２ｓｆと、からなる。同様に、ドレイン電極１２ｄは、ベース電極部１２ｄｂと、ベース電極部１２ｄｂから突出しているとともに互いに平行な複数のフィンガー部１２ｄｆと、からなる。

ベース電極部１２ｓｂと、ベース電極部１２ｄｂとは、どちらも例えばＹ軸方向に沿って延びており、このため互いに平行である。ベース電極部１２ｓｂと、ベース電極部１２ｄｂとの間に位置したギャップの幅は、ほぼＳｂである。一方、複数のフィンガー部１２ｓｆのそれぞれは、ドレイン電極１２ｄのベース電極部１２ｄｂに向かって、Ｙ軸方向に垂直なＸ軸方向に沿って延びている。同様に、複数のフィンガー部１２ｄｆのそれぞれは、ソース電極１２ｓのベース電極部１２ｓｂに向かって、Ｙ軸方向に垂直なＸ軸方向に沿って延びている。

複数のフィンガー部１２ｓｆの長さは、いずれも（Ｓｂ／２）より大きく、かつＳｂ未満である。同様に、複数のフィンガー部１２ｄｆの長さは、いずれも（Ｓｂ／２）より大きく、かつＳｂ未満である。ここで、複数のフィンガー部１２ｓｆと、複数のフィンガー部１２ｄｆとは、Ｙ軸方向に沿って交互に位置するように、互いに半ピッチずれて配置されている。任意の２つの隣り合うフィンガー部１２ｓｆとフィンガー部１２ｄｆとの間のギャップの幅はＬである。本変形例ではこのＬがＴＦＴのチャネル長に対応する。また、複数のフィンガー部１２ｓｆのそれぞれの幅と、複数のフィンガー部１２ｄｆのそれぞれの幅とは、いずれもδである。

図７（ｂ）には、このような形状を有したソース電極１２ｓとドレイン電極１２ｄとにそれぞれ重ねて、２つのバンク（エッチング処理後のＰＭＧＩ層１３の２つの部分）が図示されている。

フィンガー部１２ｓｆの幅（δ）とフィンガー部１２ｄｆの幅（δ）とはどちらも、エンボス処理を用いれば、サブμｍからナノメータのオーダーになる。

チャネル長（Ｌ）が、２つのバンクの間に位置したギャップの幅（Ｓｂ）よりも十分に小さい場合には、このようなフィンガータイプのソース・ドレインが有用である。この場合、凹部３１（図２）が深い部分だけからなるように、エンボス対象層がエンボス処理されれば、バンクからベース電極部１２ｓｂが露出する部分の幅Δは、本実施形態によれば、ほぼ０にできる。同様に、バンクからベース電極部１２ｄｂが露出する部分の幅Δも、本実施形態によれば、ほぼ０にできる。

ゲート電極６とソース電極１２ｓ・ドレイン電極１２ｄとは、フィンガー部１２ｓｆとフィンガー部１２ｄｆとでしか重ならない。しかも、フィンガー部１２ｓｆの幅（δ）と、フィンガー部１２ｄｆの幅（δ）とは、上述の実施形態のパターン形成方法によればナノメータのオーダーにできる。これらのことから、フィンガータイプのソース・ドレイン構造を形成すれば、ゲート電極６とソース電極１２ｓとの間の重なり領域を小さくできるし、ゲート電極６とドレイン電極１２ｄとの間の重なり領域を小さくできる。

（３）導電ライン：
大規模回路については、導電層の導電率が、大きい電流を流すほどには十分でない場合がある。そこで、導電ラインプリンティングのチャネルが導入されてよい。そして、導電ラインは、図２（ｆ）または（ｊ）の工程で、プリントされ得る。導電ラインの印刷のためのバンク構造は、ビアホール７を製造する際のそれと同じでよい。

（４）チャネルアシストインクジェットプリントの適用：
高解像度の構造を印刷するチャネルアシストインクジェットプリント（ＣＡＩＰ）（またはプール・ドローイング）が知られている。具体的には、濡れ性のよい側面と底面とを有した溝が、液滴のサイズよりもはるかに小さい寸法の微小なチャネルに液滴が導かれて流れることをアシストし得る。ＣＡＩＰを実現するには、溝が適切な濡れ性と深さとを有することが望ましい。上記実施形態と、ＣＡＩＰと、の組み合わせによって、パターン化された半導体層、および数μｍの寸法に形成されたゲート電極が実現する。

（５）上記実施形態では、表面処理としてプラズマ処理が用いられたが、他の実施形態では、プラズマ処理に代えて、コロナ放電処理、ＵＶオゾン処理、ＳＡＭ形成などのウエットケミカル処理の少なくとも一つが利用されてもよい。また、エッチング処理としてドライエッチングであるプラズマ処理が利用されたが、ウエットエッチングが利用されてもよい。

（６）他の実施形態では、液状体は、溶解可能な有機材料または無機材料を含有してもよい。さらに液状体は、水、有機、無機溶液ベースのコロイド懸濁液でもよい。

（７）他の実施形態では、液状体は、絶縁体材料を含有していてもよいし、半導体材料を含有していてもよいし、導電材料を含有していてもよい。

（８）他の実施形態では、ソース電極、ドレイン電極、ソース配線、ドレイン配線の材料は、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｃｏ（コバルト）のいずれか一つであってもよいし、ＩＴＯまたはＦＴＯなどの導電性セラミックスであってもよい。

（９）他の実施形態では、バンクの材料は、有機物（高分子量ポリマーおよび低分子量ポリマー、低分子量の分子）でもよいし、セラミックスなどの無機物でもよい。

（１０）他の実施形態では、導電層、バッファ層、エンボス対象層を堆積する技術として、上記実施形態で説明した技術に代えて、ドクターブレード法、印刷法（スクリーンプリント、オフセットプリント、フレキソプリント、パッドプリント、インクジェットプリントなど）、ディップおよびスプレイコーティング、スピンコーティング、フィジカルベーパーデポジション（ＰＶＤ）、ケミカルベーパーディポジション（ＣＶＤ）のいずれか一つが利用できる。

（１１）他の実施形態では、ガラス基板１１に代えて、木製の基板、硬い有機物からなる基板、などの硬い基板でもよいし、ポリエチレンナフテート（Ｐｏｌｙｅｔｈｙｌｅｎｅ Ｎａｐｈｔｈａｌａｔｅ：ＰＥＮ）、ポリエチレンテレフタレート（Ｐｏｌｙｅｔｈｙｌｅｎｅ Ｔｅｒａｐｈｔｈａｌａｔｅ：ＰＥＴ）などのプラスチック材料からなるフレキシブル基板のいずれか一つが用いられてもよい。

（１２）他の実施形態では、上記実施形態の多段構造を有したエンボスツールを用いたエンボス処理が「３Ｄインプリンティング／エンボッシング」と称されることもある。「３Ｄインプリンティング／エンボッシング」によれば、「セルフアライメントリソグラフィー」が可能である。「セルフアライメントリソグラフィー」によれば、エンボス対象層に形成された凹パターンの位置に基づいて、複数の層のそれぞれのパターンが、互いに位置合わせされる。具体的には以下の通りである。

上記実施形態では、上述のように凹パターン３ａは、異なる深さの複数の部分を有している。そこで、異なる深さの複数の部分が多層構造における複数の層にそれぞれ転写されるように、多層構造をエッチングする。そうすると、複数の層に形成された複数のパターンのうちの互いの位置関係は、凹パターン３ａにおける異なる深さの複数の部分のうちの互いの位置関係に基づいている。したがって、「３Ｄインプリンティング／エンボッシング」によれば、複数の層における複数のパターンが互いに位置合わせされる。

（１３）上記実施形態では、エンボスツール５０Ａは基部の基準平面から３つの高さを有し、一方、エンボスツール５０Ｂは基部の基準平面から２つの高さを有している。しかしながら、他の実施形態では、エンボスツールが、基部の基準平面から４つ以上１０以下の異なる高さを有していてもよい。

（１４）上記実施形態では、ゲート電極６の下地表面、つまり誘電体層５の表面は、凹部３１を反映した凹状部を規定している。しかしながら、誘電体層５の厚さによっては、誘電体層５の表面がほぼ平坦であることもある。下地平面が平坦であっても、ゲート電極６をインクジェットプリントできる。なお、ほぼ平坦な下地表面上へ行うインクジェットプリントを、フリーフォーマットインクジェットプリントとも称する。

また平坦な下地平面上にゲート電極６をインクジェットプリントする場合には、ゲート電極６をインクジェットプリントする前に、半導体層４に重なる範囲に液状体を閉じ込める撥液パターンを誘電体層５上に形成してもよい。そうすれば、ゲート電極６の境界の制御がより容易になる。

（ａ）および（ｂ）は、ある形態によるエンボスツールと当該エンボスツールによって得られる凹パターンと、を示していて、（ｃ）および（ｄ）は、他の形態によるエンボスツールと当該エンボスツールによって得られる凹パターンと、を示している。 （ａ）〜（ｊ）は、実施形態１のパターン形成方法がＴＦＴの製造方法に適用された場合の工程を示す図。 （ａ）〜（ｅ）は、実施形態２のパターン形成方法がＴＦＴの製造方法に適用された場合の工程を示す。 実施形態２の凹部内に形成された半導体層を示す上面図。 （ａ）〜（ｇ）は、エンボスツールを形成する方法の工程を示す図。 実施形態１，２および変形例で得られるＴＦＴの断面を示す模式図。 実施形態１，２の変形例によるソース電極およびドレイン電極の平面を示す模式図。

符号の説明

１…基板、２…導電層、２ｄ…ドレイン電極、２ｄ’…ドレイン配線、２ｓ…ソース電極、３…ポリマー層、３ａ…凹パターン、４…半導体層、５…誘電体層、６…ゲート電極、７…ビアホール、８…導電体、１０…基体、１１…ガラス基板、１２…ＩＴＯ層、１２ｄ’…ドレイン配線、１２ｄ…ドレイン電極、１２ｄｂ…ベース電極部、１２ｄｆ…フィンガー部、１２ｓ…ソース電極、１２ｓｂ…ベース電極部、１２ｓｆ…フィンガー部、１３…ＰＭＧＩ層、１４…ＰＳ層、３１，３２…凹部、５０Ａ…エンボスツール、５０Ｂ…エンボスツール、５１…シリコン基板、６１，６２…レジスト構造、６２ｒ…レジスト層。

Claims (6)

1. 第１の層と第２の層とを有した多層構造のうちの前記第１の層に、浅い部分と深い部分とを有した凹パターンが与えられるように、少なくとも２つの異なる高さの部分を有したエンボスツールを用いて前記第１の層にエンボス処理を施す工程（ａ）と、
   前記深い部分の底部で、前記第２の層の下地表面が露出するように、前記第１の層を介して前記第２の層をエッチングする工程（ｂ）と、
   前記浅い部分の底部で前記第２の層の表面が露出するように、前記第１の層をエッチングする工程（ｃ）と、
   を包含したパターニング方法。
2. 請求項１記載のパターニング方法であって、
   前記工程（ｂ）は、前記深い部分の底部で前記第２の層の一部が露出するように前記第１の層をエッチングすることと、前記深い部分の底部が前記下地表面に達するように前記第２の層の露出した前記一部をエッチングすることと、を含み、
   前記工程（ｃ）は、前記浅い部分の底部が前記第２の層の前記表面に達するように前記第１の層をエッチングすることを含んでいる、
   パターニング方法。
3. 請求項１記載のパターニング方法であって、
   前記多層構造が前記第１の層と前記第２の層との間に位置した第３の層を有している、
   パターニング方法。
4. 第１の層と導電層とを有した多層構造のうちの前記第１の層に、２つの浅い部分と前記２つの浅い部分の間に位置した深い部分とを有した凹部が与えられるように、少なくとも２つの異なる高さの部分を有したエンボスツールを用いて、前記第１の層にエンボス処理を施す工程（ａ）と、
   前記深い部分によって前記導電層がソース電極とドレイン電極とに分離されるように、前記第１の層を介して前記導電層をエッチングする工程（ｂ）と、
   前記２つの浅い部分の底部で前記ソース電極と前記ドレイン電極とが露出するように、前記第１の層をエッチングする工程（ｄ）と、
   露出した前記ソース電極と前記ドレイン電極とに電気的に接続した半導体層が得られるように、少なくとも前記深い部分内に半導体層を形成する工程（ｅ）と、
   前記工程（ｅ）の後で前記凹部の内面を覆う誘電体層を形成する工程（ｆ）と、
   前記誘電体層上にゲート電極を形成する工程（ｇ）と、
   を包含したＴＦＴの製造方法。
5. 請求項４記載のＴＦＴの製造方法であって、
   前記工程（ｄ）によって前記第１の層からバンク構造が得られ、
   前記バンク構造の厚さは前記誘電体層の厚さよりも厚い、
   ＴＦＴの製造方法。
6. 請求項４記載のＴＦＴの製造方法であって、
   前記工程（ａ）において、前記工程（ｂ）によってフィンガータイプの前記ソース電極と、フィンガータイプの前記ドレイン電極とが得られるように構成されたエンボスツールが用いられる、
   ＴＦＴの製造方法。