JP4730275B2 - 薄膜トランジスタおよび薄膜トランジスタの製造方法 - Google Patents
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Description
本発明は、薄膜トランジスタを含むがこれに限定されない電子デバイスを製造するための方法に関する。本発明はさらに、薄膜トランジスタにも関する。
最先端電子デバイスの開発において直面している重大な問題は、利用可能な簡単で低価格な高解像度パターニング技法がないということである。従来の光リソグラフィは、デバイスを製造するために広く普及している一技法である。フォトリソグラフィは高解像度パターニングを可能にする一方で、フォトマスクを基板上の予め画定された構造に対して位置決めすることは、困難であり得るしデバイスの製造コストを増加させるおそれがある。マイクロエンボス技法、ナノインプリンティング技法、マイクロカッティング技法および近接場光学技法等の他の技法だと高解像度パターニングを行うことが期待できるが、電子デバイスを大量生産するにあたってはまだ課題が多い。たとえば、非常に効率の良いロール・トゥ・ロール技法によってデバイス製造を大規模に行うことが望ましい。極めて有望で非常に生産性の高いデバイス製造方法はインクジェット技術を使用する。この方法においては、機能材料がインクジェット印刷によって形成されてデバイスが形成される。しかしながら、インクジェット印刷を用いる際の主要な限界は、目下のところ約５０μｍである解像度である。この解像度は、電子デバイスによっては製造する際に問題となる。たとえば、薄膜トランジスタ（ＴＦＴ）の電子電流密度（重要な作業パラメータである）はソース電極とドレイン電極との間のチャネル長に反比例する、ということが知られている。用途によっては、ＴＦＴのチャネル長は１μｍ以下であることが理想的である。
光リソグラフィ、ナノインプリンティング技法、ソフトコンタクトプリンティング技法等の、高解像度を有する電子回路を製造するために用いられることができるいくつかの技法が存在する。しかしながら、これらの技法は通常、デバイスの１つの層、たとえばＴＦＴの場合であればソース−ドレイン電極層またはゲート電極層を製造するためにしか使うことができない。続けて構成されるデバイスの層を製造するためには、上記層を位置決めする必要がある。このような位置決め工程は通常、従来のフォトリソグラフィ工程中に使用される。特に面積が大きい場合、すなわちフレキシブル基板の場合には、かかる位置決めプロセスを行うと、ワープ、熱膨張、または基板の収縮等が発生することによる重大な問題が生じるおそれがある。さらには、ロール・トゥ・ロール製造環境の場合、転写中に基板に対して必然的に加わる応力に起因する不均一な変形によって、位置決めに問題が生じる。インクジェット印刷技法は、ロール・トゥ・ロール技法を用いて電子デバイスを製造するのに非常に有効である。しかし、上述したように、インクジェット印刷の解像度は目下のところ極めて不十分なものである（通常は数十マイクロメーターである）。
電子電流密度の点で十分な性能を得るとともに十分な高カットオフ周波数を提供するために、数ミクロン以下のチャネル長を有するＴＦＴを製造することが望ましい。また、ロール・トゥ・ロール工程を用いてかかるＴＦＴを製造することが望ましい。インクジェット印刷を他の高解像度製造技法と組み合わせることは、ＴＦＴおよび他の回路を製造するために考えられ得る方法の１つである。たとえば、一技法おいて、フォトリソグラフィによって画定されたバンク構造を使用して、ＴＦＴ製造中にインクジェット印刷された液滴を閉じ込め、それにより、得られるＴＦＴのチャネル長を短縮する。しかしながら、かかる方法は、数ミクロンの解像度を有する構造を製造するためにしか利用することができない。十分高い電子電流密度を得るためには、ＴＦＴチャネル長がマイクロメーター以下であることが好ましい。
したがって、ＴＦＴおよび回路の製造に関連する主な問題は、ロール・トゥ・ロール技法を効果的に用いてまたは大面積フレキシブル基板上において十分な高解像度を有するデバイスを製造することができず、従来の位置決めに基づく技法を使用することが難しい、というものである。既存のインクジェット印刷技法では、この問題を解決するために使用されるのに十分な高解像度が得られない。
本発明の一態様は、印刷技法とセルフアライン式写真露光またはエッチング工程とを組み合わせることによってロール・トゥ・ロール技法においてミクロン以下の解像度を有するデバイスを製造できるようにすることに関する。
本発明の一態様によれば、電子デバイスを製造するための方法であって、絶縁体の第１の層を基板上に形成すること、印刷技法を用いて絶縁体上に第１の膜を形成すること、および、写真露光技法またはエッチング技法を用いて、第１の膜をマスクと使用して絶縁体の所定の部分を除去することを含む方法が提供される。
本発明に係る薄膜トランジスタの製造方法は、基板の上に第１の電極を形成する工程と、前記第１の電極の上に絶縁体を含む第１の層を形成する工程と、前記第１の層の上にインクジェット印刷技法を用いて、前記第１の電極と平面視で重なる第２の電極を形成する工程と、写真露光技法またはエッチング技法を用いて、前記第２の電極をマスクとして使用することにより前記第１の層の一部を除去する工程と、半導体層を、前記第１の電極と前記第１の層と前記第２の電極との上に形成する工程と、誘電層を前記半導体層の上に形成する工程と、前記誘電層の上の、前記第１の電極と前記第２の電極との間の間隙の少なくとも一部分にゲート電極を形成する工程と、を含むことを特徴とする。
本発明の一態様によれば、市販の電子デバイスおよび回路を製造するための方法を提供する。本発明に係る方法は、印刷とセルフアライン式写真露光またはエッチングとを組み合わせて、両技法の利点を活用する。本発明に係る方法において、第２の電極は、印刷技法に起因して解像度が比較的低くなっているが、このように低解像度であることが結果として得られる薄膜トランジスタに対して及ぼす悪影響は、続けてこの第２の電極をマスクとして使用することによって最小限に押さえられる。その結果、本発明によって、ロール・トゥ・ロール工程を用いて、以前可能であったよりも大規模に高解像度エレクトロニクスを製造することができるようになる。
本発明の一態様によれば、市販の電子デバイスおよび回路を製造するための方法を提供する。本発明に係る方法は、印刷とセルフアライン式写真露光またはエッチングとを組み合わせて、両技法の利点を活用する。本発明に係る方法において、第２の電極は、印刷技法に起因して解像度が比較的低くなっているが、このように低解像度であることが結果として得られる薄膜トランジスタに対して及ぼす悪影響は、続けてこの第２の電極をマスクとして使用することによって最小限に押さえられる。その結果、本発明によって、ロール・トゥ・ロール工程を用いて、以前可能であったよりも大規模に高解像度エレクトロニクスを製造することができるようになる。
好適には、上記の方法は、絶縁体の第１の層を形成する前に第２の膜を基板上に形成することをさらに含む。好ましくは、第２の膜を形成する工程は、透明材料を形成することを含む。好適には、第１の膜は、第２の膜に対して偏心されている。
好ましくは、第２の膜を形成する工程は、第１の電極を形成する工程を含み、第１の膜を形成する工程は、第２の電極を形成する工程を含む。好適には、本方法は、半導体層を、第１の電極と絶縁体と第２の電極との上に形成することをさらに含む。さらに好適には、本方法は、誘電層を半導体層上に形成することをさらに含む。好ましくは、本方法は、第３の電極を誘電層上に形成することであって、第３の電極は第１の電極と第２の電極との間の間隙の少なくとも一部分にわたって延在する、形成することをさらに含む。
好適には、第３の電極はインクジェット印刷によって形成される。さらに好適には、第３の電極を形成する工程は、ポリ（３，４エチレンジオキシチオフェン）−ポリスチレンスルホン酸（ＰＥＤＯＴ−ＰＳＳ）または金属コロイド懸濁液を形成することを含む。代替的に、第３の電極を形成する工程は、銀または金から成るコロイド懸濁液を形成することを含む。
好適には、本方法は、第２の膜を形成する前に絶縁体の第２の層を基板上に形成することをさらに含み、絶縁体の所定の部分を除去する工程は第２の膜の一部を除去することを含む。第２の膜はインクジェット印刷によって形成されると好都合である。好ましくは、第１の膜はインクジェット印刷によって形成される。
有利には、絶縁体の第１の層はインクジェット印刷によって形成される。代替的に、絶縁体の第１の層はスピンコーティングによって形成される。
好適には、絶縁体の第１の層を形成する工程は、フォトレジスト材料を形成することを含み、絶縁体の所定の部分を除去する工程は、写真露光技法を含む。好ましくは、絶縁体の第１の層を形成する工程は、ポリメチルシロキサン、ＡＺ系フォトレジスト、およびＳ系フォトレジストのうち１つを形成することを含む。さらに好適には、絶縁体の第１の層を形成する工程は、ＡＺ−５２１４Ｅを形成することを含む。代替的に、絶縁体の第１の層を形成する工程は、Ｓ１８１１またはＳ１８０５を形成することを含む。
好ましくは、絶縁体の所定の部分を除去する工程は、プラズマエッチング技法を含む。
好適には、第１の膜を形成する工程は、銀コロイドインクまたは金コロイドインクを印刷することを含む。
好ましくは、絶縁体の第１の層を形成する工程は、１μｍ以下の厚さの絶縁体の層を形成することを含む。
好ましくは、薄膜トランジスタを製造するための方法であって、上記の方法を含む、方法が提供される。
本発明の第２の態様によると、垂直方向短チャネル薄膜トランジスタであって、基板と、基板上に形成された第１の電極と、第１の電極の所定の部分の上に形成された絶縁体の第１の層と、絶縁体の第１の層の上に形成された第２の電極と、第１の電極および第２の電極の間にチャネルを形成する半導体層と、半導体層上に形成された誘電層と、誘電層上に形成されるとともに第１の電極および第２の電極の間のチャネルの少なくとも一部分にわたって延在するゲート電極と、を備えるトランジスタが提供される。
本発明に係る薄膜トランジスタにおいて、第１の電極および第２の電極は、絶縁体の第１の層の厚さによって分離されている。このような構造によって、絶縁体の第１の層の厚さにわたって電極間に半導体チャネルが形成される。その結果、チャネルの長さは、製造中に絶縁体の第１の層の厚さを制御することによって制御することができる。したがって、本発明に係る構造によって、ソース電極およびドレイン電極がデバイスの層にわたって側方に分離されるようになっているトランジスタ構造とともに用いた場合と比較して、より低解像度製造技法を用いて短チャネルを有するトランジスタを製造することができる。
好適には、第１の電極は透明であり、第２の電極は不透明である。好ましくは、第１の電極は銀または金から形成されている。代替的に、第１の電極はポリ（３、４−エチレンジオキシチオフェン）−ポリスチレンスルホン酸（ＰＥＤＯＴ−ＰＳＳ）から形成されている。
好適には、半導体層はポリアリールアミン（ＰＡＡ）、チオフェン系ポリマー、または半導体小分子を含む。さらに好適には、半導体層はポリ−３−ヘキシルチオフェン（Ｐ３ＨＴ）またはポリ（５、５’−ビス（３−ドデシル−２−チエニル）−２、２’−ビチオフェン）（ＰＱＴ−１２）を含む。代替的に、半導体層はペンタセンまたはアントラセンを含む。
好適には、誘電層はポリ（４−ビニルフェニル）（ＰＶＰ）、ポリ（４−メチル−１−ペンタン）（ＰＭＰ）およびベンゾシクロブタン（ＢｃＢ）のうち１つを含む。
ゲート電極はポリ（３、４−エチレンジオキシチオフェン）−ポリスチレンスルホン酸（ＰＥＤＯＴ−ＰＳＳ）を含む。
好適には、絶縁体の第１の層はフォトレジスト材料を含む。代替的に、絶縁体の第１の層はポリ（メチルメタクリレート）（ＰＭＭＡ）またはポリメチルグルタルイミド（ＰＭＧＩ）を含む。
好適には、絶縁体の第１の層は１μｍ以下の厚さである。
本発明の実施形態を、例示するためだけにかつ添付の図面を参照して説明する。
図１には、本発明の好適な一実施形態に係るＴＦＴ製造プロセスを示す。ソース（またはドレイン）電極１０４と、フォトレジスト層１０６とが、基板２上に印刷される（図１ａ、図１ｂ）。その後、ドレイン（またはソース）電極１０８が、フォトレジスト１０６上に印刷される（図１ｃ）。各印刷工程の後、ベーク工程を行い、それによって溶剤を装置から除去して装置の導電性を改善する。フォトレジスト１０６のベーク条件およびベーク特性は、後続の露光および現像工程に適合するように選択される。印刷されたフォトレジスト層１０６の横方向寸法は、ソース電極１０４およびドレイン電極１０８を絶縁するのに十分なものでなくてはならない。フォトレジスト層１０６の厚さは、製造されるＴＦＴの垂直方向チャネル長さに相当し、したがってほぼ１μｍ以下でなくてはならない。本実施形態では、ＴＦＴは、上部電極１０８をマスクとして使用するセルフアライン式の写真露光によって形成される。したがって、上部電極１０８は、光を通してはならず、底部電極１０８に対して偏心した位置に形成されている。上部電極１０８をマスクとして使用する写真露光とそれに続く現像の後、垂直方向の短寸ギャップが２つの電極１０４、１０８間に形成される（図１ｄ）。続いて、作成された構造物を覆うように半導体層１１０が形成され、この半導体層１１０の上に誘電層１１２が形成される（図１ｅ）。最終的に、ゲート電極１１４が誘電層１１２上に印刷されて、ＴＦＴ製造が終了する（図１ｆ）。
以下に、図１に示すように、本発明の第１の実施形態に係る製造工程の詳細な１例を説明する。ガラス基板を用意する。水性銀コロイドインクをインクジェット方式で基板に印刷して、底部電極を構成する銀の線を形成する。１６０℃で３０分間基板をアニールした後、概ね１μｍ厚のフォトレジスト層が、試料の上にスピンコートされる。使用されるフォトレジスト材料は、ポリメチルシロキサン、ＡＺ−５２１４ＥおよびＳ １８１１のうちの１つである。６０℃で５分間フォトレジストフィルムを乾燥した後、上部電極を構成する銀の線がフォトレジストにインクジェット方式でプリントされる。２つの銀の線の印字解像度は約５０μｍであり、上部の銀の線は、印刷が行われている間、底部の銀の線に対して２０μｍだけ偏心されている。続いて、後続の写真露光の需要に応じて選択される条件下で、試料をベークする。たとえば、使用されるフォトレジストがＡＺ−５２１４Ｅである場合、ベーク条件は、温度が１００℃であり時間は４分間となる。Ｓ １８１１のフォトレジストの場合、９０℃で３０分間にわたりベークが行われる。
次の工程において、フォトレジストは、上部電極をマスクとして使用して露光される。現像後、試料は再びベークされて、上部の銀電極の機械的特性を改善する。本工程におけるベーク条件もやはり、フォトレジスト材料に依存する。ベーク温度は、使用されるフォトレジストの溶融温度以下でなくてはならない。ＡＺ系のフォトレジストの場合、約１２０℃までの温度を使用して銀の電極をアニールすることができる。一方、ポリメチルシロキサンのフォトレジストの場合には、ＡＺ系のフォトレジストの場合よりもはるかに高い温度、すなわち約３００℃までの温度を使用することができる。上部電極および底部電極は、完成したトランジスタのソース電極およびドレイン電極を構成する。
銀のソース電極および銀のドレイン電極が形成された後、有機半導体層を形成する。有機セミコンダクター層として、ポリアリールアミン（ＰＡＡ）、ポリ３−ヘキシルチオフェン（Ｐ３ＨＴ）、および他のポリマーを、スピンコーティング法で形成することができる。代替的に、ペンタセン、アントラセン、および他の半導体小分子を、熱蒸発によって形成することができる。半導体層用に用いられる材料は、フォトレジストと化学的に適合可能でなくてはならない。その後、誘電層を有機半導体層に形成する。ポリ（４−ビニルフェニル）およびポリ（４−メチル−１−ペンテン）（ＰＭＰ）等の誘電材料をスピンコート法によって形成して誘電層を形成することができる。半導体層および誘電層の典型的な厚さはそれぞれ、２０〜１００ｎｍおよび４００〜２０００ｎｍである。最後に、誘電層上にポリ（３、４−エチレンジオキシチオフェン）−ポリスチレンスルホン酸（ＰＥＤＯＴ−ＰＳＳ）ゲート電極を印刷する。
第２の実施形態では、より厚い誘電層を形成しかつ極めて短いチャネルを提供するために、図２に示すように二重層型フォトレジストが使用される。二重層型フォトレジストを使用することによって、ゲート電極のソース電極２０４およびドレイン電極２０８に対する位置決めが改善される。図２ａに示す製造工程において、底部フォトレジスト層２１６、底部電極２０４、上部フォトレジスト層２０６、および上部電極２０８を基板２０８上に連続して形成する。第１の実施形態と同様に、上部電極２０８は、セルフアライン型マスクとして機能するために光学的非透過性を有していなくてはならない。
さらに、この第２の実施形態では、底部電極２０４は、写真露光中に底部フォトレジスト層２１６を露光するために透明でなくてはならない。
ベーク工程、写真露光工程、現像工程を行った後、得られたソース−ドレイン構造物は、図２ｂに示すものである。この構造物の製造工程では、上部フォトレジスト層２０６および底部フォトレジスト層２１６用に使われるフォトレジスト材料が極めて重要である。底部層２０６および上部層２１６ごとに異なる種類のフォトレジストを選択しかつ多工程から成る写真露光工程および現像工程を使用することが有利である、ということが分かっている。しかし、上部層２０６および底部層２１６に同じフォトレジストを用いてもよいし、１工程から成る写真露光工程および現像工程を使用してもよい。底部電極２０４をインクジェット方式で印刷する場合には、フィルムを連続したものにする必要がないので剥離することは問題にならない。二重層型フォトレジストを有するこの構造物を用いることで、ゲート電極の形成を容易にし、それによって、ソース電極とドレイン電極との間のギャップを覆うことができるようになる。
写真露光以外の技法をインクジェット印刷法と組み合わせて、プラズマエッチング法を使用する本発明の第３の実施形態を示す図３に図示されているのと同じセルフアライン法則を使用する短チャネルトランジスタを製造することもできる。最初に、底部電極３０を基板３０２に形成する（図３ａ）。続いて、この構造物の上にスペーサ絶縁層３０６がスピンコーィングされる（図３ｂ）。そして、絶縁層３０６には、底部電極３０４に対する所定の偏心値を有する別の電極３０８がインクジェット印刷方法によって形成される（図３ｃ）。続いて、上部電極３０８をマスクとして用いることで、絶縁層３０６の全厚にわたってエッチングが行われる（図３ｄ）。結果として得られる構造物の全面にわたって半導体層３１０を形成させ、この半導体層３１０の上に誘電層３１２を形成させる（図３ｅ）。最後に、誘電層３１２上にゲート電極３１４を印刷する（図３ｆ）。
以下に、図３に図示するように本発明の第３の実施形態に係る工程の詳細例を記載する。パターニングされた金電極がフォトリソグラフィによって形成されているガラス基板を用いてＴＦＴ製造を行う。基板上に、１ミクロン厚のＰＭＭＡ（ポリ（メチルメタクリレート））層がスピンコートされる。それに続いて、１４０度で５分間にわたってベークを行う。続いて、ＰＭＭＡ層上に上部電極が印刷される。上部電極は、２００ｎｍ厚のＰＥＤＯＴ−ＰＳＳ（ＰＥＤＯＴ：ポリ（３、４−エチレン−ジオキシチオフェン；ＰＳＳ：ポリ（スチレンスルホン酸））層から成る。続いて、酸素プラズマエッチングを行って、ＰＭＭＡ層の所定の部分の全厚さを貫通するようにエッチング処理する。その際、上部ＰＥＤＯＴ−ＰＳＳ電極をマスクとして使用する。このエッチング工程の後、得られた構造物の全面にわたって、５０ｎｍ厚のＰＡＡ（ポリアリールアミン）またはポリチオフェン半導体層がスピンコーティングされて、この半導体層上に１μｍ厚のＰＶＰ（ポリ（４−ビニルフェノール）誘電層がスピンコーティングされる。各コーティング工程の後、６０度で３０分間にわたって試料をベークする。誘電層上に１００ｎｍ厚のＰＥＤＯＴ−ＰＳＳ層がインクジェット方式で印刷され、それにより、ゲート電極を画定する。図４は、製造されたトランジスタのアウトプット特性を示している。曲線Ａ〜Ｅは、ドレイン側圧力Ｖｄ（Ｖ）と、ゲート電圧Ｖｇが異なる場合のトランジスタのドレイン−ソース間電流Ｉｄｓ（Ａ）との関係を示している。各曲線のゲート電圧Ｖｇを、以下の表１に示す。
製造されたトランジスタの飽和挙動が激しくなると、短チャネル効果が強くなる。
上記の例はＴＦＴの製造に関するものであるが、本発明に係る製造方法はこれに限定されず、任意の電子部品または回路を製造する際にも行うことができる、ということに留意すべきである。
第２の実施形態に係る絶縁材料が二重層になっていることを特徴とする構造物は、プラズマエッチングに関する第３の実施形態にも適用可能である。この変更形態では、底部電極３０４を形成する工程の前に、第２のスペーサ絶縁層が、基板３０２と底部電極３０４との間に形成されている。この変更形態は、第２の実施形態と同様の利点を有する。すなわち、この変更形態によって、ゲート電極が容易に形成されて、ソース電極とドレイン電極との間の間隙が覆われる。
以下に示す好適な技法および材料の例は、上述の実施形態すべてに適用可能である。
スペーサ絶縁体、半導体、および誘電層用の代替的な形成技法は、ドクターブレード法、印刷法（たとえばインクジェット印刷法、スクリーン印刷法、オフセット印刷法、フレキソ印刷法、およびパッド印刷法）、熱蒸発法、スパッタリング法、化学気相成長法、ディップおよびスプレーコーティング法、無電解メッキ法を含む。
底部電極を形成する代替的な方法は、インクジェット印刷法、フォトリソグラフィ法、ナノインプリンティング法、ソフトコンタクト印刷法、オフセット印刷法、およびスクリーン印刷法を含む。上部電極および底部電極の間の位置あわせの際には上述した製造技法において大きな公差があるため、インクジェット印刷法以外の印刷技法、たとえばスクリーン印刷法またはソフトコンタクト印刷法を行うこともできる。
電極用の代替的な材料として、導電性高分子材料と、有機系および無機系コロイド懸濁液とが挙げられる。半導体層用の代替的な材料として、ポリマーおよび有機小分子材料が挙げられる。無機系コロイド、ナノワイヤ懸濁液、ならびに、有機−有機材料化合物、有機−無機材料化合物および無機−無機材料化合物はすべて、半導体層として使用することができる。
スペーサ絶縁体および誘電層用の代替的な材料として、無機材料化合物、有機材料化合物、有機−有機材料化合物、有機−無機材料化合物、無機−無機材料化合物が挙げられる。使用される基板は、剛性を有していてもよいし弾性を有していてもよいし、ガラス、ポリマーおよび紙を含む材料から形成されることもできる。
上述の記載は例示のためにのみになされたものであり、当業者であれば、本発明の範囲から逸脱することなく変形を行うことができるということを理解するであろう。
Claims (6)
- 薄膜トランジスタの製造方法であって、
基板の上に絶縁体を含む第２の層を形成する工程と、
前記第２の層の上に透明な第１の電極を形成する工程と、
前記第１の電極の上に絶縁体を含む第１の層を形成する工程と、
前記第１の層の上にインクジェット印刷技法を用いて、前記第１の電極と平面視で重なり偏心する第２の電極を形成する工程と、
前記第２の電極をマスクとして使用することにより前記第１の層の一部、前記第１の電極の一部及び前記第２の層の一部を除去する工程と、
半導体層を、前記基板の上、前記第２の層の端面の一部、前記第１の電極の端面の一部、前記第１の層の端面の一部、及び前記第２の電極の上に形成する工程と、
誘電層を前記半導体層の上に形成する工程と、
ゲート電極を、前記誘電層の上から前記第１の電極の端面の一部、前記第２の層の端面の一部、及び前記第２の電極の端面の一部とを覆うように形成する工程とを含み、
前記第１の電極の一部は、前記第２の電極側から平面視して、前記第２の電極からはみ出していることを特徴とする薄膜トランジスタの製造方法。 - 前記ゲート電極はインクジェット印刷によって形成されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
- 前記ゲート電極は、ポリ（３，４エチレンジオキシチオフェン）−ポリスチレンスルホン酸（ＰＥＤＯＴ−ＰＳＳ）または金属コロイド懸濁液を印刷することによって形成されることを特徴とする請求項２に記載の薄膜トランジスタの製造方法。
- 前記第２の電極は、銀コロイドインクまたは金コロイドインクをインクジェット印刷することによって形成されることを特徴とする請求項１乃至３のいずれか１項に記載の薄膜トランジスタの製造方法。
- 前記第１の層の膜厚は１μｍ以下であることを特徴とする請求項１乃至４のいずれか１項に記載の薄膜トランジスタの製造方法。
- 請求項１乃至５のいずれか一項に記載された方法で製造された薄膜トランジスタ。
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