KR20200115753A - 박막 트랜지스터 기판, 표시 장치 및 이의 제조 방법 - Google Patents

박막 트랜지스터 기판, 표시 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20200115753A
KR20200115753A KR1020190033800A KR20190033800A KR20200115753A KR 20200115753 A KR20200115753 A KR 20200115753A KR 1020190033800 A KR1020190033800 A KR 1020190033800A KR 20190033800 A KR20190033800 A KR 20190033800A KR 20200115753 A KR20200115753 A KR 20200115753A
Authority
KR
South Korea
Prior art keywords
disposed
electrode
substrate
active pattern
inclined surface
Prior art date
Application number
KR1020190033800A
Other languages
English (en)
Inventor
엔귀엔탄티엔
강미재
이용수
최상건
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190033800A priority Critical patent/KR20200115753A/ko
Priority to US16/737,653 priority patent/US11257887B2/en
Priority to CN202010218825.6A priority patent/CN111739894A/zh
Publication of KR20200115753A publication Critical patent/KR20200115753A/ko
Priority to US17/571,895 priority patent/US11864423B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/3246—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H01L51/0097—
    • H01L51/56—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/311—Flexible OLED
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

박막 트랜지스터 기판은 기판, 상기 기판 상에 배치되는 제1 전극, 상기 기판 상에 배치되고, 상기 기판에 대해 제1 각도를 갖는 경사면을 갖는 뱅크, 상기 뱅크 상에 배치되는 제2 전극, 상기 제1 전극과 제2 전극에 전기적으로 연결되고, 상기 경사면 상에 배치되고, 불순물이 도핑된 제1 및 제2 도전 영역과 상기 제1 및 제2 도전영역 사이에 배치되는 채널 영역을 포함하는 액티브 패턴, 및 상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극을 포함한다. 상기 경사면은 제 1 방향으로 경사지도록 배치되고, 상기 제1 도전 영역, 상기 채널 영역 및 상기 제2 도전 영역은 상기 경사면 상에서 상기 제1 방향과 수직한 제2 방향으로 차례로 배치된다.

Description

박막 트랜지스터 기판, 표시 장치 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE, DISPLAY APPARATUS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판을 포함하는 표시 장치 및 상기 박막트랜지스터 기판의 제조 방법에 관한 것으로, 보다 상세하게는 공간 활용이 향상된 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판을 포함하고 유연성이 향상된 플렉서블 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.
상기 표시 장치의 표시 품질을 향상시키기 위해 고해상도화 하려는 시도가 있어왔다. 그러나, 하나의 화소가 차지하는 면적이 줄어듦에 따라, 박막 트랜지스터를 배치할 공간이 줄어드는 문제가 있었다.
또한, 최근 평소에는 화면을 접을 수 있게 하여 휴대 공간을 줄이고, 사용시 화면을 펼쳐서 화상을 구현할 수 있는 플렉서블(flexible) 표시 장치를 개발하기 위한 연구가 활발히 진행되고 있는데, 상기 플렉서블 표시 장치의 두께를 기존의 장치보다 얇게 제조하여 유연성을 확보해야 하는 요구가 있었다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 공간 배치 효율이 향상된 박막 트랜지스터를 포함하는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터를 포함하고, 구부러지는 플렉서블 영역을 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판은 기판, 상기 기판 상에 배치되는 제1 전극, 상기 기판 상에 배치되고, 상기 기판에 대해 제1 각도를 갖는 경사면을 갖는 뱅크, 상기 뱅크 상에 배치되는 제2 전극, 상기 제1 전극과 제2 전극에 전기적으로 연결되고, 상기 경사면 상에 배치되고, 불순물이 도핑된 제1 및 제2 도전 영역과 상기 제1 및 제2 도전영역 사이에 배치되는 채널 영역을 포함하는 액티브 패턴, 및 상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극을 포함한다. 상기 경사면은 제 1 방향으로 경사지도록 배치되고, 상기 제1 도전 영역, 상기 채널 영역 및 상기 제2 도전 영역은 상기 경사면 상에서 상기 제1 방향과 수직한 제2 방향으로 차례로 배치된다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴의 상기 채널 영역은 상기 경사면 상에만 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극의 높이 차는 200um(마이크로미터) 이내일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 상에 배치되는 상기 액티브 패턴의 제1 부분, 및 상기 제1 전극에 인접하는 상기 경사면 상에 배치되고 상기 제1 부분과 연결되는 상기 액티브 패턴의 제2 부분은, 상기 불순물이 도핑된 상기 제1 도전 영역일 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 상기 경사면 상에서 S 자 형태를 가질 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 제1 박막 트랜지스터의 제1 전극, 상기 기판 상에 배치되고, 상기 기판에 대해 제1 각도를 갖도록 경사면을 갖는 제1 뱅크, 상기 제1 뱅크 상에 배치되는 상기 제1 박막 트랜지스터의 제2 전극, 상기 제1 전극과 제2 전극에 전기적으로 연결되고, 상기 경사면 상에 배치되고, 불순물이 도핑된 제1 및 제2 도전 영역과 상기 제1 및 제2 도전영역 사이에 배치되는 채널 영역을 포함하는 상기 제1 박막 트랜지스터의 액티브 패턴, 상기 액티브 패턴의 상기 채널 영역과 중첩하는 상기 제1 박막 트랜지스터의 게이트 전극, 및 상기 박막 트랜지스터와 전기적으로 연결되는 발광 구조물을 포함한다.
본 발명의 일 실시예에 있어서, 상기 경사면은 제 1 방향으로 경사지도록 배치되고, 상기 제1 도전 영역, 상기 채널 영역 및 상기 제2 도전 영역은 상기 제1 방향과 수직한 제2 방향으로 차례로 배치될 수 있다. 상기 기판은 상기 제1 방향으로 서로 이격되어 배치되는 제1 보강 영역 및 제2 보강 영역, 및 상기 제1 보강 영역과 상기 제2 보강 영역 사이에 배치되는 플렉서블 영역을 포함하여, 상기 플렉서블 영역이 구부러질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극의 높이 차는 200um(마이크로미터) 이내일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 상에 배치되는 상기 액티브 패턴의 제1 부분, 및 상기 제1 전극에 인접하는 상기 경사면 상에 배치되고 상기 제1 부분과 연결되는 상기 액티브 패턴의 제2 부분은, 상기 불순물이 도핑된 상기 제1 도전 영역일 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 뱅크와 상기 제1 방향으로 이격되어 배치되는 제2 뱅크를 더 포함할 수 있다. 상기 제2 뱅크는 상기 기판에 대해 소정 각도를 갖는 경사면을 포함하고, 상기 경사면 상에 제2 박막 트랜지스터의 액티브 패턴이 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 뱅크와 상기 제2 방향으로 이격되어 배치되는 제3 뱅크를 더 포함할 수 있다. 상기 제1 내지 제3 뱅크들은 각각 섬(island) 형상을 갖고, 상기 기판은 상기 제1 방향 및 상기 제2 방향으로 자유롭게 구부러질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 뱅크는 상기 경사면과 대향하는 제2 경사면을 더 포함하고, 상기 제2 경사면에는 제2 박막 트랜지스터의 액티브 패턴이 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 뱅크의 탄성 계수는 10GPa 이상일 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴의 상기 채널 영역은 상기 경사면 상에만 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 폴리 실리콘을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 상기 기판에 대해 제1 각도를 갖는 경사면을 갖는 뱅크를 형성하는 단계, 상기 경사면 상에 비정질 실리콘을 포함하는 원시 액티브 패턴을 형성하는 단계, 상기 원시 액티브 패턴에 엑시머 레이저를 조사하여 폴리 실리콘을 포함하는 액티브 패턴을 형성하는 결정화 단계, 상기 액티브 패턴 상에 게이트 절연층을 형성하는 단계, 및 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴의 상기 기판에 대한 수직한 높이는 200um(마이크로미터) 이내일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 액티브 패턴의 일부에 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함할 수 있다. 상기 액티브 패턴은 상기 소스 영역과 상기 드레인 영역 사이에 배치되고 상기 게이트 전극과 중첩하는 채널 영역을 포함하고, 상기 채널 영역은 상기 경사면 상에만 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 기판 상에 제1 전극 및 상기 뱅크 상에 배치되는 제2 전극을 형성하는 단계를 더 포함할 수 있다. 상기 제1 전극 및 상기 제2 전극은 상기 액티브 패턴의 상기 소스 영역 및 상기 드레인 영역과 연결되고, 상기 제1 전극 및 상기 제2 전극은 평면 상에서 서로 이격되도록 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 뱅크의 탄성 계수는 10GPa 이상일 수 있다.
본 발명의 실시예들에 따르면, 박막 트랜지스터 기판은 기판, 상기 기판 상에 배치되는 제1 전극, 상기 기판 상에 배치되고, 상기 기판에 대해 제1 각도를 갖는 경사면을 갖는 뱅크, 상기 뱅크 상에 배치되는 제2 전극, 상기 제1 전극과 제2 전극에 전기적으로 연결되고, 상기 경사면 상에 배치되고, 불순물이 도핑된 제1 및 제2 도전 영역과 상기 제1 및 제2 도전영역 사이에 배치되는 채널 영역을 포함하는 액티브 패턴, 및 상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극을 포함한다. 상기 경사면은 제 1 방향으로 경사지도록 배치되고, 상기 제1 도전 영역, 상기 채널 영역 및 상기 제2 도전 영역은 상기 경사면 상에서 상기 제1 방향과 수직한 제2 방향으로 차례로 배치된다.
상기 뱅크의 상기 경사면 상에 상기 박막 트랜지스터의 상기 액티브 패턴이 배치되므로, 상기 박막 트랜지스터가 차지하는 평면 상에서의 공간이 줄어들 수 있다. 이에 따라 상기 박막 트랜지스터 기판을 포함하는 표시 장치는 그 화소의 크기를 줄일 수 있으며, 고해상도 구현이 가능하여 표시 품질이 향상될 수 있다.
또한, 상기 액티브 패턴의 결정화를 위한 엑시머 레이저의 초점 거리를 고려하여 상기 뱅크의 높이를 설정할 수 있다. 또한, 상기 박막 트랜지스터의 상기 채널 영역은 상기 경사면 상에서만 형성되도록 상기 액티브 패턴을 배치하여, 결정화 품질 문제의 의한 박막 트랜지스터 품질 저하를 방지할 수 있다. 또한, 상기 표시 장치는 적절한 형상의 상기 뱅크가 배치되는 플렉서블 영역을 포함하여, 구부러지는 플렉서블 표시 장치를 구현할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 박막 트랜지스터 기판을 나타낸 사시도이다.
도 3은 도 1의 박막 트랜지스터 기판의 개념적인 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 4b는 도 4a의 표시 장치의 단면도이다.
도 5a는 도 4a의 표시 장치가 접혔을 때를 도시한 사시도이다.
도 5b는 도 5a의 표시 장치의 단면도이다.
도 6은 도 4b의 A 부분을 상세히 나타낸 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 7b는 도 7a의 표시 장치가 자유롭게 휘어진 상태를 도시한 사시도이다.
도 8a는 도 7a의 I-I'선을 따라 절단한 표시 패널의 단면도이다.
도 8b는 도 7a의 II-II'선을 따라 절단한 표시 패널의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 11a 내지 11e는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 12은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 2는 도 1의 박막 트랜지스터 기판을 나타낸 사시도이다. 도 3은 도 1의 박막 트랜지스터 기판의 개념적인 단면도이다.
도 1 내지 3을 참조하면, 상기 박막 트랜지스터 기판은 기판(100), 버퍼층(110), 드레인 전극(DE)을 포함하는 제1 도전층, 뱅크(BN), 소스 전극(SE)을 포함하는 제2 도전층, 액티브 패턴(ACT), 게이트 절연층(120), 게이트 전극(GE)을 포함하는 제3 도전층을 포함할 수 있다.
상기 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 예를 들면, 상기 기판(100)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 선택적으로, 상기 기판(100)은 연성을 갖는 수지 기판으로 이루어질 수 있다. 상기 기판(100)으로 이용될 수 있는 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 예를 들면, 상기 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다. 상기 기판(100)은 수 내지 수십 마이크로미터(㎛)의 두께를 가질 수 있다.
상기 버퍼층(110)은 상기 기판(100) 상에 배치될 수 있다. 상기 버퍼층은 상기 기판(100)으로부터 금속 원자들이나 불순물들이 상기 표시 장치 내부의 구조물로 확산되는 것을 방지할 수 있다.
상기 드레인 전극(DE)은 상기 버퍼층(110) 상에 배치될 수 있다. 상기 드레인 전극(DE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
상기 뱅크(BN)는 상기 버퍼층(110) 상에 상기 드레인 전극(DE)과 인접하여 배치될 수 있다. 상기 뱅크(BN)는 상기 기판(100)에 대해 제1 각도(θ)를 갖는 경사면(IS)을 가질 수 있다. 상기 제1 각도(θ)는 0도 초과 90도 미만의 각도일 수 있다. 예를 들면, 상기 드레인 전극(DE)과 상기 소스 전극(SE) 사이에 상기 제1 방향(D1)으로 경사진 상기 경사면(IS)을 가질 수 있다. 상기 뱅크(BN) 의 탄성 계수(modulus of elasticity)는 상기 기판(100)의 탄성 계수보다 클 수 있다. 탄성 계수는 재료의 강도(stiffness)를 나타내는 값으로, 외부의 인장 응력을 인장 변형도로 나눈 값을 의미한다. 탄성 계수가 클수록, 외부의 응력에 의해 형태가 변하는 정도가 작다. 즉 상기 기판(100)에 비해 상기 뱅크(BN)의 탄성 계수가 크므로, 상기 뱅크(BN)는 상기 기판(100)보다 상대적으로 더 단단한 물질로 구성될 수 있다. 일 실시예에 따르면, 상기 뱅크(BN)의 탄성 계수는 10GPa 이상일 수 있다.
상기 소스 전극(SE)은 상기 뱅크(BN) 상에 배치될 수 있다. 상기 소스 전극(SE)과 드레인 전극(DE)은 평면 상에서 제1 방향(D1)으로 이격되고, 상기 제1 방향(D1)과 수직한 제2 방향(D2)으로도 이격될 수 있다. 이에 따라 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이에 상기 뱅크(BN)의 상기 경사면(IS)이 배치될 수 있다.
상기 액티브 패턴(ACT)이 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 뱅크(BN)의 상기 경사면(IS) 상에 배치될 수 있다. 상기 액티브 패턴(ACT)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 예를 들면, 상기 액티브 패턴(ACT)은 폴리 실리콘(poly silicon)을 포함할 수 있다. 상기 폴리 실리콘은 비정질 실리콘(amorphous silicon)에 엑시머 레이저(excimer laser)를 조사하여 상기 비정질 실리콘을 결정화 하여 형성할 수 있다.
상기 액티브 패턴(ACT)은 불순물이 도핑된 드레인 영역(D) 및 소스 영역(S), 및 상기 드레인 영역(D) 및 상기 소스 영역(S) 사이의 채널 영역(C)을 포함할 수 있다.
상기 액티브 패턴의 상기 드레인 영역(D), 상기 채널 영역(C) 및 상기 소스 영역(S)은 상기 경사면(IS) 상에서 상기 제2 방향(D2)으로 차례로 배치될 수 있다.
즉, 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)은 상기 드레인 전극(DE)과 중첩하는 부분, 상기 버퍼층(110) 상에 배치되는 부분, 및 상기 경사면(IS) 상에 상기 제1 방향(D1)을 따라 연장되는 부분을 포함할 수 있다. 상기 액티브 패턴(ACT)의 상기 소스 영역(S)은 상기 소스 전극(SE)과 중첩하는 부분, 상기 뱅크(BN) 상에 배치되는 부분, 및 상기 경사면(IS) 상에 상기 제1 방향(D1)을 따라 연장되는 부분을 포함할 수 있다.
상기 게이트 절연층(120)이 상기 액티브 패턴(ACT) 상에 배치될 수 있다. 상기 게이트 절연층(120)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(120)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
상기 게이트 전극(GE)은 상기 게이트 절연층(120) 상에 상기 액티브 패턴(ACT)의 상기 채널 영역(C)과 중첩하게 배치될 수 있다. 상기 게이트 전극(GE)은 상기 제1 방향(D1)으로 연장될 수 있다.
박막 트랜지스터(TFT)는 상기 드레인 전극(DE), 상기 소스 전극(SE), 상기 액티브 패턴(ACT) 및 상기 게이트 전극(GE)을 포함할 수 있다.
상기 소스 영역(S)과 상기 드레인 영역(D) 사이에는 상기 채널 영역(C)이 배치되고, 상기 액티브 패턴(ACT)은 상기 제2 방향을 따라 연장되면서 상기 제1 방향(D1)으로 지그 재그 형태로 배치될 수 있다. 예를 들면, 상기 액티브 패턴(ACT)은 상기 경사면(IS) 상에서 S자 형태를 가질 수 있다. 상기 액티브 패턴(ACT)의 상기 경사면(IS) 상에서의 모양을 변경하여 상기 박막 트랜지스터(TFT)의 채널 길이를 조절할 수 있으며, 이에 따라 상기 박막 트랜지스터(TFT)의 특성을 조절할 수 있다.
한편, 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)은 상기 드레인 전극(DE) 상에 배치되는 제1 부분, 및 상기 드레인 전극(DE)에 인접하는 상기 경사면(IS) 상에 배치되고 상기 제1 부분과 연결되는 제2 부분을 포함할 수 있다. 여기서 상기 경사면(IS)의 끝부분(도1의 점선 참조)의 상기 제1 부분과 상기 제2 부분 사이에서 상기 액티브 패턴(ACT)의 경사가 급격히 변하는 부분이 형성되는데, 이러한 부분은 상기 액티브 패턴(ACT)의 결정화 품질이 낮을 수 있다. 그러나, 상기 결정화 품질이 낮을 수 있는 부분은 불순물이 도핑되어 높은 도전성을 갖는 부분이므로, 결정화 품질 문제에 의한 상기 박막 트랜지스터(TFT)의 특성 저하를 최소화 할 수 있다.
즉, 상기 채널 영역(C)은 상기 경사면(IS) 상에서만 형성되도록 상기 액티브 패턴(ACT)을 배치하여, 결정화 품질 문제의 의한 박막 트랜지스터 품질 저하를 방지할 수 있다.
도 4a는 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 4b는 도 4a의 표시 장치의 단면도이다. 도 5a는 도 4a의 표시 장치가 접혔을 때를 도시한 사시도이다. 도 5b는 도 5a의 표시 장치의 단면도이다.
도 4a 내지 5b를 참조하면, 상기 표시 장치(10)는 제1 방향(D1)으로 서로 이격되어 배치되는 보강 영역들(RA)과 이들 사이의 플렉서블 영역(FA)을 포함할 수 있다. 상기 플렉서블 영역(FA)은 상기 제1 방향(D1)과 수직한 제2 방향(D2)을 따라 연장될 수 있다.
특히 도 5a 및 5b는 상기 표시 장치(10)가 상기 제2 방향(D2)과 평행한 접이축(Folding Axis, C)을 중심으로 접힌, 폴더블(foldable) 표시 장치를 예시하고 있다. 이 때 상기 표시 장치(10)는 상기 플렉서블 영역(FA)에서 R만큼의 곡률반경을 가진다.
상기 플렉서블 영역(RA)에는 상기 표시 장치(10) 내에 복수의 뱅크(BN)가 형성될 수 있다. 상기 복수의 뱅크(BN)들은 상기 제1 방향(D1)으로 서로 이격되어 배치되고, 상기 제2 방향(D2)으로 길게 연장될 수 있다.
상기 보강 영역들(RA)에는 상기 표시 장치(10) 내에 보강층(미도시)이 형성되어, 형태가 고정될 수 있으며, 상기 플렉서브 영역(RA)에는 상기 보강층 대신 상기 복수의 뱅크(BN)가 형성되어, 형태가 고정되지 않고 접히거나 구부러지는 등의 변화가 가능할 수 있다. 여기서 '고정된다', '접힌다', '구부러진다', '변화가 가능하다'등의 용어는 상기 플렉서블 영역(FR)과 상기 보강 영역(RR)에서의 상대적인 정도의 차이를 의미한다. 즉, 상기 보강 영역(RR) 역시 연성을 가질 수 있다.
상기 보강층 및 상기 뱅크(BN)의 탄성 계수(modulus of elasticity)는 상기 표시 장치(10)의 기판(도 6 참조)의 탄성 계수보다 클 수 있다.
상기 보강층은 상술한 대로 탄성 계수가 커서 상기 보강 영역(RA)에서는 상기 표시 장치(10)가 잘 휘어지지 않는다. 그러나 상기 뱅크(BN)가 형성된 상기 플렉서블 영역은 상기 뱅크(BN)들 사이 공간으로 인해 상기 표시 장치(10)가 휠 수 있는 상태가 된다.
도 6은 도 4b의 A 부분을 상세히 나타낸 단면도이다.
도 4b 및 6을 참조하면, 상기 표시 장치는 기판(100), 버퍼층(110), 제1 도전층, 뱅크(BN), 제2 도전층, 액티브 패턴(ACT), 게이트 절연층(120), 제3 도전층, 비아 절연층(130), 발광 구조물(180), 화소 정의막(PDL) 및 박막 봉지층(TFE)을 포함할 수 있다.
상기 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 상기 표시 장치는 연성을 갖는 플렉서블 영역(FA)을 포함하므로, 상기 기판(100)은 연성을 갖는 수지 기판으로 이루어질 수 있다. 상기 기판(100)으로 이용될 수 있는 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 예를 들면, 상기 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다. 상기 기판(100)은 수 내지 수십 마이크로미터(㎛)의 두께를 가질 수 있다.
상기 버퍼층(110)은 상기 기판(100) 상에 배치될 수 있다. 상기 버퍼층은 상기 기판(100)으로부터 금속 원자들이나 불순물들이 상기 표시 장치 내부의 구조물로 확산되는 것을 방지할 수 있다.
상기 제1 도전층은 상기 버퍼층(110) 상에 배치될 수 있다. 상기 드레인 전극(DE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 상기 제1 도전층은 드레인 전극(DE)을 포함할 수 있다.
상기 뱅크(BN)는 상기 버퍼층(110) 상에 상기 드레인 전극(DE)과 인접하여 배치될 수 있다. 상기 뱅크(BN)는 상기 기판(100)에 대해 제1 각도를 갖는 경사면을 가질 수 있다. 상기 뱅크(BN) 의 탄성 계수(modulus of elasticity)는 상기 기판(100)의 탄성 계수보다 클 수 있다. 일 실시예에 따르면, 상기 뱅크(BN)의 탄성 계수는 10GPa 이상일 수 있다.
상기 제2 도전층은 상기 뱅크(BN) 상에 배치될 수 있다. 상기 제2 도전층은 소스 전극(SE)을 포함할 수 있다.
한편, 상기 제1 도전층 및 상기 제2 도전층은 서로 다른 층으로부터 형성된 것으로 설명되었으나, 이에 한정되지 않는다. 예를 들면, 상기 제1 및 제2 도전층은 상기 뱅크(BN)가 형성된 후, 동일한 층으로부터 형성될 수도 있다.
상기 액티브 패턴(ACT)이 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 뱅크(BN)의 상기 경사면 상에 배치될 수 있다. 상기 액티브 패턴(ACT)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 예를 들면, 상기 액티브 패턴(ACT)은 폴리 실리콘(poly silicon)을 포함할 수 있다. 상기 폴리 실리콘은 비정질 실리콘(amorphous silicon)에 엑시머 레이저(excimer laser)를 조사하여 상기 비정질 실리콘을 결정화 하여 형성할 수 있다.
상기 게이트 절연층(120)이 상기 액티브 패턴(ACT) 상에 배치될 수 있다. 상기 게이트 절연층(120)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(120)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
상기 제3 도전층이 상기 게이트 절연층(120) 상에 배치될 수 있다. 상기 제3 도전층은 게이트 전극(GE)을 포함할 수 있다. 상기 게이트 전극(GE)은 상기 게이트 절연층(120) 상에 상기 액티브 패턴(ACT)의 상기 채널 영역(C)과 중첩하게 배치될 수 있다.
박막 트랜지스터(TFT)는 상기 드레인 전극(DE), 상기 소스 전극(SE), 상기 액티브 패턴(ACT) 및 상기 게이트 전극(GE)을 포함할 수 있다.
한편, 상기 뱅크(BN)는 복수개가 형성되므로, 각각의 뱅크(BN)의 경사면 마다 박막 트랜지스터들이 형성될 수 있다. 또한, 하나의 뱅크(BN)는 복수의 경사면을 가질 수 있으며, 각각의 경사면 마다, 박막 트랜지스터의 액티브 패턴이 배치될 수 있다.
상기 비아 절연층(130)은 상기 제3 도전층이 형성된 상기 게이트 절연층(120) 상에 배치될 수 있다. 상기 비아 절연층(130)은 단층 구조로 형성될 수 있지만, 적어도 2이상의 절연막들을 포함하는 다층 구조로 형성될 수도 있다. 상기 비아 절연층(130)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 물질을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 비아 절연층(130)은 실리콘 화합물, 금속, 금속 산화물 등의 무기 물질을 사용하여 형성될 수도 있다.
상기 발광 구조물(180)은 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다.
상기 제1 전극(181)은 상기 비아 절연층(130) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제1 전극(181)은 반사성을 갖는 물질 또는 투광성을 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 상기 제1 전극(181)은 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 전극(181)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 화소 정의막(PDL)은 상기 제1 전극(181)이 배치된 상기 비아 절연층(130) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 화소 정의막(PDL)을 식각하여 상기 제1 전극(181)을 부분적으로 노출시키는 개구(opening)를 형성할 수 있다. 이러한 상기 화소 정의막(PDL)의 개구에 의해 상기 표시 장치의 발광 영역과 비발광 영역이 정의될 수 있다. 예를 들면, 상기 화소 정의막(PDL)의 개구가 위치하는 부분이 상기 발광 영역에 해당될 수 있으며, 상기 비발광 영역은 상기 화소 정의막(PDL)의 개구에 인접하는 부분에 해당될 수 있다.
상기 발광층(182)은 상기 화소 정의막(PDL)의 개구를 통해 노출되는 상기 제1 전극(181)상에 배치될 수 있다. 또한, 상기 발광층(182)은 상기 화소 정의막(PDL)의 상기 개구의 측벽 상으로 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 발광층(182)은 유기 발광층(EL), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 등을 포함하는 다층 구조를 가질 수 있다. 다른 실시예에서, 상기 유기 발광층을 제외하고, 상기 정공 주입층, 상기 정공 수송층, 상기 전자 수송층 및 상기 전자 주입층 등은 복수의 화소들에 대응되도록 공통적으로 형성될 수 있다. 상기 발광층(182)의 유기 발광층은 상기 표시 장치의 각 화소에 따라 적색광, 녹색광, 청색광 등과 같은 서로 상이한 색광들을 발생시킬 수 있는 발광 물질들을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 발광층(182)의 유기 발광층은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현할 수 있는 복수의 발광 물질들이 적층되어 백색광을 발광하는 구조를 가질 수도 있다. 이때, 상기 발광 구조물들은 복수의 화소들에 대응되도록 공통적으로 형성되고, 상기 컬러 필터층에 의해 각각의 화소들이 구분될 수 있다.
상기 제2 전극(183)은 상기 화소 정의막(PDL) 및 상기 발광층(182) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제2 전극(183)은 투광성을 갖는 물질 또는 반사성을 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제2 전극(183)은 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 전극(183)도 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
상기 박막 봉지층(TFE)이 상기 제2 전극(183) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)은 외부의 습기 및 산소의 침투를 방지할 수 있다. 상기 박막 봉지층(TFE)은 적어도 하나의 유기층과 적어도 하나의 무기층을 구비할 수 있다. 적어도 하나의 유기층과 적어도 하나의 무기층은 서로 교번적으로 적층될 수 있다. 예를 들면, 상기 박막 봉지층(TFE)은 두 개의 무기층과 이들 사이의 한개의 유기층을 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에 있어서, 상기 박막 봉지층 대신 외기 및 수분이 상기 표시 장치 내부로 침투하는 것을 차단하기 위한 밀봉기판이 제공될 수 있다.
본 실시예에 따르면, 상기 표시 장치는 상기 뱅크(BN)가 배치되는 상기 플렉서블 영역(FA)을 포함할 수 있다. 이에 따라 표시 장치의 구부림에 따른 파손을 방지할 수 있다. 또한, 상기 뱅크(BN)의 상기 경사면에는 상기 박막 트랜지스터(TFT)의 상기 액티브 패턴(ACT)이 배치되므로, 상기 박막 트랜지스터(TFT)의 평면 상에서의 크기를 줄일 수 있으며, 이에 따라 화소 설계 마진을 확보할 수 있으며 고해상도 구현이 가능하다.
도 7a는 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 7b는 도 7a의 표시 장치가 자유롭게 휘어진 상태를 도시한 사시도이다. 도 8a는 도 7a의 I-I'선을 따라 절단한 표시 패널의 단면도이다. 도 8b는 도 7a의 II-II'선을 따라 절단한 표시 패널의 단면도이다.
도 7a 내지 8b를 참조하면, 상기 표시 장치는 보강 영역없이 플렉서블 영역(FA)이 상기 표시 장치 전체에 형성되어 뱅크(BN)의 형상 및 배치가 다른 점을 제외하고, 도 4a 내지 6의 표시 장치와 실질적으로 동일하다, 따라서 반복되는 설명은 생략한다.
상기 표시 장치는 전체 영역이 플렉서블 영역(FA)으로 제1 방향(D1) 및 상기 제1 방향(D1)과 수직한 제2 방향(D2) 어느 방향으로나 상기 표시 장치를 구부릴 수 있다. 상기 표시 장치는 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 매트릭스 형태로 배열되는 복수의 뱅크(BN)들을 포함할 수 있다. 즉, 각각의 상기 뱅크(BN)는 섬(island) 형상을 갖고, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열될 수 있다. 예를 들면, 상기 표시 장치는 상기 제1 방향(D1)으로 서로 이격되는 제1 뱅크(BN1) 및 제2 뱅크(BN2), 및 상기 제2 뱅크(BN2)와 상기 제2 방향(D2)으로 이격되는 제3 뱅크(BN3)를 포함할 수 있다.
이에 따라, 각각의 상기 뱅크(BN)는 4개의 경사면을 가질 수 있다. 상기 경사면들 마다 박막 트랜지스터의 액티브 패턴들이 배치될 수 있다. 구체적으로, 상기 제1 방향(D1)으로의 단면 상에서(도 8a 참조), 상기 제1 뱅크(BN1)의 양측 경사면에 제1a 및 제1b 박막 트랜지스터들(TFT1a, TFT1b)이 배치되고, 상기 제2 뱅크(BN2)의 양측 경사면에 제2a 및 제2b 박막 트랜지스터들(TFT2a, TFT2b)이 배치될 수 있다.
상기 제2 방향(D2)으로의 단면 상에서(도 8b 참조), 상기 제2 뱅크(BN2)의 양측 경사면에 제2c 및 제2d 박막 트랜지스터들(TFT2c, TFT2d)이 배치되고, 상기 제3 뱅크(BN2)의 양측 경사면에 제3c 및 제3d 박막 트랜지스터들(TFT3c, TFT3d)이 배치될 수 있다.
즉, 하나의 뱅크(BN)의 경사면들 상에 배치되는 박막 트랜지스터들이 하나의 화소에 포함될 수 있으며, 이에 따라 하나의 화소가 포함하는 복수의 박막 트랜지스터들이 차지하는 평면 상에서의 공간이 줄어들 수 있다. 이에 따라 상기 화소의 크기가 줄어들 수 있으며, 고해상도 구현이 가능하여 표시 품질이 향상될 수 있다.
도 9는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 9를 참조 하면, 상기 박막 트랜지스터 기판은 드레인 전극의 형상을 제외하고 도 1 내지 3의 박막 트랜지스터 기판과 동일하다. 따라서 반복되는 설명은 생략한다.
상기 박막 트랜지스터 기판은 기판(100), 버퍼층(110), 드레인 전극(DE)을 포함하는 제1 도전층, 뱅크(BN), 소스 전극(SE)을 포함하는 제2 도전층, 액티브 패턴(ACT), 게이트 절연층(120), 게이트 전극(GE)을 포함하는 제3 도전층을 포함할 수 있다.
상기 드레인 전극(DE)은 상기 뱅크(BN)와 상기 버퍼층(110) 사이까지 형성될 수 있다. 즉, 상기 드레인 전극(DE)의 일부는 상기 소스 전극(SE)과 중첩하게 배치될 수 있다.
도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 10을 참조하면, 상기 박막 트랜지스터 기판은 제2 박막 트랜지스터 및 제3 박막 트랜지스터 및 이들이 배치되는 제2 및 제3 뱅크들을 제외하고, 도 1 내지 3의 박막 트랜지스터 기판과 동일하다. 따라서 반복되는 설명은 생략한다.
상기 박막 트랜지스터 기판은 기판(100), 버퍼층(110), 제1 도전층, 제1 뱅크(BN), 제2 도전층, 제1 액티브 패턴(ACT1), 제1 절연층(120), 제3 도전층, 제2 뱅크(BN2), 제3 뱅크(BN3), 제4 도전층, 제2 절연층(130), 제5 도전층을 포함할 수 있다.
상기 제1 도전층은 제1 드레인 전극(DE1)을 포함할 수 있다. 상기 제2 도전층은 제1 소스 전극(SE1)을 포함할 수 있다. 상기 제3 도전층은 제1 게이트 전극(GE1), 제2 드레인 전극(DE2) 및 제3 드레인 전극(DE3)을 포함할 수 있다. 상기 제4 도전층은 제2 소스 전극(SE2), 제3 소스 전극(SE3)을 포함할 수 있다. 상기 제5 도전층은 제2 게이트 전극(GE2), 제3 게이트 전극(GE3)을 포함할 수 있다.
제1 박막 트랜지스터(TFT1)는 상기 제1 드레인 전극(DE1), 상기 제1 소스 전극(SE1), 상기 제1 액티브 패턴(ACT1) 및 상기 제1 게이트 전극(GE1)을 포함할 수 있다. 상기 제1 박막 트랜지스터(TFT1)의 상기 제1 액티브 패턴(ACT1)은 상기 제1 뱅크(BN1)의 경사면 상에 배치될 수 있다.
제2 박막 트랜지스터(TFT2)는 상기 제2 드레인 전극(DE2), 상기 제2 소스 전극(SE2), 상기 제2 액티브 패턴(ACT2) 및 상기 제2 게이트 전극(GE2)을 포함할 수 있다. 상기 제2 박막 트랜지스터(TFT2)의 상기 제2 액티브 패턴(ACT2)은 상기 제2 뱅크(BN2)의 경사면 상에 배치될 수 있다.
제3 박막 트랜지스터(TFT3)는 상기 제3 드레인 전극(DE3), 상기 제3 소스 전극(SE3), 상기 제3 액티브 패턴(ACT3) 및 상기 제3 게이트 전극(GE3)을 포함할 수 있다. 상기 제3 박막 트랜지스터(TFT3)의 상기 제3 액티브 패턴(ACT3)은 상기 제3 뱅크(BN3)의 경사면 상에 배치될 수 있다.
본 실시예에 따르면, 상기 표시 장치의 박막 트랜지스터 들은 절연층, 또는 뱅크에 의해 형성되는 경사면 상에 배치되는 액티브 패턴을 포함할 수 있으며, 필요에 따라 다양한 구조를 갖도록 변형 될 수 있다.
도 11a 내지 11e는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 11a를 참조하면, 기판(100) 상에 버퍼층(110)을 형성할 수 있다. 상기 버퍼층(110) 상에 드레인 전극(DE)을 포함하는 제1 도전층을 형성할 수 있다.
도 11b를 참조하면, 상기 제1 버퍼층(110) 상에 뱅크(BN)를 형성할 수 있다. 상기 뱅크(BN)는 상기 기판(100)에 대해 제1 각도(θ)를 갖는 경사면을 가질 수 있다.
도 11c를 참조하면, 상기 뱅크(BN) 상에 소스 전극(SE)을 포함하는 제2 도전층을 형성할 수 있다. 상기 뱅크(BN)의 경사면 상에 배치되고, 상기 드레인 전극(DE) 및 상기 소스 전극(SE)과 접촉하는 원시 액티브 ??턴(ACTa)을 형성할 수 있다. 상기 원시 액티브 패턴(ACTa)은 비정질 실리콘을 포함할 수 있다.
도 11d를 참조하면, 레이저 조사 장치(미도시)를 이용하여 상기 원시 액티브 패턴(ACTa)에 엑시머 레이저(excimer laser)를 조사하여, 상기 원시 액티브 패턴(ACTa)을 결정화 시킬 수 있다. 이에 따라 결정화된 폴리 실리콘을 포함하는 액티브 패턴(ACT)을 형성할 수 있다. 상기 엑시머 레이저의 조사는 선상(linear) 빔을 스캔 방식으로 조사하는 것일 수 있다.
일반적인 레이저 조사 장치의 경우, 결정화 가능한 엑시머 레이저의 초첨 거리는 수직 방향으로 약 150um 내외로, 상기 뱅크(BN)의 높이를 조절하여, 상기 액티브 패턴(ACT)의 높이를 적절히 조절할 필요가 있다.
예를 들면, 상기 원시 액티브 패턴(ACTa)의 전체 영역이 상기 엑시머 레이저의 초첨 거리 내에 위치하기 위해, 상기 원시 액티브 패턴(ACTa)의 상기 기판(100)에 대한 수직한 높이(t)는 약 200um(마이크로미터)이내 일 수 있다. 예를 들면, 상기 뱅크(BN)의 경사면과 상기 엑시머 레이저의 초점 거리를 고려하여, 상기 뱅크(BN)의 높이(h)는 약 150um일 수 있다.
도 11e를 참조하면, 상기 액티브 패턴(ACT) 상에 게이트 절연층(130)을 형성할 수 있다. 상기 게이트 절연층(130) 상에 게이트 전극(GE)을 포함하는 제2 도전층을 형성할 수 있다. 이후, 상기 액티브 패턴(ACT)의 일부 영역에 불순물을 도핑하여, 상기 액티브 패턴의 소스 영역, 드레인 영역 및 채널 영역을 형성할 수 있다.
도 12은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 12를 참조하면, 전자 기기(500)는 프로세서(510), 메모리 장치(520), 스토리지 장치(530), 입출력 장치(540), 파워 서플라이(550) 및 표시 장치(560)를 포함할 수 있다. 이 때, 상기 표시 장치(560)는 도 1의 표시 장치에 상응할 수 있다. 상기 전자 기기(500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 11a에 도시된 바와 같이, 상기 전자 기기(500)는 텔레비전으로 구현될 수 있다. 다른 실시예에서, 도 11b에 도시된 바와 같이, 상기 전자 기기(500)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서 상기 전자 기기(500)는 그에 한정되지 않는다. 예를 들어, 상기 전자 기기(500)는 휴대폰, 비디오폰, 스마트패드(smart pad), 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 등으로 구현될 수도 있다.
상기 프로세서(510)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 상기 프로세서(510)는 마이크로프로세서(micro processor), 중앙 처리 유닛(Central Processing Unit; CPU), 어플리케이션 프로세서(Application Processor; AP) 등일 수 있다. 상기 프로세서(510)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 프로세서(510)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 상기 메모리 장치(520)는 상기 전자 기기(500)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 상기 메모리 장치(520)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 상기 스토리지 장치(530)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 상기 입출력 장치(540)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 상기 파워 서플라이(550)는 상기 전자 기기(500)의 동작에 필요한 파워를 공급할 수 있다.
상기 표시 장치(560)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 표시 장치(560)는 상기 입출력 장치(540)에 포함될 수도 있다. 상술한 바와 같이, 상기 표시 장치(560)는 뱅크의 경사면 상에 박막 트랜지스터의 액티브 패턴이 배치되므로, 상기 박막 트랜지스터가 차지하는 평면 상에서의 공간이 줄어들 수 있다. 이에 따라 상기 화소의 크기가 줄어들 수 있으며, 고해상도 구현이 가능하여 표시 품질이 향상될 수 있다. 또한, 상기 액티브 패턴의 결정화를 위한 엑시머 레이저의 초점 거리를 고려하여 상기 뱅크의 높이를 설정할 수 있다. 또한, 상기 박막 트랜지스터의 상기 채널 영역은 상기 경사면 상에서만 형성되도록 상기 액티브 패턴을 배치하여, 결정화 품질 문제의 의한 박막 트랜지스터 품질 저하를 방지할 수 있다. 또한, 상기 표시 장치는 적절한 형상의 상기 뱅크가 배치되는 플렉서블 영역을 포함하여, 구부러지는 플렉서블 표시 장치를 구현할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 유기 발광 표시 장치 및 이를 포함하는 다양한 전자 기기들에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 버퍼층
120: 게이트 절연층 130: 비아 절연층
180: 발광 구조물 SE: 소스 전극
DE: 드레인 전극 ACT: 액티브 패턴

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 제1 전극;
    상기 기판 상에 배치되고, 상기 기판에 대해 제1 각도를 갖는 경사면을 갖는 뱅크;
    상기 뱅크 상에 배치되는 제2 전극;
    상기 제1 전극과 제2 전극에 전기적으로 연결되고, 상기 경사면 상에 배치되고, 불순물이 도핑된 제1 및 제2 도전 영역과 상기 제1 및 제2 도전영역 사이에 배치되는 채널 영역을 포함하는 액티브 패턴; 및
    상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극을 포함하고,
    상기 경사면은 제 1 방향으로 경사지도록 배치되고, 상기 제1 도전 영역, 상기 채널 영역 및 상기 제2 도전 영역은 상기 경사면 상에서 상기 제1 방향과 수직한 제2 방향으로 차례로 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 액티브 패턴의 상기 채널 영역은 상기 경사면 상에만 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제2 항에 있어서,
    상기 제1 전극과 상기 제2 전극의 높이 차는 200um(마이크로미터) 이내인 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1 항에 있어서,
    상기 제1 전극 상에 배치되는 상기 액티브 패턴의 제1 부분, 및 상기 제1 전극에 인접하는 상기 경사면 상에 배치되고 상기 제1 부분과 연결되는 상기 액티브 패턴의 제2 부분은, 상기 불순물이 도핑된 상기 제1 도전 영역인 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1 항에 있어서,
    상기 액티브 패턴은 상기 경사면 상에서 S 자 형태를 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 기판;
    상기 기판 상에 배치되는 제1 박막 트랜지스터의 제1 전극;
    상기 기판 상에 배치되고, 상기 기판에 대해 제1 각도를 갖도록 경사면을 갖는 제1 뱅크;
    상기 제1 뱅크 상에 배치되는 상기 제1 박막 트랜지스터의 제2 전극;
    상기 제1 전극과 제2 전극에 전기적으로 연결되고, 상기 경사면 상에 배치되고, 불순물이 도핑된 제1 및 제2 도전 영역과 상기 제1 및 제2 도전영역 사이에 배치되는 채널 영역을 포함하는 상기 제1 박막 트랜지스터의 액티브 패턴;
    상기 액티브 패턴의 상기 채널 영역과 중첩하는 상기 제1 박막 트랜지스터의 게이트 전극; 및
    상기 박막 트랜지스터와 전기적으로 연결되는 발광 구조물을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 경사면은 제 1 방향으로 경사지도록 배치되고, 상기 제1 도전 영역, 상기 채널 영역 및 상기 제2 도전 영역은 상기 제1 방향과 수직한 제2 방향으로 차례로 배치되고,
    상기 기판은 상기 제1 방향으로 서로 이격되어 배치되는 제1 보강 영역 및 제2 보강 영역, 및 상기 제1 보강 영역과 상기 제2 보강 영역 사이에 배치되는 플렉서블 영역을 포함하여, 상기 플렉서블 영역이 구부러질 수 있는 것을 특징으로 하는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 전극과 상기 제2 전극의 높이 차는 200um(마이크로미터) 이내인 것을 특징으로 하는 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 전극 상에 배치되는 상기 액티브 패턴의 제1 부분, 및 상기 제1 전극에 인접하는 상기 경사면 상에 배치되고 상기 제1 부분과 연결되는 상기 액티브 패턴의 제2 부분은, 상기 불순물이 도핑된 상기 제1 도전 영역인 것을 특징으로 하는 표시 장치.
  10. 제6 항에 있어서,
    상기 제1 뱅크와 상기 제1 방향으로 이격되어 배치되는 제2 뱅크를 더 포함하고,
    상기 제2 뱅크는 상기 기판에 대해 소정 각도를 갖는 경사면을 포함하고, 상기 경사면 상에 제2 박막 트랜지스터의 액티브 패턴이 배치되는 것을 특징으로 하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 뱅크와 상기 제2 방향으로 이격되어 배치되는 제3 뱅크를 더 포함하고,
    상기 제1 내지 제3 뱅크들은 각각 섬(island) 형상을 갖고,
    상기 기판은 상기 제1 방향 및 상기 제2 방향으로 자유롭게 구부러지는 것을 특징으로 하는 표시 장치.
  12. 제6 항에 있어서,
    상기 제1 뱅크는 상기 경사면과 대향하는 제2 경사면을 더 포함하고, 상기 제2 경사면에는 제2 박막 트랜지스터의 액티브 패턴이 배치되는 것을 특징으로 하는 표시 장치.
  13. 제6 항에 있어서,
    상기 뱅크의 탄성 계수는 10GPa 이상인 것을 특징으로 하는 표시 장치.
  14. 제6 항에 있어서,
    상기 액티브 패턴의 상기 채널 영역은 상기 경사면 상에만 형성되는 것을 특징으로 하는 표시 장치.
  15. 제7 항에 있어서,
    상기 액티브 패턴은 폴리 실리콘을 포함하는 것을 특징으로 하는 표시 장치.
  16. 기판 상에 상기 기판에 대해 제1 각도를 갖는 경사면을 갖는 뱅크를 형성하는 단계;
    상기 경사면 상에 비정질 실리콘을 포함하는 원시 액티브 패턴을 형성하는 단계;
    상기 원시 액티브 패턴에 엑시머 레이저를 조사하여 폴리 실리콘을 포함하는 액티브 패턴을 형성하는 결정화 단계;
    상기 액티브 패턴 상에 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 상에 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  17. 제16 항에 있어서,
    상기 액티브 패턴의 상기 기판에 대한 수직한 높이는 200um(마이크로미터) 이내인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  18. 제16 항에 있어서,
    상기 액티브 패턴의 일부에 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하고,
    상기 액티브 패턴은 상기 소스 영역과 상기 드레인 영역 사이에 배치되고 상기 게이트 전극과 중첩하는 채널 영역을 포함하고, 상기 채널 영역은 상기 경사면 상에만 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  19. 제18 항에 있어서,
    기판 상에 제1 전극 및 상기 뱅크 상에 배치되는 제2 전극을 형성하는 단계를 더 포함하고,
    상기 제1 전극 및 상기 제2 전극은 상기 액티브 패턴의 상기 소스 영역 및 상기 드레인 영역과 연결되고, 상기 제1 전극 및 상기 제2 전극은 평면 상에서 서로 이격되도록 배치되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  20. 제16 항에 있어서,
    상기 뱅크의 탄성 계수는 10GPa 이상인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
KR1020190033800A 2019-03-25 2019-03-25 박막 트랜지스터 기판, 표시 장치 및 이의 제조 방법 KR20200115753A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190033800A KR20200115753A (ko) 2019-03-25 2019-03-25 박막 트랜지스터 기판, 표시 장치 및 이의 제조 방법
US16/737,653 US11257887B2 (en) 2019-03-25 2020-01-08 Thin film transistor substrate, display apparatus and method of manufacturing the same
CN202010218825.6A CN111739894A (zh) 2019-03-25 2020-03-25 薄膜晶体管基板和显示装置
US17/571,895 US11864423B2 (en) 2019-03-25 2022-01-10 Thin film transistor substrate, display apparatus and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190033800A KR20200115753A (ko) 2019-03-25 2019-03-25 박막 트랜지스터 기판, 표시 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20200115753A true KR20200115753A (ko) 2020-10-08

Family

ID=72604913

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190033800A KR20200115753A (ko) 2019-03-25 2019-03-25 박막 트랜지스터 기판, 표시 장치 및 이의 제조 방법

Country Status (3)

Country Link
US (2) US11257887B2 (ko)
KR (1) KR20200115753A (ko)
CN (1) CN111739894A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113284915A (zh) * 2021-05-24 2021-08-20 信利半导体有限公司 一种双栅π型薄膜晶体管光学感应器的制作方法及光学感应器及电子设备
WO2022240094A1 (ko) * 2021-05-10 2022-11-17 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397527B (zh) * 2020-11-13 2022-06-10 Tcl华星光电技术有限公司 阵列基板及其制作方法
CN112968061A (zh) * 2021-02-03 2021-06-15 京东方科技集团股份有限公司 薄膜晶体管、显示基板及其制备方法和显示装置
CN113363300B (zh) * 2021-06-01 2022-08-23 霸州市云谷电子科技有限公司 阵列基板和显示面板
CN113745345A (zh) * 2021-08-26 2021-12-03 深圳市华星光电半导体显示技术有限公司 薄膜晶体管基板及其制作方法、显示装置
WO2023201524A1 (zh) * 2022-04-19 2023-10-26 京东方科技集团股份有限公司 显示基板及制作方法、显示装置
CN115602690A (zh) * 2022-10-12 2023-01-13 武汉华星光电技术有限公司（Cn） 显示面板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229310A (en) * 1991-05-03 1993-07-20 Motorola, Inc. Method for making a self-aligned vertical thin-film transistor in a semiconductor device
JP4926378B2 (ja) 2003-03-19 2012-05-09 株式会社半導体エネルギー研究所 表示装置及びその作製方法
GB2432714A (en) 2005-10-06 2007-05-30 Seiko Epson Corp Thin film transistor and method for fabricating an electronic device
JP2007201076A (ja) * 2006-01-25 2007-08-09 Epson Imaging Devices Corp 半導体装置及びその製造方法
US20070254402A1 (en) 2006-04-27 2007-11-01 Robert Rotzoll Structure and fabrication of self-aligned high-performance organic fets
GB2441355B (en) 2006-08-31 2009-05-20 Cambridge Display Tech Ltd Organic electronic device
KR20130089102A (ko) * 2012-02-01 2013-08-09 삼성디스플레이 주식회사 유기 발광 표시 장치
US9577073B2 (en) 2014-12-11 2017-02-21 Infineon Technologies Ag Method of forming a silicon-carbide device with a shielded gate
KR102462423B1 (ko) 2015-09-15 2022-11-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN105425493B (zh) * 2016-01-11 2018-10-23 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板
TWI578504B (zh) * 2016-02-05 2017-04-11 友達光電股份有限公司 畫素結構與其製造方法
CN106783912A (zh) * 2016-11-11 2017-05-31 武汉华星光电技术有限公司 柔性显示面板及柔性显示装置
KR20180098745A (ko) 2017-02-27 2018-09-05 삼성전자주식회사 수직형 반도체 소자
JP2019078927A (ja) * 2017-10-26 2019-05-23 株式会社ジャパンディスプレイ 表示装置
KR102316866B1 (ko) * 2018-01-17 2021-10-27 한국전자통신연구원 신축성 디스플레이

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022240094A1 (ko) * 2021-05-10 2022-11-17 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
CN113284915A (zh) * 2021-05-24 2021-08-20 信利半导体有限公司 一种双栅π型薄膜晶体管光学感应器的制作方法及光学感应器及电子设备

Also Published As

Publication number Publication date
CN111739894A (zh) 2020-10-02
US20220130932A1 (en) 2022-04-28
US20200312937A1 (en) 2020-10-01
US11257887B2 (en) 2022-02-22
US11864423B2 (en) 2024-01-02

Similar Documents

Publication Publication Date Title
US11257887B2 (en) Thin film transistor substrate, display apparatus and method of manufacturing the same
US11563074B2 (en) Display apparatus including power supply wire that contacts second electrode and method of manufacturing the same
US11957034B2 (en) Display apparatus having an improved display quality and a reduced peripheral (non-display) region for use in electronic device having a bypass data line arranged in the display and peripheral regions
US11744128B2 (en) Display apparatus
US11158267B2 (en) Display device
US11239300B2 (en) Display apparatus and method of manufacturing the same
KR20200098742A (ko) 표시 장치
US11545533B2 (en) Display apparatus
US11088236B2 (en) Display apparatus
US11489027B2 (en) Display apparatus and method of manufacturing the same
US20220254850A1 (en) Display device
US20210135146A1 (en) Window glass, display device including the same, and method of manufacturing a display device
US11024697B2 (en) Display apparatus and method of manufacturing the same
KR20200116568A (ko) 표시 장치
US11264444B2 (en) Display apparatus including an amorphous silicon conductive layer and method of manufacturing the same
US20210057503A1 (en) Display apparatus
KR20210055128A (ko) 표시 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal