JP2010525381A - 基板上のパターン形成方法およびそれによって形成された電子素子 - Google Patents

基板上のパターン形成方法およびそれによって形成された電子素子 Download PDF

Info

Publication number
JP2010525381A
JP2010525381A JP2010503328A JP2010503328A JP2010525381A JP 2010525381 A JP2010525381 A JP 2010525381A JP 2010503328 A JP2010503328 A JP 2010503328A JP 2010503328 A JP2010503328 A JP 2010503328A JP 2010525381 A JP2010525381 A JP 2010525381A
Authority
JP
Japan
Prior art keywords
layer
substrate
photosensitive layer
light beam
depositing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010503328A
Other languages
English (en)
Inventor
ビュルギ ルーカス
プファイファー レト
ヴァルター ハーラルト
フォン ミューレネン アドリアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BASF SE
Original Assignee
BASF SE
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BASF SE filed Critical BASF SE
Publication of JP2010525381A publication Critical patent/JP2010525381A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/231—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/231—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
    • H10K71/233—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers by photolithographic etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene
    • H10K85/1135—Polyethylene dioxythiophene [PEDOT]; Derivatives thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Liquid Crystal (AREA)

Abstract

本発明は、上面と下面とを有する基板（Ｓ）上のパターン形成方法において、不透明材料の第一の層（Ｅ１）を基板（Ｓ）の上面に堆積させる工程、感光層（Ｒ）を、前記の感光層（Ｒ）の一部が第一の層（Ｅ１）の少なくとも一部を被覆するように堆積させる工程、前記の感光層（Ｒ）を光ビーム（Ｌ）で露光する工程、前記の光ビーム（Ｌ）は基板（Ｓ）の下面に傾斜角（Φ）の入射角で当たり、露光領域の感光層（Ｒ）を除去する工程、不透明材料の第二の層（Ｅ２）を、前記の第二の層の一部が感光層（Ｒ）の残っている領域を被覆するように堆積させる工程、および感光層（Ｒ）の少なくとも一部の残っている領域を除去する工程を含む方法に関する。本発明の方法の他の態様によれば、感光層（Ｒ）の露光領域を除去した後、異方性プラズマエッチングを基板（Ｓ）の上面の上から適用し、そしてその後、第二の層（Ｅ２）を堆積させる。本発明の方法は、薄膜電界効果型トランジスタのソース電極およびドレイン電極の形成に適用される。本発明はさらには、かかる方法によって製造された電子素子に関する。

Description

関連出願への相互参照
本願は、２００７年４月１９日に出願された欧州特許出願第０７００７９９９．０号の優先権を主張し、その明細書はその全文がここで参照をもって開示されるものとする。
技術分野
本発明は基板上のパターン形成方法およびそれによって形成された電子素子に関する。該電子素子は特に有機電子素子であってよい。
背景技術
エレクトロニクスおよびマイクロテクノロジー用途のためのマイクロメートルおよびサブマイクロメートルの範囲での構造においてパターンを形成するために、通常、電子ビーム、Ｘ線、イオンビームおよび光学リソグラフィーに基づく方法が用いられる。それらのリソグラフィー方法を用いて、１マイクロメートルあるいはそれより良好な解像度が達成される。該方法は、ステップアンドリピート工程に基づき、従って連続的なインライン生産との適合性がない。今のところ、それらのリソグラフィー方法を用いて、一ヶ月当たりの３００ミリメートルのウェハー処理枚数５００００枚に相当する１０-3ｍ2／秒のスループットが達成されており、必要とされる装置はかなり高価である。
従来の高スループットの印刷技術、例えばオフセット印刷、フレキソ印刷、およびグラビア印刷−１つのタイプの凹版印刷法−が、電子回路のパターニングおよび形成に用いられてきた。オスセット印刷されたトランジスタは、例えばＹ．Ｍｉｋａｍｉ、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ４１、３０６（１９９４）、およびＤ．Ｚｉｅｌｋｅ ｅｔ ａｌ、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ｌｅｔｔｅｒｓ ８７、１２３５０８ （２００５）によって報告されている。フレキソ印刷によって構成されたトランジスタは、Ｍaｅｋｅｌａｅ ｅｔ ａｌ． Ｓｙｎｔｈｅｔｉｃ Ｍｅａｔｌｓ １５３、２８５（２００５）によって報告されている。凹板印刷法は、ＷＯ２００４／０２１７５１号Ａ１内に開示されている。それらの印刷技術を用いた方法は、数ｍ2／秒のスループットを提供するが、しかし、それらの解像度は現在、２０マイクロメートルあるいはそれ以上に限定されており、それは通常、エレクトロニクスの用途に対して充分ではない。
ナノメートルの解像度を有するパターンを基板上に形成するための他の公知の方法は、いわゆるナノインプリントリソグラフィー（ＮＩＬ）である（例えば米国５７７２９０５号Ａ）。ナノインプリントリソグラフィーは、金型をインプリントポリマー中に押し込む方法である。ナノインプリントリソグラフィーは、原則的には平行で任意の複雑なパターニングを１０ナノメートル未満の解像度で可能にする。インプリントされたポリマー層は通常、次の加工工程においてエッチレジストとして使用され、且つ、そのパターンをエッチングによって下の層に転写する。典型的には、明確に制限された数のインプリント工程の後、金型を再調整するか、あるいは交換さえもしなければならない。さらには、インプリント工程の間に、材料は通常、パターンの盛り上がった領域から金型の凹みに流れる。インプリントされるパターン並びにインプリント材料に依存して、ナノインプリントリソグラフィーの工程時間は極めて長くなることがある。
固体エンボスは、基板上にパターンを形成するための他の公知の方法である。それはリソグラフィーを用いないパターニング技術であり、しばしば回折格子、コンパクトディスク、およびセキュリティ機構、例えばホログラムを製造するために使用される。ナノスケールのパターンを形成できる。本工程は通常、シリコンから製造されるマイクロカット機を押しつけることからなり、且つ、多層構造内に突き出したウェッジのアレイを含む。ＷＯ０２／２９９１２号Ａ１において、固体エンボスは電子回路の製造に用いられる。それは、トランジスタのチャネルを、ＰＥＴ（ポリエチレンテレフタレート）基板によって支持された単独の導電層に"切断"するために使用される。１２マイクロメートルまでのチャネル長が達成される。該方法を、垂直チャネルのトランジスタの製造に用いることもできる。垂直チャネルのトランジスタは、ソース電極およびドレイン電極がそれぞれの先端に配置され、且つ、チャネル長が絶縁層の厚さによって決定されるものとして定義される。サブマイクロメートル長のスケールにおいても、絶縁層の厚さはよく制御されるので、垂直アーキテクチャは短チャネル長トランジスタに対して非常に適切である。Ｎ．Ｓｔｕｔｚｍａｎｎ ｅｔ ａｌ．、Ｓｃｉｅｎｃｅ ２９９、１８８１（２００３）においては、固体エンボスを、垂直な側壁を導電層−絶縁層−導電層の三層構造に制御してマイクロカットするのに使用している。０．７マイクロメートルまでのチャネル長を有する垂直チャネルトランジスタを製造できる。固体エンボスは通常、非常に時間がかかり、且つ用いられるマイクロカット器具は特に大規模生産機構のために頑丈でなければならない。
高解像度の構造を形成およびパターニングするための他の公知の方法は、いわゆるマイクロコンタクト印刷である。マイクロコンタクト印刷は、エラストマーのスタンプを使用して、オルガノチオールまたはシランを基板へ選択的に転写することに基づいている。エラストマーのスタンプの盛り上がった表面によって接触された基板の領域が、オルガノチオールまたはシランの自己組織化単分子層で被覆され、そして次の加工工程においてエッチレジストとして使用される。該方法の解像度は、主にエラストマーのスタンプの解像度によって決定される。前記のエラストマーのスタンプは通常、ポリ（ジメチル）シロキサン（ＰＤＭＳ）、ポリイミド、あるいはフェノールホルムアルデヒドポリマーから製造される。マイクロコンタクト印刷の後、通常、エッチング、無電解めっき（例えばＵ．Ｚｓｃｈｉｅｓｃｈａｎｇ ｅｔ ａｌ．、Ａｄｖａｎｃｅｄ Ｍａｔｅｒｉａｌｓ １５、１１４７（２００３））、あるいは位置選択性電解重合（例えばＣ．Ｂ．Ｇｒｏｍａｎ ｅｔ ａｌ．、Ｃｈｅｍｉｃａｌ Ｍａｔｅｒｉａｌｓ ７、５２６（１９９５））のいずれかを用いて、電子回路を形成する。Ｍ．Ｌｅｕｆｇｅｎ ｅｔ ａｌ．、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ８４、１５８２（２００４）は、マイクロコンタクト印刷の後、エッチングによって１００ナノメートルまでのチャネル長を有するトランジスタを形成することを記載している。ＷＯ０３／０９９４６３号Ａ１は、マイクロコンタクト印刷を用いた自動化パターニングのための起伏の印刷技術を開示している。Ｊ．Ｓｃｈｅｌｌｅｋｅｎｓ ｅｔ ａｌ．、Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇ ＥＸＳ−２．Ｍ２．９．１（２００４）は、１５０ミリメートルのガラス基板上にマイクロコンタクトで起伏が印刷されている、１マイクロメートルまでのチャネル長を有するトランジスタについて記載している。Ｅ．Ｋｉｍ ｅｔ ａｌ．、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ８０、４０５１（２００２）は、金属層の直接パターニングのためのマイクロコンタクト印刷に基づく方法を記載している。予めパターニングされたポリジメチルシロキサンスタンプ上に被覆された金属層を、冷間圧接によって基板に転写する。スタンプを取り外す際、スタンプの盛り上がった領域上の金属が基板に付着し、そして金属のパターンが形成される。スタンプを同質の金属層からパターンをリフトオフするために使用する、逆の工程がＴ．Ｗａｎｇ ｅｔ ａｌ．、Ａｄｖａｎｃｅｄ Ｍａｔｅｒｉａｌｓ １５、１００９（２００３）に記載されている。ＥＰ０９５３４２０号Ａ２は、ポリアニリンおよびカーボン構造体をパターニングするための、いわゆるキャピラリーマイクロ成形（ＭＩＭＩＣ）について開示している。金型を基板とコンフォーマルに接触させて置き、そうしてマイクロチャネルを形成する。毛細管力がインク溶液をチャネル内に引き入れる。溶剤の蒸発による凝固あるいは熱交換、次の金型の取り外しで、マイクロ構造の製造が完成する。マイクロ成形のために、電極のレイアウトは、インクが実際に毛細管力によって流れるための厳しい必要条件を満たさねばならない。インクの流れおよび乾燥工程のせいで、マイクロ成形は比較的緩慢な工程である。
米国６９４６３３２号Ｂ２は、マイクロコンタクト印刷の概念を、ナノ転写印刷と呼ばれる追加的な工程でナノスケールの寸法まで拡張している。ナノ転写印刷においては、金属構造が直接的に基板表面上に転写される。１００ナノメートルに近いサイズおよび１５ナノメートル未満のエッジ解像度を有する形状のパターニングが実現可能である。ＷＯ２００４／００４０２５号Ａ２は、マイクロコンタクト印刷に基づく自己整合工程による水ベースの導電性インクの直接パターニングを開示している。基板は、疎水性の自己組織化単分子層のマイクロコンタクト印刷によって疎水性と親水性の領域に予めパターニングされる。水ベースのインクを適用すると、インクは疎水性領域から自発的にはじかれ、その結果、材料のないチャネルが形成される。
要約すると、マイクロコンタクト印刷に基づく方法は、１００ナノメートル未満までの解像度を提供する。マイクロコンタクトによる起伏の印刷は、１５０ミリメートルを超えるウェハーで、２マイクロメートルより高いオーバーレイ精度でミクロンサイズの形状のパターニングを可能にする（Ｍ．Ｍ．Ｊ．Ｄｅｃｒｅ ｅｔ ａｌ．、Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇｓ ＥＸＳ−２． Ｍ４．９．１．（２００４））。１５０ミリメートルのウェハーに対する該印刷の接触時間は、１５秒であると報告され、それは１０-3ｍ2／秒のスループットに相当し、スタンプの浸漬時間および乾燥時間は考慮に入っていない。
インクジェット印刷は他の公知のパターニング方法である。インクジェット印刷は本質的に、非接触で付加的な技術である。犠牲用のレジストあるいはリフトオフ層は必要とされない。実際に必要なところに材料を堆積させるだけである。インクジェット印刷によって、１０ピコリットルまでの体積の液滴が実現され、それは約２０マイクロメートルの直径に相当する。液滴が飛ぶ方向および基板上での広がりの統計的なばらつきのために、インクジェット印刷を用いて現在到達可能な最小の形状および間隙は、それぞれ約５０および２０マイクロメートルである。インクジェット印刷と、１０マイクロメートル未満の解像度を提供する他の印刷技術とを組み合わせることが、例えばＷＯ０１／４６９８７号Ａ２内で教示されるように、該方法を改善し得る。ここで基板は、インクジェット堆積前に疎水性および親水性領域に予めパターニングされる。液滴は疎水領域によってはじかれ、従ってそれらの端部によって閉じこめられる。親水性および疎水性領域への予めのパターニングは、過フッ素化シランの自己組織化単分子層を使用することによって（ＷＯ２００５／０３８８８１号Ａ１）、あるいはレーザーパターニングに基づく直接描画法によって（ＷＯ０２／０９５８０５号Ａ２）、実現される。ＷＯ０３／０５６６４１号Ａ１は、さらには、リソグラフィーを用いない自己整合性のインクジェット印刷方法において、第一の導電性パターンを基板上にインクジェット印刷し、第一の導電層パターンの表面を、ＣＦ4プラズマを使用することによって、あるいは適した界面活性剤をインクに添加することによって、表面エネルギーが低くなるように選択的に改質する一方、基板表面は改質せず、且つ、第一の導電性パターンと部分的に重なる第二の導電性パターンをインクジェット印刷し、正確な相対アライメントを必要としない方法を開示している。第二の導電性パターンの液滴は、低エネルギーの第一のパターンの表面によって弾かれ、そして流れ出て、そして第一のパターンの端部近傍におけるそれらの接触線で乾燥し、その結果、小さな自己整合性の間隙が形成される。１００ナノメートル未満のチャネルを有するトランジスタが得られる。
米国３１３４５１６号は、インクジェット印刷されたホットメルトワックスのエッチレジストとしての使用を開示し、それは基板との接触で固化する。従って、印刷された液滴の広がりが抑制される。３０〜５０マイクロメートルのチャネル長を有する、インクジェット印刷されたトランジスタが実現される。
インクジェット印刷は本質的に逐次的な工程である。現在では、そのスループットは約０．０１ｍ2／秒に制限されている。
熱結像もまた、基板上にパターンを形成するために使用される（例えば米国５５２３１９２号Ａ、ＷＯ０２／０７０２７１号Ａ２、またはＷＯ２００４／０８７４３４号Ａ１を参照）。熱結像は乾式で溶剤を用いないデジタル印刷工程であり、機能性材料をドナーシートから基板上に限局性のレーザー誘導加熱を使用して一層ずつ転写印刷する。熱結像に基づく方法を用いて、５マイクロメートルまでのチャネル長を有するトランジスタを製造できる。１０マイクロメートル未満の解像度が３ｍ2より広い領域にわたって達成される。しかしながら、その材料は高温に耐えなければならない。熱結像は本質的に逐次的な工程であり、且つ、そのスループットは今のところ、約０．００２ｍ2／秒に制限されている。
発明の開示
本発明の課題は、基板上にパターンを形成するための、上記で議論された公知の方法の欠点を克服した方法を提供することである。該方法は、大面積および／または低コストのエレクトロニクス分野で用いるのに適していなければならない。大面積エレクトロニクスの分野、マイクロエレクトロニクスの分野も、大面積にわたって分布したエレクトロニクスの機能素子と関連している。それぞれの画素の後ろにスイッチング用のトランジスタを必要とする、大型のフラットパネルディスプレイ用のバックプレーンが典型的な例である。低コストのエレクトロニクスの分野は、シリコン技術がコスト上の理由から禁止されている適用面積および電子素子に関し、一例は電子バーコードとして使用されるアイテム・レベルのＲＦＩＤ（高周波識別）タグである。大面積および／または低コストのエレクトロニクスは、大面積に適用可能な、および／または低コストの材料、例えば水素化アモルファスシリコンまたは有機半導体を必要とする。さらには、基板上にパターンを形成するための方法は、必要な解像度、位置合わせ精度、頑強性、費用効率、および特にスループットを提供して、大面積および／または低コストのエレクトロニクス部品に対して採算が合うことを求められる。
本発明のさらなる課題は、電子素子、特に有機電子素子において、１つあるいはそれより多くの間隙を導電領域／層間に有し、前記の１つあるいはそれより多くの間隙のサイズが１０μｍ未満、特に５μｍ未満、好ましくは３μｍ未満、および特に好ましくはサブミクロン範囲である素子を提供することである。かかる電子素子は、例えば、最大化された使用可能な光活性領域を有する有機フォトダイオード（ｏＰＤ）、あるいはサブミクロンサイズのチャネル／間隙を有する有機電界効果トランジスタ（ｏＦＥＴ）、あるいは画素構造および高い充てん率を同時に有する有機太陽電池であるとする。
上記、および明細書が進むにつれてより明らかになる本発明のさらなる目的を実現するために、上面と下面とを有する基板上にパターンを形成するための方法において、以下の工程：
基板の上面の１つあるいはそれより多くの部分の上に、不透明である第一の層を堆積させる工程、ここで、第一の層の材料は不透明であり、
感光層の一部が第一の層の少なくとも一部を被覆するように感光層を堆積させる工程、
前記の感光層を光ビームで露光する工程、前記の光ビームは入射の傾斜角の下で基板下面に当たり、
感光層の露光領域を除去する工程、
第二の層を、前記の第二の層の一部が感光層の残っている領域を被覆するように堆積させる工程、および
感光層の残っている領域の少なくとも一部を除去する工程
を含む方法が提供される。前記の第一の層は基板上面の全体には堆積されない。したがって、開口部が残っている。前記の第二の層は、感光層の残っている領域の少なくとも一部を除去する際、第二の層がリフトオフされる厚さを有する。前記の感光層を、少なくとも一部の第一の層の上に、好ましくは直接的に堆積させる。
光ビームによる傾斜露光および感光層の露光領域の除去は、第一の層の端部の上で、感光層の張り出し部をもたらし、それは後にとりわけ第二の層によって被覆される。張り出し部の除去はその後、その張り出し部を覆っている特定の部分の第二の層の除去もまたもたらす。本発明による方法の最後の工程において、残っている領域の感光層を、溶解によって好ましくは完全に除去する。用語"上"および"下"は、図面の記述と関連する。
本発明による方法の他の態様によれば、感光層の光ビームでの露光および感光層の露光領域の除去の後、異方性プラズマエッチングを基板上面の上から適用してよい。感光層の張り出し部のおかげで、第一の層の端部に沿った狭い線がプラズマに曝されず、且つその表面条件が保存される一方、第一の層の領域で、第一の層および感光層によって被覆されておらず、且つ張り出し部による陰にもなっていないところの表面特性は、プラズマの衝撃によって変えられる。その後、第二の層を上から堆積させる。第一の層の表面特性が、異方性プラズマエッチングのせいで変化した領域に対して異なるので、第二の層は最終的には、異方性プラズマエッチングが適用された領域の上に選択的に残る。
使用される基板は、光ビームに対して少なくとも部分的に透明であり、光ビームには好ましくは紫外線が用いられる。不透明材料の第一の層は、光ビームに関して、特に紫外線に関して不透明である。感光層として、感光性ポリマー、特にポジ型の感光性レジストを用いることができる。第二の層の材料は、不透明である必要はないが、不透明であってもよい。
本発明による方法を用いて、平行に配列された間隙、有利にはサブミクロン範囲の間隙によって分離された平行な構造を含むパターンを基板上に形成できる。間隙のサイズは、基本的に２つのパラメータ、即ち、適用された感光層（フォトレジスト層とも呼ばれる）の厚さによって、および基板下面に当たる光ビームの入射角によって決定される。光ビームを生成するために、好ましくは、平行光／光ビームを生成する光源（特にＵＶ光源）を使用する。本発明による方法を用いて、サブマイクロメートルの範囲までの解像度を達成できる。本発明による方法は単純且つ頑強であり、且つ、高スループットのロール・ツー・ロール製造工程に適用可能である。その基本原理はマスクを用いないフォトリソグラフィーである。
本発明による方法は、自己整合性の方法である。用語"自己整合"は、予め存在する構造あるいはパターンを次の加工工程におけるパターンの定義に使用することを示す。自己整合法は、例えば、ＣＭＯＳ技術において使用され、その際、ゲート電極がソース電極およびドレイン電極を形成するためのイオン打ち込みの間にマスクとしてはたらき、これによってゲート−ソース間／ゲート−ドレイン間の浮遊容量を最小に減少させる。Ｍ．Ａｎｄｏ ｅｔ ａｌ．、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ８５、１８４９（２００４）は、ゲート電極をフォトリソグラフィーのマスクとして、基板裏面露光によって自己組織化単分子層をパターニングするために使用している。ＷＯ２００４／０７７５００号Ａ２は、感光層の基板裏面露光によって、ゲート電極を使用して電界効果トランジスタのソース電極とドレイン電極との間の間隙を定義する、１枚のマスクでのフォトリソグラフィー方法を開示している。公知の自己整合法は、多層系における２つの異なる階層の自己整合性の形成に関する。それに対して、本発明による方法は、積層あるいは多層系の１つの階層上のパターンを形成するために自己整合を使用し、該パターンは例えば、サブミクロンサイズの間隙からなる。
本発明による方法を、電子素子、例えば有機フォトダイオード（ｏＰＤ）を製造するために使用できる。本発明による方法によって形成された有機フォトダイオード（ｏＰＤ）は、向上した充てん率によって特徴付けられる。前記の充てん率は、コンタクト領域のサイズ／導電層の比（いわゆるコンタクトサイズ）、およびコンタクト領域／導電層を水平に分離している空間によって定義される。サブミクロンの間隙は有利にも、１つの端部を複製することによって導電層間に実現され、隣接の導電層と合体した平行に配列したパターンが作製される。コンタクトのサイズが大きいほど、有機フォトダイオードの感度および信号対雑音比は高い。高い充てん率を有する有機フォトダイオードが、ロール・ツー・ロール製造工程と適合性のある本発明による方法で製造されるので、有機フォトダイオードをロール・ツー・ロール製造工程で製造できる。
さらには、本発明による方法を使用して、例えば、特に平行に配列したソース電極とドレイン電極とを含み、それらが間隙によって分離され、その間隙が好ましくはサブミクロン範囲である有機電界効果トランジスタ（ｏＦＥＴ）を製造できる。有利なことに、フォトリソグラフィー用のマスクを必要としない。本発明による方法は丈夫で、且つ高スループットの工程に導入でき、有機電界効果トランジスタを本発明による方法によって高スループットの工程、例えばロール・ツー・ロール製造工程で製造できる。
本発明による方法には、高価な装置、あるいは製造器具が必要とされない。該方法は高度な並列製造工程を可能にし、且つ、大面積の加工と適合性がある。所定の時間に並列に加工される領域は、光ビームのサイズによってのみ制限される。該方法はまた、連続的なロール・ツー・ロール製造工程と適合性がある。該方法は非接触であり、それゆえに表面欠陥に対して強みを持つ。それは高解像度を提供し、高解像度は特に、時として高速スイッチングが必要とされるロジックおよびセンサの用途に対して重要である。
エレクトロニクス用途とは別に、本発明による方法を、高解像度の形状あるいはパターンを大面積にわたって、且つ高いスループットで製造しなければならない任意の製造工程において使用できる。かかる追加的な適用分野の例は、光学部品、例えばフィルター、偏光器、格子、回折レンズ、および導波管、およびマイクロシステム、例えばマイクロ電子機械システム（ＭＥＭＳ）センサ、ＭＥＭＳアクチュエータ、およびマイクロ流路を含む。
本発明のさらなる有利な特徴および用途は、独立請求項、並びに本発明を説明する図面の以下の記載内に見出される。図面において、同じ参照記号は以下のいくつかの図を通して同一あるいは類似の部分を示す：
本発明による方法によって基板上にパターンを形成するための工程の概念図を断面図で示す図である。 図１の概念図を上面図で示す図である。 本発明の方法の他の態様によって基板上にパターンを形成するための工程の概念図を断面図で示す図である。 本発明の方法を用いて形成されたチャネルの、透過光による顕微鏡像を示す図である。 本発明の方法によって形成されたチャネルの、走査型電子顕微鏡像を示す図である。 測定されたチャネル長を感光層の厚さおよび光ビームの入射角の関数として表す図を示す図である。 ボトムゲート型薄膜電界効果トランジスタ（図７ａ）およびトップゲート型薄膜電界効果トランジスタ（図７ｂ）の概略図を示す図である。 本発明の方法を使用して製造されたポリマー電界効果トランジスタの電気特性を表す図を示す図である。 本発明による方法による有機フォトダイオードの製造の概念図を断面で示す図である。 図９の概念図を上面図で示す図である。 有機電界効果トランジスタの製造の概念図を、上面図および該上面図の一点鎖線に沿ったところでの断面図で示す図である。
本発明の実施方式
図１および２は、本発明による方法の概念図を示す。第一の工程（図１ａおよび２ａ）において、不透明材料の第一の層Ｅ１を基板Ｓの上面に堆積させる。該基板Ｓは、光ビームＬに対して少なくとも部分的に透明、特に半透明であり、好ましくは、該光ビームは後に感光層Ｒを露光するのに必要とされる紫外線を含むか、あるいは紫外線からなる。第一の層Ｅ１は、光ビームＬ、特に紫外線に対して不透明である。第一の層Ｅ１の材料は、例えば電気伝導性であり、その後、第一の層Ｅ１が電極を形成してよい。適したパターニング技術、例えばいわゆるシャドーマスク蒸着等を用いて、第一の層Ｅ１を所望の形状に形成できる。好ましくは、ロール・ツー・ロール製造と適合性のある付加的なパターニング技術、例えばグラビア印刷およびインクジェット印刷を含むパターニング技術を用いて第一の層Ｅ１を形成する。
次の工程において、感光層Ｒを適用する（図１ｂ）。前記の感光層Ｒは例えばポジ型の感光性ポリマーあるいはレジストであってよい。前記の感光層Ｒは好ましくは均質で且つ薄型である。感光層Ｒは、光ビームＬ、特に紫外線に対して感受性がある。感光層Ｒを適用するために、ロール・ツー・ロール製造に適合性のある堆積方法、例えばいわゆるローラー塗布、およびスクリーン印刷法などが好ましい。感光層の厚さは、選択的に１００ナノメートル〜数マイクロメートルにおよぶ。堆積および乾燥の後、感光層Ｒを、特に紫外線を含む光ビームＬで基板を通して露光し、それによって光ビームＬが基板Ｓの下面に入射の傾斜角で当たる。従って、光ビームＬでの露光が、基板表面の法線と光ビームＬとの間の特定の角度で起こる。第一の不透明な層Ｅ１は、図１ｂに概略的に描かれるように光ビームＬをそれぞれ隠すあるいはさえぎる。露光の後、感光層Ｒを現像液に浸漬し、露光領域の感光層Ｒを除去する。傾斜露光あるいはオフノーマル露光は、第一の層Ｅ１の端部の上で感光層Ｒの張り出し部をもたらし、該端部は、第一の層Ｅ１の中心に対して光源の位置と対向している（図１ｃおよび２ｃ）。
その後、第二の層Ｅ２を、第二の層Ｅ２の一部が感光層Ｒの残っている領域を被覆するように堆積させる（図１ｄおよび２ｄ）。第二の層Ｅ２の材料は、第二の層Ｅ２が電極を構成できるように電気伝導性であってよい。第二の層Ｅ２として、薄膜を好ましくは使用する。第一の層Ｅ１を堆積するための上述のパターニング技術と同じ方法を使用して第二の層Ｅ２を堆積できる。第二の層Ｅ２を、例えば物理気相成長（ＰＶＤ）によって堆積できる。
次に、感光層Ｒの残っている領域を、特に適切な溶剤中での溶解によって除去し、それによって感光層Ｒの残っている領域を被覆している範囲の第二の層Ｅ２をリフトオフする（図１ｅおよび２ｅ）。第二の層Ｅ２によって被覆されている、残っている領域の感光層Ｒの除去は、第一の層Ｅ１と第二の層Ｅ２との間に小さな間隙Ｇをもたらし、Ｅ１とＥ２との両方の層は基板Ｓ上に位置している。間隙Ｇの長さは、第一の層Ｅ１と第二の層Ｅ２との隣接する端部の間の距離として定義される。
本発明による方法を、図３に示されるように変更でき、そこでは感光層Ｒを光ビームＬで露光し、且つ露光領域の感光層Ｒを上述のように除去した後、異方性プラズマエッチングを適用する。図３ａ、３ｂおよび３ｃは図１ａ、１ｂおよび１ｃに対応し、且つ、それらの上記の説明が参照される。その後、異方性プラズマエッチング工程において、プラズマＰをエッチャントとして基板Ｓの上面の上から適用する（図３ｄ）。感光層Ｒの張り出し部のおかげで、第一の層Ｅ１の端部に沿った狭い線がプラズマＰに曝されず、且つその表面状態が保存される一方、その張り出し部によって隠されていない領域の表面状態はプラズマＰの衝撃によって劇的に変化し得る。図３ｅにおいて、基板Ｓ上面の上の星印（*）は、表面状態が異方性プラズマエッチングによって変えられた領域を示す。次に、第二の層Ｅ２を、例えばインクジェット印刷によって堆積させ、それが最終的には表面条件が異方性プラズマエッチングの適用によって変えられた領域の基板Ｓの上で選択的に残る（図３ｆ）。
例えば、初めは疎水性（親水性）の基板Ｓの上面に、異方性プラズマエッチング工程において適切なプラズマＰを適用することによって親水性（疎水性）を付与できる。感光層Ｒを除去し、且つ異方性プラズマエッチングを基板Ｓの上面に適用した後、第一の層Ｅ１によって被覆されていない基板領域は、第一の層Ｅ１の端部に沿った狭い線を除いて親水性（疎水性）であり、該線部は疎水性（親水性）のままであり、高解像度の表面エネルギーパターンの創出をみちびく。この高解像度の表面エネルギーパターンを、次に、例えば従来の印刷方法、例えば米国２００３／００５９９８７号Ａ１内に教示される方法を使用することによって高解像度の構造に転写できる。例えば、インクジェット印刷を使用して第二の層Ｅ２を堆積できる。インクジェット印刷が通常、数１０マイクロメートルのやや粗い形状サイズに限定されている一方、上述のように製造された高解像度の表面エネルギーパターンによって、この限定を乗り越えられる。インクジェット印刷による第二の層Ｅ２の堆積後、第二の層Ｅ２のインクが基板Ｓの上面の親水（疎水）性部分の上に広がるが、しかし、第一の層Ｅ１の端部での狭い疎水（親水）性の線によってはじかれる。インクがはじかれることで、第一の層Ｅ１と第二の層Ｅ２との間の狭い間隙Ｇがもたらされる（図３ｆを参照）。間隙Ｇのサイズは、第二の層が表面エネルギーパターンを有さない基板Ｓ上に、特に予め異方性プラズマエッチングを表面に適用されていない基板Ｓ上にインクジェット印刷された場合よりも非常に小さくなり得る。
決定的な形状あるいはパターンサイズが、自己整合性の方法である本発明による方法によって定義されるので、到達可能な最小の形状サイズは、第１の層Ｅ１と第２の層Ｅ２とを堆積させるために使用されるパターニング技術を用いて到達可能な形状サイズよりも非常に小さい（図１、２または３を参照）。本発明による方法を用いて、パターン、特にサブマイクロメートルまでの長さを有する、材料のない間隙を不透明材料の薄膜中に形成できる。本発明による方法は、到達可能なパターンの小さい形状あるいは間隙をそれぞれ定義するための、非接触でマスクを用いないフォトリソグラフィー工程を含む。本発明の方法は、高価な装置を必要としないので、サブマイクロメートルのパターンあるいは構造を単純且つ経済的に製造するのに特に適している。
図４は、本発明による方法を用いて製造されたチャネルＧの透過光による顕微鏡像を示す。図４ａは、４マイクロメートル幅のチャネルＧを示し、ここで、重ねてある図は下地層の一部の拡大である。図４ｂは４００ｎｍの幅のチャネルＧを示す。
図５は、本発明による方法を用いて製造された、約４００ｎｍ幅のチャネルＧの走査型電子顕微鏡像を示す。第１の層Ｅ１および第２の層Ｅ２を、金電極によって実現する。図４および５に示されるチャネルは金属がない。本発明による方法を用いることによって、サブマイクロメートルの幅のチャネルが容易に得られることがわかる。
第１の層Ｅ１と第二の層Ｅ２との間の間隙Ｇの長さは感光層Ｒの厚さｄ、および光ビームＬの入射の傾斜角φに依存し且つ制御でき、ここで間隙Ｇの長さは第１の層Ｅ１と第２の層Ｅ２との隣接した端部の間の距離として定義される。図６は、感光層の厚さｄと入射角φとに依存する測定されたチャネル長、即ち間隙Ｇの長さをマイクロメートルで表す図を示し、厚さｄと入射角φのタンジェントとの積はマイクロメートルで与えられている。明らかなように、間隙Ｇの長さは感光層の厚さｄの増加および入射角φの増加とともに単調に増加し、ここで入射角φは基板表面の法線と光ビームLの方向との間で測定されている。
本発明による方法（図１〜３を参照）を使用して電子部品、特に有機電子部品、例えば狭いソース−ドレイン分離を有する薄膜電界効果トランジスタを形成できる。本発明による方法を特に、薄膜電界効果トランジスタ（ＴＦＴ）のソース電極およびドレイン電極を定義するために使用できる。薄膜電界効果トランジスタは、典型的には基板Ｓ、ゲート電極ＧＥ、絶縁層Ｉ、半導体層ＳＣ、およびソース電極ＳＥおよびドレイン電極ＤＥからなる（図７を参照）。図７ａに描かれるボトムゲート型薄膜電界効果トランジスタのためには、初めにゲート電極ＧＥを基板Ｓの上に形成する。その後、絶縁層Ｉを堆積させる。次に、ソース電極ＳＥとドレイン電極ＤＥとを、本発明による方法を使用して絶縁層Ｉの上に形成し（図１〜３およびそれらの説明を参照）、ここでソース電極ＳＥは第１の層Ｅ１を表し、且つドレイン電極ＤＥは第２の層Ｅ２を表すか、またはその逆も同様である（図１、２または３を参照）。その後、半導体層ＳＣを堆積させる。
図７ｂに描かれるトップゲート型薄膜電界効果トランジスタのためには、ソース電極ＳＥおよびドレイン電極ＤＥを、本発明による方法を適用することによって、初めに基板Ｓ上に形成し（図１〜３およびそれらの説明を参照）、ここでソース電極ＳＥは第１の層Ｅ１を表し、且つドレイン電極ＤＥは第２の層Ｅ２を表すか、またはその逆も同様である（図１、２または３を参照）。その後、半導体層ＳＣを堆積させた後、半導体層ＳＣの上に絶縁層Ｉを堆積させる。最後に、ゲート電極ＧＥを絶縁層Ｉの上に形成する。
図８は、本発明による方法を用いて製造されたボトムゲート型ポリマー薄膜電界効果トランジスタの電気特性を表す図を示す。ボルトで示される様々なゲート電圧Ｖｇに対して、ソース電流Ｉｓをアンペアで縦軸に、且つドレイン電圧Ｖｄをボルトで縦軸に表す。ガラス基板上に形成された透明なインジウム−スズ−酸化物（ＩＴＯ）線はゲート電極としてはたらく。絶縁層として、３００ナノメートルの架橋可能なポリ（４−ビニルフェノール）層を溶液から回転成形し、そして次に摂氏２００度でのアニールによって架橋させる。該絶縁層の上に、第１の層Ｅ１（図１、２または３を参照）に相当する金のソース電極をパターニングする。その後、１０００ナノメートル厚のフォトレジスト（Ｓｈｉｐｌｅｙ Ｓ１８０５）の感光層を回転成形する。次に、ガラス基板を、その下面から紫外線で４５度の入射角で露光する。図１、２または３における第二の層Ｅ２に相当する薄い第二の層の金をその後、堆積させ、且つ、シャドーマスク蒸着によってパターニングする。その後、トランジスタのチャネルを、アセトン中で感光層を溶解することによって形成し、その結果、第二の層Ｅ２で表される金の膜が部分的にリフトオフされる。最後に、半導体ポリ（３−ヘキシルチオフェン）の薄い層を上部に回転成形して、半導体層を形成する。得られるチャネル長、即ちソースとドレインとの分離は、４００ナノメートルであり、該チャネル幅は２ミリメートルであり、且つ３００ナノメートル厚のポリマー絶縁層の容量は１０ｎＦ／ｃｍ2である。図８からわかるように、ソース電流はドレイン電圧の増加に伴って超線形に増加する。ソース電流は実際にはソースからドレインの電流を表し、且つゲート電圧によって制御できる。チャネル長と絶縁層厚との間の比が小さい、即ち約１．３であるため、飽和は起きていない。この比が５を超えれば、理想的なＭＯＳＦＥＴ挙動が観察される。図８の曲線から、電界効果の移動度は、ポリ（４−ビニル−フェノール）誘電体と組み合わせたポリ（３−ヘキシルチオフェン）に典型的な値である、数１０-3ｃｍ2／Ｖｓであると見積もられる。
本発明による方法は、基板表面上の有機領域間にサブミクロンサイズの間隙を有する有機電子素子を大面積および／または低コストエレクトロニクス用に製造するのに適している。特に、サブマイクロメートルまでの長さの、材料のない間隙を本発明による方法によって不透明材料薄膜内に形成できる（図６参照）。本発明による方法によって形成できる素子の特徴的な形状は以下の通りである：それらの素子は基板および第一の好ましくは導電層を含み、前記の基板は特定のスペクトル範囲、特にＵＶ光に対して透明であり、前記の第一の層は基板の片側の上に位置している。前記の第一の層は、基板の全体を被覆しているわけではない。基板の材料は、ガラス、特に石英ガラス、および／またはポリマー薄片、例えばＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＣ（ポリカーボネート）、ＰＭＭＡ（ポリメチルメタクリレート）あるいは同様のものを含んでよい。本発明による方法（即ちその適用）が終了した後、該透明基板の他の側、即ちその下面の上を、不透明材料によって被覆できる。
第一の導電層を低解像度で、即ち１０μｍより大きい、特に５０μｍより大きい解像度で、選択的にパターニングする。第一の層は、基板にとって透明である特定のスペクトル範囲に対して少なくとも不透明である。選択的に、第一の層はＵＶスペクトル範囲で不透明である。好ましくは、所望のスペクトル範囲で第一の層を通り抜ける透過率は、１０％未満、より好ましくは１％未満である。第一の導電層に適する材料は、例えばアルミニウム（Ａｌ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）および／またはニクロム（ＮｉＣｒ）合金および／または導電性ポリマー、例えばＰＥＤＯＴ：ＰＳＳ（ポリ（３，４−エチレンジオキシチオフェン）ポリ（スチレンスルホネート））および／または有機伝導体、例えばＴＣＮＱ−ＴＴＦ（テトラシアノキノジメタン−テトラチアフルバレン）を含む。
本発明による方法によって形成される素子は、さらには第二の好ましくは導電性の層を、第一の好ましくは導電性の層と同じ基板表面上に含む。第一の導電層によって被覆された領域を第二の導電層によって被覆された領域から１０μｍ未満、特に５μｍ未満、好ましくは３μｍ未満および特に好ましくはサブミクロン範囲のサイズを有する間隙によって、少なくとも片側で分離する。好ましくはサブミクロンサイズの間隙を、それらの長軸方向に平行に、基板表面に広がる平面内で配列させる（図４ａを参照）。前記の間隙は選択的には、電気的に絶縁している。
第二の導電層用に可能な材料は、第一の導電層用としての材料と同一である。それらは透明導電性酸化物、例えばＩＴＯ（インジウムスズ酸化物）であってもよい。第二の導電層は、ＵＶスペクトル範囲においてでさえも、透明であってよい。
本発明による方法を用いて、例えば有機電子素子、例えば、連続的で平行且つサブマイクロメートル幅の間隔の電極（導電層によって形成される）を有するｏＦＥＴ（有機電界効果トランジスタ）、および非常に高い充てん率を有するｏＰＤ（有機フォトダイオード）を形成できる。
本発明による方法によって形成された電子素子としての有機フォトダイオード（ｏＰＤ）は、向上した充てん率によって特徴付けられる。前記の充てん率は、コンタクト領域のサイズ／導電層の比（いわゆるコンタクトサイズ）、およびコンタクト領域／導電層を水平に分離している空間によって定義される。サブミクロンの間隙は有利にも、隣接の導電層と合体する平行な配列パターンを作製するために１つの端部を複製することによって導電層間に実現される。コンタクトのサイズが大きいほど、有機フォトダイオードの感度および信号対雑音比は高い。
今のところ、技術水準の蒸着も、技術水準の印刷方法のいずれも、高スループットの工程によって製造された有機フォトダイオードのコンタクト／導電性層の間に複製可能なサブミクロンの間隙／分離を達成するために充分な側面の解像度を提供しない。本発明による方法によって、第一の層の隆起部／端部が、非接触のリソグラフィーによって原型／第一の層に平行に複製される。
導電層によって形成された構造化電極／導電体を含む、高い充てん率を有する有機フォトダイオード（ｏＰＤ）を、本発明による方法によって、特に近ＵＶ領域で透明な基板上に製造できる。基板上に相応するパターンを形成するための方法は、
少なくともＵＶ光に対して不透明な第一の導電層を堆積させる工程、
前記の第一の導電層の少なくとも隆起部／端部、および第一の層の開口部を被覆するように感光層を堆積させる工程、即ち前記の開口部は第一の層によって被覆されていない基板の部分のことであって、
前記の感光層を光ビーム（特にＵＶ光ビーム）で露光する工程、前記の光ビームが入射の傾斜角で基板下面に当たり、
感光層の露光領域を除去し、それによって第一の層の特定の隆起部／端部の上に張り出し部を後に残す工程、
少なくとも感光層の残っている部分を被覆する第二の層を堆積させる工程、
感光層の残っている部分を除去し、それによって第一の層と、前記の第一の層の複製を表している第二の層との隆起部／端部によって定義される精密な間隙を残す工程を含む。
図９および１０は、本発明の方法による有機フォトダイオード（ｏＰＤ）製造の概念図を、断面および上面図で示す。第一の工程において（図９ａおよび１０ａ）、大ざっぱなコンタクトを第一の層Ｅ１として基板Ｓの上面に堆積させる。第一の層Ｅ１が堆積されるパターン形状は、幾何学的な制約を満たさなくてもよい。好ましくは、第一の層Ｅ１の隣接部の端部／隆起部／境界は互いに平行である。基板Ｓは、光ビームＬ、選択的にはＵＶ光ビームに対して少なくとも部分的に透明である。しかしながら、第一の層Ｅ１は光ビームＬに対して不透明である。第一の層Ｅ１を、好ましくは高いスループットの生産方法と適合性のある技術、例えばグラビア印刷およびインクジェット印刷を含むパターニング方法によってパターニングする。
次の工程において、感光層Ｒを適用する（図９ｂおよび１０ｂ）。前記の感光層Ｒは例えばポジ型の感光性ポリマーあるいはレジストであってよい。適用される感光層Ｒは好ましくは均質な薄膜である。感光層Ｒの厚さは、１００ナノメートルから数マイクロメートルに及んでよい。感光層Ｒは、光ビームＬ、特に紫外線に対して感受性がある。感光層Ｒを適用するためには、高いスループットの生産方法、例えばグラビア印刷あるいはスクリーン印刷と適合性のある堆積技術が好ましい。感光層Ｒの堆積および熱硬化の後、感光層が感受性を有する光ビームＬ、特に紫外線でそれを露光する。光ビームＬは基板Ｓの下面に入射の傾斜角で当たる。第一の層Ｅ１は、光ビームＬに対して不透明であり、且つ、図９ｂに概略的に示されているように、入射光ビームＬをそれぞれ隠すあるいはさえぎる。
露光の後、感光層Ｒを現像液溶液内に浸漬するか、あるいは現像液溶液を被らせる。従って、感光層Ｒの露光領域が除去される。前記の傾斜露光は、図９ｃに示されるように、第一の層Ｅ１の隆起部／端部で光ビームＬの入射方向に張り出し部をもたらす。
その後、第二の導電層Ｅ２を、その一部が一部の基板Ｓおよび残っている感光層を被覆するように堆積させる（図９ｃおよび１０ｃ）。第二の層Ｅ２としては、好ましくは第一の層Ｅ１に使用されたものと同一の材料の薄膜を用いる。第二の層Ｅ２を、選択的に、高いスループットを維持する技術、例えば物理気相成長（ＰＶＤ）、特に蒸着、および／またはスパッタ、および／または印刷、特にグラビア印刷あるいはスクリーン印刷などによって堆積させる。
次の工程において、残っている領域の感光層Ｒを、適切な溶剤中で溶解することによって除去する。その結果、残っている領域の感光層Ｒを被覆していた部分の第二の層Ｅ２がリフトオフされる（図９ｃを参照）。第二の層Ｅ２によって被覆されている、残っている領域の感光層Ｒの除去は、第一の層Ｅ１の一部と（残っている）第二の層Ｅ２の一部との間の小さい間隙Ｇをもたらし、特に、前記の間隙Ｇは、第一の層Ｅ１の一部の端部／隆起部に隣接して横たわっており、前記の端部／隆起部は他の端部／隆起部よりも光ビームＬの光源からさらに離れている。光源に近いほうの第一の層Ｅ１の端部／隆起部の一部は、第二の層Ｅ２の一部と合体している（即ち、直接に接触している）。これで有機フォトダイオード（ｏＰＤ）の形成が終了する。間隙Ｇの寸法は、第一の層と第二の層との隣接する隆起部／端部の間の距離として定義される。間隙の長さは選択的にサブミクロンサイズであり、且つ、感光層Ｒの厚さおよび光ビームＬの入射角φによって決定される。
従って、高い充てん率を有する有機フォトダイオードを、ロール・ツー・ロール製造工程と適合性のある本発明による方法を用いて製造できる。露光の間の感光層Ｒの（膜の）厚さおよび光ビームＬの入射角は、２つのしっかりした工程パラメータを構成し、それによって導電層Ｅ１、Ｅ２（あるいはその一部）によって与えられる平行な電気的コンタクトの間の分離をサブミクロン範囲で調製できる。従って、有利にも、技術水準の高解像度パターニング法を用いないで実施できる。当然、他の電子素子もまた本発明による方法によって製造できる。
さらには、本発明による方法を使用して、例えば、特に平行に配列したソース電極とドレイン電極とを含み、それらが間隙によって分離され、その間隙が好ましくはサブミクロン範囲である有機電界効果トランジスタ（ｏＦＥＴ）を製造できる。（好ましくは、導電層あるいはその一部によって与えられる、連続で平行且つサブマイクロメートルの間隔の電極を有する）有機電界効果トランジスタの製造もまた、工程パラメータとして、適用される感光層Ｒの厚さおよび光ビームＬの入射角φを本質的に必要とする。
有機電界効果トランジスタは、平行なパターンに配置され且つサブミクロン範囲で分離した、嵌合状の導電性チャネルを含み、それを本発明の方法によって形成できる。本発明の方法による有機電界効果トランジスタの製造は、
第一の導電性且つ不透明な層を透明基板の表面に堆積させる工程、
感光層を、第一の層の少なくとも端部および開口部を被覆するように堆積させる工程、
前記の感光層を光ビームで露光する工程、前記の光ビームは入射の傾斜角で基板の下面に当たり（例えば、図１１に参照されるように、左下から右上側に、あるいは他の実施態様によればその逆も同様）、
感光層の露光領域を除去する一方、残りの部分の感光層を残す工程、そこでは第一の層の一部のそれぞれの端部が張り出し部を構成しており、
第二の導電層を、それが前記の張り出し部を形成している感光層の少なくとも特定の部分を被覆するように堆積させる工程、
残っている感光層を除去し、それによって第一の層の端部と、前記の第一の層の複製である次の第二の層の端部との間に（好ましくはサブミクロン範囲の）間隙を得る工程を含む。その後、上述の工程（第一の層Ｅ１の堆積以外）を繰り返すが、しかし、そのとき、適用された感光層を光ビームで露光する間、入射角は垂直に鏡写しになっている。即ち、最初の露光の入射角がφであり、且つ、二番目の露光の入射角がφ’であれば、その際、φ’＝−φである。
図１１は、本発明による、有機電界効果トランジスタ（ｏＦＥＴ）製造の概念図を示す。図１１のそれぞれの副図（例えば図１１ａ）では、上部に上面図を示し、その上面図の一点鎖線に沿った断面図を下部に示す。
第一の工程において（図１１ａ）、ドレインコンタクト（ｄｃ）およびソースコンタクト（ｓｃ）から構成されるパターンで第一の導電層Ｅ１を基板Ｓの上面に堆積させる。前記のドレインコンタクト（ｄｃ）は嵌合状のコンタクトによって与えられ、且つ前記のソースコンタクト（ｓｃ）は水平のバーによって与えられる。
基板Ｓは、リソグラフィー工程に使用される光ビームＬ（特にＵＶ光ビーム）に対して少なくとも部分的に透明である。しかしながら、第一の層Ｅ１は光ビームＬに対して不透明である。第一の層Ｅ１を好ましくは、大量生産方法（上記の説明を参照）と適合性のある技術を用いてパターニングする。
次の工程において、感光層Ｒを適用する（図１１ｂ）。前記の感光層Ｒは例えばポジ型の感光性ポリマーあるいはレジストであってよい。適用された感光層Ｒは選択的に均質な薄膜であり、且つ数１００ナノメートル〜数マイクロメートルの厚さにおよぶ。前記の感光層Ｒは、光ビームＬ、特に紫外線に対して感受性がある。硬化の後、感光層Ｒを、その材料が感受性を有する光ビームＬで露光する。前記の光ビームＬは、入射の傾斜角φで（例として、図１１に参照されるように、左下から右上に）、基板Ｓの下面に当たる。不透明な第一の層Ｅ１は、図１１ｂに概略的に示されるように、光ビームＬをそれぞれ隠すあるいはさえぎる。
露光の後、感光層Ｒを現像液溶液内に浸漬するか、あるいは現像液溶液を被らせる。従って、感光層Ｒの露光領域が除去される。傾斜露光のおかげで、残っている領域の感光層は、第一の層の一部の端部に、図１１ｂに示されるように光ビームＬの入射方向の張り出し部を含む。前記の張り出し部は、第一の層Ｅ１の種々の部分の端部に現れ、それらの向かい合う端部はさらに光源から遠い。
図１１ｃに示される、次の工程において、第二の導電層Ｅ２を、その一部が感光層Ｒの残っている領域および前記の張り出し部によって陰になっておらず、且つ第一の層Ｅ１以外の、空間を空けられた部分の基板を被覆するように堆積させる。従って、第二の層Ｅ２は、パターニングされた第一の層Ｅ１の左端部／隆起部から（図１１ｃに参照されるように）離れて堆積される。第二の層Ｅ２として、第一の層Ｅ１と同一の導電性材料の薄膜を使用できる。
次の工程において、感光層Ｒの残っている領域を、適切な溶剤中での溶解によって除去する。その結果、感光層Ｒの残っている領域を被覆している部分の第二の層Ｅ２がリフトオフされる（図１１ｄ）。第二の層Ｅ２によって被覆された、残っている領域の感光層Ｒの除去は、（図１１ｄに参照されるように）パターニングされた第一の層Ｅ１の右端部と第二の層Ｅ２の左端部とによって定義される小さい間隙Ｇをもたらす。前記の間隙のサイズ、それは一部の第一の層と第二の層との平行な隣接した端部の間の距離であって、該サイズは感光層Ｒの膜厚と基板Ｓ上の光ビームＬの入射角φとによって決定される。
図１１ｂ）〜１１ｄ）について説明される上記の工程を同じ順序で繰り返して、好ましくはサブミクロン範囲での間隙Ｇ２を第一の層Ｅ１の一部の左側にも（図１１に参照されるように）製造する。従って、さらなる感光層Ｒ２を、（基本的に前の第一の感光層Ｒと同じ条件下で）基板Ｓの上面に、第一の層Ｅ１（図１１ｅ）の一部の少なくとも左端部を被覆するように（図１１ｅに参照されるように）堆積させる。この感光層Ｒ２をその後、基本的に入射角φ’以外は第一の感光層Ｒを光ビームＬで露光したのと同じ条件下で、光ビームＬ２で露光する。光ビームＬ２は入射角φ’で基板Ｓの下面に傾斜して当たり、角度φ’は光ビームＬの角度φと等しいが、しかし垂直に鏡写しになっている。従って、角度φ’は光ビームＬの角度φの負の値と等しい。
次の工程において、第二の感光層Ｌ２の露光領域を現像液溶液によって除去する。（図１１ｆに参照されるように）第一の層Ｅ１の一部の左端部に入射の方向の張り出し部を含む、感光層Ｌ２の残っている領域を、第三の導電層Ｅ３によって被覆する（図１１ｆ）。前記の第三の導電層Ｅ３を、好ましくは、少なくとも第一の層Ｅ１の一部の上の張り出し部表面、第二の層Ｅ２の一部の右端部、および中間の領域を含む領域を被覆するように（図１１ｆに参照されるように）堆積させる。前記の第三の層Ｅ３は、第二の感光層Ｒ２の残っている領域を除去するときにリフトオフされる厚さを有している。次の工程において第二の感光層Ｒ２の残っている領域を除去する一方（図１１ｇ）、第三の導電層Ｅ３の一部をリフトオフして間隙Ｇ２をもたらす。該間隙Ｇ２は（図１１ｇに参照されるように）第一の層Ｅ１の一部の左端部／隆起部で好ましくはサブミクロンの範囲である。図１１ｇ）に示される間隙Ｇ２は、図１１ｄ）に示される間隙Ｇよりも小さい。なぜなら、第三の導電層Ｅ３の一部は、（図１１ｇに参照されるように）第二の層Ｅ２の一部の右端部に隣接して間隙Ｇ内に導入されるからである。
本発明の現在好ましい実施態様が示され、且つ説明されたが、本発明はそこに限定されず、以下の請求項の範疇で他のやり方で様々に具体化され、且つ実施され得ることが明らかに理解されるべきである。

Claims (14)

  1. 上面と下面とを有する基板（Ｓ）の上でパターンを形成する方法において、以下の工程：
    ・ 第一の層（Ｅ１）を基板（Ｓ）上面の一部あるいはそれより多くの部分に堆積させる工程、ここで前記の第一の層（Ｅ１）の材料は不透明であり、
    ・ 感光層（Ｒ）を、前記の感光層（Ｒ）の一部が少なくとも一部の第一の層（Ｅ１）を被覆するように堆積させる工程、
    ・ 光ビーム（Ｌ）で感光層（Ｒ）を露光する工程、前記の光ビーム（Ｌ）は入射の傾斜角（φ）で基板（Ｓ）の下面に当たり、
    ・ 感光層（Ｒ）の露光領域を除去する工程、
    ・ 第二の層（Ｅ２）を、前記の第二の層（Ｅ２）の一部が感光層（Ｒ）の残っている領域を被覆するように堆積させる工程、ここで第二の層（Ｅ２）は、感光層（Ｒ）の残っている領域の少なくとも一部を除去するときにリフトオフを可能にする厚さを有し、および
    ・ 少なくとも一部の感光層（Ｒ）の残っている領域を除去する工程
    を含む方法。
  2. 最後の工程において、感光層（Ｒ）の残っている領域を溶解によって除去する、請求項１に記載の方法。
  3. 上面と下面とを有する基板（Ｓ）の上でパターンを形成する方法において、以下の工程：
    ・ 第一の層（Ｅ１）を基板（Ｓ）上面の一部あるいはそれより多くの部分に堆積させる工程、ここで前記の第一の層（Ｅ１）の材料は不透明であり、
    ・ 感光層（Ｒ）を、前記の感光層（Ｒ）の一部が少なくとも一部の第一の層（Ｅ１）を被覆するように堆積させる工程、
    ・ 光ビーム（Ｌ）で感光層（Ｒ）を露光する工程、前記の光ビーム（Ｌ）は入射の傾斜角（φ）で基板（Ｓ）の下面に当たり、
    ・ 感光層（Ｒ）の露光領域を除去する工程、
    ・ 異方性エッチングによるプラズマ（Ｐ）を、基板（Ｓ）の上面の上から適用する工程、および
    ・ 第二の層（Ｅ２）を堆積させる工程
    を含む方法。
  4. 薄膜電界効果トランジスタの形成方法において、以下の工程：
    ・ ゲート電極（ＧＥ）を基板（Ｓ）上に形成する工程、
    ・ 絶縁層（Ｉ）を堆積させる工程、
    ・ ソース電極（ＳＥ）およびドレイン電極（ＤＥ）を絶縁層（Ｉ）上に請求項１から３までのいずれか一項に記載の方法によって適用することによって形成する工程、その際、ソース電極（ＳＥ）が第一の層（Ｅ１）を表し、且つドレイン電極（ＤＥ）が第二の層（Ｅ２）を表すか、あるいはその逆もまた同様であり、
    ・ 半導体層（ＳＣ）を堆積させる工程
    を含む方法。
  5. 薄膜電界効果トランジスタの形成方法において、以下の工程：
    ・ ソース電極（ＳＥ）およびドレイン電極（ＤＥ）を基板（Ｓ）上に請求項１から３までのいずれか一項に記載の方法によって適用することによって形成する工程、その際、ソース電極（ＳＥ）が第一の層（Ｅ１）を表し、且つドレイン電極（ＤＥ）が第二の層（Ｅ２）を表すか、あるいはその逆もまた同様であり、
    ・ 半導体層（ＳＣ）を堆積させる工程、
    ・ 絶縁層（Ｉ）を半導体層（ＳＣ）上に堆積させる工程、
    ・ ゲート電極（ＧＥ）を絶縁層（Ｉ）上に形成する工程
    を含む方法。
  6. ・ 上面と下面とを有する基板（Ｓ）、
    ・ 互いに隣接して基板（Ｓ）上面に位置する第一の層（Ｅ１）および第二の層（Ｅ２）
    を含み、前記の基板（Ｓ）が光ビーム（Ｌ）、特にＵＶ光ビームに対して透明である電子素子において、少なくとも一部の第一の層（Ｅ１）および少なくとも一部の第二の層（Ｅ２）は間隙（Ｇ；Ｇ２）によって分離され、且つ第一の層（Ｅ１）は光ビームＬに対して不透明である電子素子。
  7. 間隙（Ｇ；Ｇ２）のサイズが１０μｍ未満、特に５μｍ未満、好ましくは３μｍ未満、および特に好ましくはサブミクロン範囲である、請求項６に記載の電子素子。
  8. 第一の層（Ｅ１）および第二の層（Ｅ２）が平行な端部を有するいくつかの部分を含み、且つ少なくともいくつかのそれらの部分を分離する間隙（Ｇ；Ｇ２）が互いに平行である、請求項６あるいは７に記載の電子素子。
  9. 基板（Ｓ）がガラス、特に石英ガラス、および／またはポリマー薄片、特にＰＥＴ、ＰＥＮ、ＰＣおよび／またはＰＭＭＡを材料として含む、請求項６から８までのいずれか一項に記載の電子素子。
  10. 第一の層（Ｅ１）がアルミニウム、白金、金、ニッケル、ＮｉＣｒ合金および／または導電性ポリマー、特にＰＥＤＯＴ：ＰＳＳ、および／または有機導電体、特にＴＣＮＱ−ＴＴＦを材料として含む、請求項６から９までのいずれか一項に記載の電子素子。
  11. 間隙（Ｇ；Ｇ２）が電気的に絶縁している、請求項６から１０までのいずれか一項に記載の電子素子。
  12. 有機フォトダイオードを構成する、請求項６から１１までのいずれか一項に記載の電子素子。
  13. 有機電界効果トランジスタを構成する、請求項６から１１までのいずれか一項に記載の電子素子。
  14. 有機太陽電池を構成する、請求項６から１１までのいずれか一項に記載の電子素子。
JP2010503328A 2007-04-19 2008-04-10 基板上のパターン形成方法およびそれによって形成された電子素子 Pending JP2010525381A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP07007990 2007-04-19
PCT/CH2008/000163 WO2008128365A1 (en) 2007-04-19 2008-04-10 Method for forming a pattern on a substrate and electronic device formed thereby

Publications (1)

Publication Number Publication Date
JP2010525381A true JP2010525381A (ja) 2010-07-22

Family

ID=38468858

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010503328A Pending JP2010525381A (ja) 2007-04-19 2008-04-10 基板上のパターン形成方法およびそれによって形成された電子素子

Country Status (7)

Country Link
US (1) US8343779B2 (ja)
EP (1) EP2137754A1 (ja)
JP (1) JP2010525381A (ja)
KR (1) KR20100016643A (ja)
CA (1) CA2682928A1 (ja)
TW (1) TW200849415A (ja)
WO (1) WO2008128365A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101510217B1 (ko) 2013-03-20 2015-04-08 한국기계연구원 나노임프린트를 이용한 고결정성 나노구조 제조방법 및 이를 이용한 트랜지스터의 제조방법 및 센서의 제조방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020617A1 (en) * 2003-10-13 2009-01-22 Lg Electronics Inc. Barcode marking method and apparatus for electro-luminescence display device
KR100592382B1 (ko) * 2003-10-13 2006-06-22 엘지전자 주식회사 일렉트로 루미네센스 표시소자의 바코드 마킹방법
CA2643510C (en) 2006-02-27 2014-04-29 Microcontinuum, Inc. Formation of pattern replicating tools
US20110210480A1 (en) * 2008-11-18 2011-09-01 Rolith, Inc Nanostructures with anti-counterefeiting features and methods of fabricating the same
KR20120109856A (ko) * 2011-03-28 2012-10-09 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
WO2013158543A1 (en) * 2012-04-17 2013-10-24 The Regents Of The University Of Michigan Methods for making micro- and nano-scale conductive grids for transparent electrodes and polarizers by roll to roll optical lithography
US9935152B2 (en) 2012-12-27 2018-04-03 General Electric Company X-ray detector having improved noise performance
US9589797B2 (en) * 2013-05-17 2017-03-07 Microcontinuum, Inc. Tools and methods for producing nanoantenna electronic devices
US9917133B2 (en) 2013-12-12 2018-03-13 General Electric Company Optoelectronic device with flexible substrate
US9257480B2 (en) 2013-12-30 2016-02-09 General Electric Company Method of manufacturing photodiode detectors
EP3117204B1 (en) 2014-03-13 2021-06-16 General Electric Company Curved digital x-ray detector for weld inspection
US9244356B1 (en) 2014-04-03 2016-01-26 Rolith, Inc. Transparent metal mesh and method of manufacture
WO2015183243A1 (en) 2014-05-27 2015-12-03 Rolith, Inc. Anti-counterfeiting features and methods of fabrication and detection
EP3340372A4 (en) 2015-08-20 2019-04-03 Toray Industries, Inc. MANUFACTURING METHOD FOR ANTENNA SUBSTRATE, MANUFACTURING METHOD FOR WIRING AND ELECTRODE ANTENNA SUBSTRATE, AND METHOD OF MANUFACTURING RFID ELEMENT
WO2017112932A1 (en) * 2015-12-23 2017-06-29 University Of Florida Research Foundation, Incorporated Patterning and inverted deposition engineering for solution-processed electrodes and semiconducting films
CN110416312B (zh) * 2019-07-19 2020-09-04 复旦大学 一种低功耗神经突触薄膜晶体管及其制备方法
CN113488590A (zh) * 2021-07-05 2021-10-08 南京大学 一种平面型有机整流二极管结构及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63226071A (ja) * 1987-03-16 1988-09-20 Fujitsu Ltd 薄膜トランジスタ
JP2003518755A (ja) * 1999-12-21 2003-06-10 プラスティック ロジック リミテッド 内部接続の形成方法
JP2003301116A (ja) * 2002-04-11 2003-10-21 Konica Minolta Holdings Inc 有機半導体材料、これを用いた電界効果トランジスタ、スイッチング素子
JP2005003737A (ja) * 2003-06-09 2005-01-06 Minebea Co Ltd 薄膜パターンの形成方法
JP2006507494A (ja) * 2002-11-22 2006-03-02 エフ ホフマン−ラ ロッシュ アクチェン ゲゼルシャフト 試験エレメントの光学検査用の測定装置
JP2006114817A (ja) * 2004-10-18 2006-04-27 Canon Inc 電界効果トランジスタの製造方法
JP2006248888A (ja) * 2005-02-10 2006-09-21 Toray Ind Inc カーボンナノチューブの製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3134516A (en) 1959-11-19 1964-05-26 Bernhard M Aagaard Feeding means
JPS6050535A (ja) 1983-08-30 1985-03-20 Hoya Corp フォトマスクのパタ−ン幅修正方法
DE69500683T2 (de) 1994-06-30 1998-02-19 Du Pont Donor-element für thermische Übertragung durch Laser
US5772905A (en) 1995-11-15 1998-06-30 Regents Of The University Of Minnesota Nanoimprint lithography
EP1027741A4 (en) 1997-08-15 2005-10-12 Dupont Displays Inc ORGANIC DIODES WITH SWITCHABLE PHOTO SENSITIVITY
US6033202A (en) 1998-03-27 2000-03-07 Lucent Technologies Inc. Mold for non - photolithographic fabrication of microstructures
US6207472B1 (en) * 1999-03-09 2001-03-27 International Business Machines Corporation Low temperature thin film transistor fabrication
JP2003509869A (ja) 1999-09-10 2003-03-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ポリ−３，４−アルケンジオキシチオフェン（ｐｅｄｏｔ）およびポリスチレンスルホン酸（ｐｓｓ）に基づく導電構造
KR100940110B1 (ko) * 1999-12-21 2010-02-02 플라스틱 로직 리미티드 잉크젯으로 제조되는 집적회로 및 전자 디바이스 제조 방법
GB0024294D0 (en) 2000-10-04 2000-11-15 Univ Cambridge Tech Solid state embossing of polymer devices
EP1379666A2 (en) 2001-03-08 2004-01-14 Arnau, José Recombinant dimorphic fungal cell
CN1292496C (zh) 2001-05-23 2006-12-27 造型逻辑有限公司 器件的图案形成
GB0130485D0 (en) 2001-12-21 2002-02-06 Plastic Logic Ltd Self-aligned printing
US6946332B2 (en) 2002-03-15 2005-09-20 Lucent Technologies Inc. Forming nanoscale patterned thin film metal layers
WO2003099463A2 (en) 2002-05-27 2003-12-04 Koninklijke Philips Electronics N.V. Method and device for transferring a pattern from a stamp to a substrate
DE10229118A1 (de) 2002-06-28 2004-01-29 Infineon Technologies Ag Verfahren zur kostengünstigen Strukturierung von leitfähigen Polymeren mittels Definition von hydrophilen und hydrophoben Bereichen
DE10240105B4 (de) 2002-08-30 2005-03-24 Infineon Technologies Ag Herstellung organischer elektronischer Schaltkreise durch Kontaktdrucktechniken
WO2004087434A1 (en) 2003-03-27 2004-10-14 E.I. Dupont De Nemours And Company Processes and donor elements for transferring thermally sensitive materials to substrates
GB0320491D0 (en) 2003-09-02 2003-10-01 Plastic Logic Ltd Multi-level patterning
GB0324189D0 (en) 2003-10-16 2003-11-19 Univ Cambridge Tech Short-channel transistors
US20060128165A1 (en) * 2004-12-13 2006-06-15 3M Innovative Properties Company Method for patterning surface modification
GB0516800D0 (en) * 2005-08-16 2005-09-21 Kontrakt Technologies Ltd Organic compound, semiconductor crystal film and method of producing thereof
GB0523163D0 (en) 2005-11-14 2005-12-21 Suisse Electronique Microtech Patterning of conductive layers with underlying compressible spacer layer or spacer layer stack
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63226071A (ja) * 1987-03-16 1988-09-20 Fujitsu Ltd 薄膜トランジスタ
JP2003518755A (ja) * 1999-12-21 2003-06-10 プラスティック ロジック リミテッド 内部接続の形成方法
JP2003301116A (ja) * 2002-04-11 2003-10-21 Konica Minolta Holdings Inc 有機半導体材料、これを用いた電界効果トランジスタ、スイッチング素子
JP2006507494A (ja) * 2002-11-22 2006-03-02 エフ ホフマン−ラ ロッシュ アクチェン ゲゼルシャフト 試験エレメントの光学検査用の測定装置
JP2005003737A (ja) * 2003-06-09 2005-01-06 Minebea Co Ltd 薄膜パターンの形成方法
JP2006114817A (ja) * 2004-10-18 2006-04-27 Canon Inc 電界効果トランジスタの製造方法
JP2006248888A (ja) * 2005-02-10 2006-09-21 Toray Ind Inc カーボンナノチューブの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101510217B1 (ko) 2013-03-20 2015-04-08 한국기계연구원 나노임프린트를 이용한 고결정성 나노구조 제조방법 및 이를 이용한 트랜지스터의 제조방법 및 센서의 제조방법

Also Published As

Publication number Publication date
US8343779B2 (en) 2013-01-01
TW200849415A (en) 2008-12-16
CA2682928A1 (en) 2008-10-30
WO2008128365A1 (en) 2008-10-30
US20100148159A1 (en) 2010-06-17
KR20100016643A (ko) 2010-02-12
EP2137754A1 (en) 2009-12-30

Similar Documents

Publication Publication Date Title
JP2010525381A (ja) 基板上のパターン形成方法およびそれによって形成された電子素子
Moonen et al. Fabrication of transistors on flexible substrates: from mass‐printing to high‐resolution alternative lithography strategies
Khan et al. Technologies for printing sensors and electronics over large flexible substrates: A review
Kang et al. Recent advances in organic transistor printing processes
Wang et al. Dewetting of conducting polymer inkjet droplets on patterned surfaces
US8253174B2 (en) Electronic circuit structure and method for forming same
KR100870250B1 (ko) 전자 디바이스를 형성하는 방법, 상기 방법에 의해 형성된 전자 디바이스, 상기 전자 디바이스를 포함하는 논리회로, 디스플레이 및 메모리, 그리고 상기 전자 디바이스 형성에 사용되는 미세절단 도구
US6736985B1 (en) High-resolution method for patterning a substrate with micro-printing
US8372731B2 (en) Device fabrication by ink-jet printing materials into bank structures, and embossing tool
Ok et al. A step toward next-generation nanoimprint lithography: extending productivity and applicability
Gates Nanofabrication with molds & stamps
US9159925B2 (en) Process for imprint patterning materials in thin-film devices
EP1915791A2 (en) Laser ablation method for fabricating high performance organic devices
JP4730275B2 (ja) 薄膜トランジスタおよび薄膜トランジスタの製造方法
KR20070051004A (ko) 스탬프 제조 방법, 그를 이용한 박막트랜지스터 및액정표시장치의 제조 방법
US20100301337A1 (en) Electronic device with self-aligned electrodes fabricated using additive liquid deposition
CN101154712A (zh) 有机半导体元件及其制造方法、有机晶体管阵列及显示器
US20080006161A1 (en) Method of fabricating a structure
KR101182522B1 (ko) 나노 패턴 형성 방법과 그를 이용한 박막트랜지스터 및액정표시장치의 제조 방법
KR101015065B1 (ko) 나노임프린트 리소그래피를 이용한 기판상의 금속선 패터닝방법
Black Nanowire arrays build themselves
JP5071643B2 (ja) 電子装置の製造方法
Li et al. Polymer thin film transistors with self-aligned gates fabricated using ink-jet printing
Meier et al. A hybrid process for integration of organic electrochemical transistors for high uniformity & reliability
JP2007150030A (ja) 薄膜トランジスタ及びその製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101228

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110407

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130306

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130430

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130509

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131105