KR100870250B1 - 전자 디바이스를 형성하는 방법, 상기 방법에 의해 형성된 전자 디바이스, 상기 전자 디바이스를 포함하는 논리회로, 디스플레이 및 메모리, 그리고 상기 전자 디바이스 형성에 사용되는 미세절단 도구 - Google Patents
전자 디바이스를 형성하는 방법, 상기 방법에 의해 형성된 전자 디바이스, 상기 전자 디바이스를 포함하는 논리회로, 디스플레이 및 메모리, 그리고 상기 전자 디바이스 형성에 사용되는 미세절단 도구 Download PDFInfo
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Abstract
유기체 스위칭 디바이스 또는 부분적 유기체 스위칭 디바이스를 형성하는 방법은 용액 프로세싱 및 직접 프린팅법에 의해 전도성의 층들, 반전도성 및/또는 절연성의 층들을 증착하는 단계; 다층 구조 내에 가는 홈들(microgrooves)을 고체 상태 엠보싱으로 한정하는 단계; 및 상기 가는 홈들의 내측에 스위칭 디바이스를 형성하는 단계를 포함한다.
다층 구조, 전자 디바이스, 절단 도구, 미세절단 돌출부
Description
본 발명은 전자 디바이스들, 특히 유기체 전자 디바이스들 및 이러한 디바이스들을 형성하는 방법들에 관한 것이다.
최근 반전도성 공액 중합체 박막 트랜지스터들(TFTs)이, 플라스틱 기판들 상에 집적되는 저렴한 논리 회로들(C. Drury 등의 APL 73, 108 (1998)) 및 고해상도 액티브 매트릭스 디스플레이들 내의 광전자 집적 디바이스들과 픽셀 트랜지스터 스위치들(H. Sirringhaus 등의 Science 280, 1741 (1998), A. Dodabalapur 등의 Appl. Phys. Lett. 73, 142 (1998))의 응용에 있어서 주목받고 있다. 중합체 반도체, 무기체의 금속 전극들 및 게이트 유전층들을 갖는 테스트 디바이스 구성들에서, 고성능 TFT들이 실증되었다. 0.1 cm2/Vs 까지의 전하 캐리어 이동도 및 106-108의 ON-OFF 전류 비가 달성되었는데, 이것은 비정질 실리콘 TFT들(H. Sirringhaus 등의 Advances in Solid State Physics 39, 101 (1999))의 성능에 비견될 수 있다.
중합체 반도체들의 장점들 중 하나는 중합체 반도체들이 단순하고 저렴한 용액 프로세싱을 제공한다는 점이다. 그렇지만, 모든 중합체 TFT 디바이스들 및 집적회로들의 제조는 중합체 도체들, 반도체들 및 절연체의 래터럴 패턴들(lateral patterns)을 형성하는 능력을 요구한다. 광리소그래피법(WO 99/10939 A2), 스크린 프린팅법(Z. Bao 등의 Chem. Mat. 9, 1299 (1997)), 소프트 리소그래피 스탬핑법(J. A. Rogers, Appl. Phys. Lett 75, 1010 (1999)) 및 마이크로몰딩법(J. A. Rogers, Appl. Phys. Lett. 72, 2716 (1998)), 뿐만 아니라 직접 잉크젯 프린팅법(H. Sirringhaus 등의 UK 0009911.9)과 같은 다양한 패터닝 기술들이 실증되었다.
많은 직접 프린팅 기술들은 TFT의 소스 전극 및 드레인 전극을 한정하는데 요구되는 패터닝 분해능(patterning resolution)을 제공하지 못한다. 적절한 구동 전류 및 스위칭 속도를 얻기 위해 10㎛ 보다 작은 채널 길이들이 요구된다. 잉크젯 프린팅법의 경우, 상기 분해능 문제는 서로 다른 표면 자유 에너지의 영역들을 포함하는 패터닝된 기판에 프린팅함으로써 해결되었다(H. Sirringhaus 등의 UK 0009915.0).
미국특허출원번호 제60/182,919호에서, 중합체 지지체의 상부의 무기체 금속막이 고체 상태 엠보싱(N. Stutzmann 등의 Adv. Mat. 12, 557 (2000))에 의해 미세절단될 수 있는 방법이 실증되어 있다. 날카로운 돌출 쐐기들의 어레이를 포함하는 "단단한" 마스터가 상승된 온도에서 중합체 지지 금속막으로 밀어넣어진다. 폴리(테트라플르오로에틸렌-코-헥사플르오로프로필렌)(FEP), 폴리에틸렌(PE), 또는 폴리(에틸렌 테레프탈레이트)(PET)와 같은 세미크리스탈 중합체(semicrystalline polymer)에 있어서, 엠보싱 온도는 중합체의 유리 전이 온도(glass transition temparature)보다는 높지만 그 융해 온도(melting temperature)보다는 낮다. 어택틱 폴리스틸렌(atactic polystyrene)(PS) 또는 폴리(메틸메타아크릴레이트)(PMMA)와 같은 비정질 중합체의 경우, 유리 전이 온도 근처의 온도들이 사용된다. 엠보싱 동안, 마스터는 금속 중합체 구조를 관통하고 재료의 플라스틱 흐름은 쐐기에서 떨어져서 발생한다. 톱니 모양 깊이가 금속막 두께보다 크면 그 금속막을 관통하여 절단하는 홈이 발생된다. 엠보싱은 고체 상태에서 수행되고 플라스틱 흐름은 주로 측면으로 발생하기 때문에, 남아 있는 영역들에서는 금속 중합체 층 구조의 보전이 유지된다.
중합체 반도체들의 장점들 중 하나는 중합체 반도체들이 단순하고 저렴한 용액 프로세싱을 제공한다는 점이다. 그렇지만, 모든 중합체 TFT 디바이스들 및 집적회로들의 제조는 중합체 도체들, 반도체들 및 절연체의 래터럴 패턴들(lateral patterns)을 형성하는 능력을 요구한다. 광리소그래피법(WO 99/10939 A2), 스크린 프린팅법(Z. Bao 등의 Chem. Mat. 9, 1299 (1997)), 소프트 리소그래피 스탬핑법(J. A. Rogers, Appl. Phys. Lett 75, 1010 (1999)) 및 마이크로몰딩법(J. A. Rogers, Appl. Phys. Lett. 72, 2716 (1998)), 뿐만 아니라 직접 잉크젯 프린팅법(H. Sirringhaus 등의 UK 0009911.9)과 같은 다양한 패터닝 기술들이 실증되었다.
많은 직접 프린팅 기술들은 TFT의 소스 전극 및 드레인 전극을 한정하는데 요구되는 패터닝 분해능(patterning resolution)을 제공하지 못한다. 적절한 구동 전류 및 스위칭 속도를 얻기 위해 10㎛ 보다 작은 채널 길이들이 요구된다. 잉크젯 프린팅법의 경우, 상기 분해능 문제는 서로 다른 표면 자유 에너지의 영역들을 포함하는 패터닝된 기판에 프린팅함으로써 해결되었다(H. Sirringhaus 등의 UK 0009915.0).
미국특허출원번호 제60/182,919호에서, 중합체 지지체의 상부의 무기체 금속막이 고체 상태 엠보싱(N. Stutzmann 등의 Adv. Mat. 12, 557 (2000))에 의해 미세절단될 수 있는 방법이 실증되어 있다. 날카로운 돌출 쐐기들의 어레이를 포함하는 "단단한" 마스터가 상승된 온도에서 중합체 지지 금속막으로 밀어넣어진다. 폴리(테트라플르오로에틸렌-코-헥사플르오로프로필렌)(FEP), 폴리에틸렌(PE), 또는 폴리(에틸렌 테레프탈레이트)(PET)와 같은 세미크리스탈 중합체(semicrystalline polymer)에 있어서, 엠보싱 온도는 중합체의 유리 전이 온도(glass transition temparature)보다는 높지만 그 융해 온도(melting temperature)보다는 낮다. 어택틱 폴리스틸렌(atactic polystyrene)(PS) 또는 폴리(메틸메타아크릴레이트)(PMMA)와 같은 비정질 중합체의 경우, 유리 전이 온도 근처의 온도들이 사용된다. 엠보싱 동안, 마스터는 금속 중합체 구조를 관통하고 재료의 플라스틱 흐름은 쐐기에서 떨어져서 발생한다. 톱니 모양 깊이가 금속막 두께보다 크면 그 금속막을 관통하여 절단하는 홈이 발생된다. 엠보싱은 고체 상태에서 수행되고 플라스틱 흐름은 주로 측면으로 발생하기 때문에, 남아 있는 영역들에서는 금속 중합체 층 구조의 보전이 유지된다.
본 발명에 따르면, 첨부된 특허청구범위에 기재된 바와 같은 방법들 및 디바이스들이 제공된다. 특히, 본 발명의 한 양상에 따르면, 적어도 제1 층 및 제2 층을 포함하는 다층 구조의 전자 디바이스를 형성하는 방법이 제공되며, 이 방법은 절단 도구의 미세절단 돌출부를 상기 다층 구조에 강제로 이동시켜 상기 돌출부가 상기 제1 층을 절단하게 하는 단계를 포함한다.
본 발명의 다른 양상들은 상기 방법들 및 다른 방법들에 의해 형성되는 디바이스들, 집적회로들, 논리 회로들, 디스플레이 회로들 및/또는 하나 이상의 그러한 디바이스들을 포함하는 메모리 디바이스 회로들을 포함한다. 양호하게, 상기 디바이스들은 공통 기판 상에 형성된다. 양호하게, 상기 디바이스들은 유기체 재료의 공통 층에 형성된다.
본 발명의 바람직한 양상들은 고체 상태 엠보싱이 중합체 트랜지스터 디바이스들 및 회로들을 제조하는데 사용될 수 있는 방법들에 관한 것이다.
본 발명을 이제 첨부된 도면을 참조하여, 예를 들어 설명한다.
본 발명의 다른 양상들은 상기 방법들 및 다른 방법들에 의해 형성되는 디바이스들, 집적회로들, 논리 회로들, 디스플레이 회로들 및/또는 하나 이상의 그러한 디바이스들을 포함하는 메모리 디바이스 회로들을 포함한다. 양호하게, 상기 디바이스들은 공통 기판 상에 형성된다. 양호하게, 상기 디바이스들은 유기체 재료의 공통 층에 형성된다.
본 발명의 바람직한 양상들은 고체 상태 엠보싱이 중합체 트랜지스터 디바이스들 및 회로들을 제조하는데 사용될 수 있는 방법들에 관한 것이다.
본 발명을 이제 첨부된 도면을 참조하여, 예를 들어 설명한다.
도 1은 고체 상태 엠보싱 및 미세절단 프로세스의 일실시예에 대한 개략도이고,
도 2는 서로 다른 중합체 지지체 상에서의 미세절단 PEDOT 막의 환경 주사 전자 현미경법 이미지들을 도시하는 것으로서, 밝은 영역이 PEDOT로 덮인 영역들이며,
도 3은 직접 프린팅법과 고체 상태 엠보싱을 결합함으로써 이산 TFT 디바이스들의 균일한 어레이를 제조하기 위한 가능한 소스-드레인 전극 구성의 평면도로서, 집적회로 제조에 있어서 어떤 두 개의 TFT 디바이스들간의 배선은 점선으로 표시한 바와 같이 직접 프린팅법으로 한정될 수 있으며,
도 4는 고체 상태 엠보싱과 직접 프린팅법의 조합에 의해 상부-게이트 중합체 TFT를 제조하는 프로세스 시퀀스의 개략도를 도시하고,
도 5는 고체 상태 엠보싱에 의해 수직 중합체 TFT를 제조하기 위한 가능한 프로세스 시퀀스를 도시하고,
도 6은 고체 상태 엠보싱과 선택적 표면 변형의 조합에 의해 중합체 TFT용 자기 정합 게이트 전극을 제조하는 방법을 도시하고,
도 7은 직접 잉크젯 프리팅에 의해 협소한 전도 배선들과 전극들을 제조하는데 사용될 수 있는 표면 자유 에너지 패턴의 준비를 위한 대안적인 방법을 도시하 고,
도 8은 고체 상태 엠보싱에 의한 비아-홀 배선의 제조를 도시하고,
도 9는 수직 트랜지스터들의 제조를 위한 다층 구조의 다른 개략도 및 엠보싱 금 / 1㎛ PVP / 금으로 이루어진 3층의 완성된 트랜지스터의 사진을 도시하고,
도 10은 소스-드레인 전극들로서의 전극들 E2 및 E3으로 측정된 수직의 엠보싱 중합체 트랜지스터의 출력 및 전달 특성들을 도시하고,
도 11은 소스-드레인 전극들로서의 전극들 E2 및 E4로 측정된 평면형의 엠보싱 중합체 트랜지스터의 출력 및 전달 특성들을 도시하고,
도 12는 오픈 릴식의 프로세스(reel-to-reel process)에서 연속적인 유연성 있는 기판을 엠보싱하는데 사용되는 원통형 미세절단 도면을 도시하고,
도 13은 광학 도파관 구조을 또한 형성하는 수직 측벽 상에 제조되는 발광 다이오드 디바이스들을 도시하고,
도 14는 발광 반도체 재료에 전자 및 홀 주입을 제공하는 n형 및 p형 트랜지스터 채널들을 갖는 전기적 구동 레이저 디바이스를 도시하며,
도 15는 미세절단 홈에 형성된 래터럴 p-n 접합을 갖는 디바이스를 도시하며,
도 16은 동일한 또는 서로 다른 릴리프(relief) 구조들을 포함하는 복수의 미세절단 도구들로서, 예를 들어 평면형(16a) 또는 원통형(16b)의 대규모 영역 미세절단 도구들이 용이하게 제조될 수 있으며, 대안적으로 충분히 휘어질 수 있는 돌출 엣지들을 포함하는 시트를 구부려서 원통형의 미세절단 도구들(16c)이 또한 제조될 수 있음을 도시한다.
제1 예는 고체 상태 엠보싱을 전도 중합체 막들의 미세절단에 적용하는 것을 나타낸다.
도 1은 PMMA, 폴리(비닐페놀)(PVP), 폴리(스틸렌)(PS) 또는 폴리이미드(PI)와 같이 두껍고 부드러운 절연 중합체 지지체의 상부의 PEDOT/PSS로 이루어지는 박막의 고체 상태 엠보싱의 개략도를 도시한다. 절연 중합체 막은 프로필렌 글리콜 메틸 에테르 아세테이트(PVP) 및 시클로펜타논(PMMA)의 15~30 중량 % 용액으로부터 스핀 코팅법에 의해 7059 유리 기판 상에 증착되며, 그 결과 2-3 ㎛의 박막이 생긴다. PEDOT의 증착 전에, 절연 중합체의 표면은 O2 플라즈마 처리에 의해 친수성(hydorphillic)으로 되어 PEDOT 막의 부착성을 증진시킨다. 그런 다음 PEDOT/PSS(바이엘사(Bayer corporation)에서 시판하는 베이트론(Baytron) P)의 800Å 막이 물 분산(water dispersion)으로 스핀-코팅된다. 엠보싱은 60분 동안 약 1 ㎏/㎟의 하중으로 150℃(PVP), 100℃(PS), 105℃(PMMA)의 온도에서 수행된다. 다른 프로세싱 조건들도 또한 만족스런 결과들을 나오게 하는 것으로 나타났다. 다음에, 샘플은 압력 및 마스터를 제거하기 전에 실내 온도로 식혀진다.
본 발명에 따른 방법에서 중요한 점은 미세절단 프로세스 동안 중합체 기판이 고체 상태에 있다는 점이다. 따라서, 비정질 중합체들에 있어서 상기 방법은 유리 전이 온도 Tg 근방에서 수행된다. 후자의 온도는 일반적으로 잘 알려져 있으며 예를 들어 중합체 핸드북(Eds., J. Brandrup, H. Immergut, E. A. Grulke, John Wiley & Sons., New York, 1999)에서 확인될 수 있거나 표준 열 분석법(standard thermal analysis methods)에 따라 용이하게 결정될 수 있다. 바람직하게, 본 발명에 따른 미세절단 프로세스는 Tg보다 약 50℃ 작고 Tg 보다 약 50℃ 큰 온도 범위, 보다 바람직하게는 Tg보다 약 40℃ 작고 Tg보다 약 40℃ 큰 온도 범위에서 수행된다. 가장 바람직한 것은 Tg보다 약 25℃ 작고 Tg 보다 약 25℃ 큰 온도 범위이다. 반결정 중합체들에 있어서 본 발명에 따른 미세절단 방법은 상기 대략적인 유리 전이 온도 Tg와 융해 온도(melting temperature)간의 온도 상황에서 수행된다. 후자의 온도들은 일반적으로 잘 알려져 있고 예를 들어 중합체 핸드북에서 확인될 수 있거나 표준 열 분석법에 의해 용이하게 결정될 수 있다. 바람직하게, 미세절단 프로세스는 Tg 보다 약 50℃ 작고 Tm 보다 약 1℃ 작은 온도 범위, 보다 바람직하게는 Tg 보다 약 25℃ 작고 Tm 보다 2℃ 큰 온도 범위에서 수행된다. 가장 바람직한 것은 Tg 내지 Tm 보다 약 5℃ 작은 온도 범위이다. 마스터에 가해지는 하중 및 마스터가 적용되는 동안의 시간 주기와 같은, 다른 프로세싱 파라메터들은 덜 중요하며 하나 이상의 층들을 관통하는 마스터의 원하는 관통이 유효화되는 것을 보장하도록 용이하게 조정될 수 있다.
상기 프로세스의 다른 중요한 특징들 중 하나는, 엠보싱될 마스터 또는 기판은 엠보싱 동안의 압력이 균등질 방식(homogeneous way)으로 전달되는 연질의 고무 재료와 접촉될 수 있어서 가는 홈들의 균등한 깊이가 기판 전체에 걸쳐 얻어질 수 있다는 것이다.
폴리스틸렌 술폰산(PEDOT/PSS)으로 수소화된 폴리(3,4-에틸렌디옥시디오펜)과 같은 전도 중합체 막은 금 또는 은과 같은 무기체 금속의 경질의 폴리크리스탈 막과는 매우 다른 기계적, 탄성적 및 부착성 속성들을 갖는다는 것에 주목해야 한다. 그러므로, 경질 막들을 프로세싱하는 기술들은 일반적으로 중합체 막 프로세싱까지 확장되지 못한다.
도 2는 PMMA 상의 미세절단 PEDOT 막에 대한 환경 주사 전자 현미경법(ESEM) 이미지들을 도시한다. 이 경우의 실리콘 마스터는 날카로운 쐐기형 돌출부들의 병렬 어레이로 이루어진다. 미세절단 홈들의 측면 크기, 예를 들어 EPDOT 전극들 사이의 분리 갭은 쐐기 모양과 톱니 모양 깊이에 의해 결정된다. 본 발명의 발명자들은 70°의 오프닝 각(opening angle)을 갖는 쐐기를 이용해서, 0.6㎛ 이하의 갭들과 약 1.5㎛의 톱니 모양 깊이를 갖는 가는 홈들에 의해 분리되는 PEDOT의 병렬 스트라이프들의 패턴들을 제조하였다.
몇몇 경우에서 매 두 번째 라인만이 미세절단되었음이 확인되었다. 몇몇 환경에서 이것은 받아들여질 수 있지만, 회피되어야만 한다면, 예를 들어 PEDOT의 증착 이전에 중합체 지지체의 부착 프로모터(adhesion promoters) 또는 플라즈마 처리를 이용함으로써, 하부의 중합체 지지체에 대한 PEDOT 층의 부착을 증진시키는데 도움이 된다는 것이 확인되었다.
다른 예는 고체 상태 엠보싱이 직접 프린팅법과 결합되어 모든 중합체 트랜지스터 디바이스들 및 집적 TFT 회로들을 한정할 수 있는 방법을 나타낸다. 본 발명의 발명자들은 미크론 이하의 해상도를 갖는 TFT의 소스 및 드레인 전극들간의 액티브 채널 영역을 정확하게 한정하기 위해 전도 중합체 막들의 미세절단법을 사용한다. 본 발명의 발명자들은 고체 상태 엠보싱을 잉크젯 프린팅법이나 스크린 프린팅법과 같은 직접 프린팅 기술들과 결합한다. 이것은 본 발명의 발명자들로 하여금 이산 TFT 디바이스들과 전용의 집적회로들을 제조할 수 있게 하고, 전도 재료들을 포함하지 않는 디바이스들 사이에 영역들이 생기게 한다. 증기법, 스핀 코팅법 또는 블레이드 코팅법과 같은 박막 증착 기술들과 결합하는 미세절단법은 미세 영역들 내의 전도 재료들의 제거에만 가능하다는 것에 주목하라. 다음의 특징들은 중요하다.
- 미세절단법과 직접 프리팅법의 결합: 엠보싱 이전에 기판 위의 전도 코스 패턴들(conducting coarse patterns)을 한정하기 위해 매우 다양한 프린팅 기술들이 이용될 수 있다. 전도 중합체 전극들은 잉크젯, 또는 스크린 프린팅 또는 마이크로몰딩 기술들과 같은 기술들에 의해 직접적으로 증착될 수 있다. 전극들의 전기적 전도성을 증가시키기 위해, 무기체 금속의 후속의 전극위치를 위한 템플릿(tempalte)으로서 프린팅된 전도 중합체 패턴을 사용할 수 있다. 이 경우 전도 중합체 및 무기체 금속막으로 이루어지는 2층이 미세절단된다. 대안적으로, 전도층의 무전극 플레이팅을 초기화하기 위해 후속으로 사용될 수 있는 (예를 들어, 잉크젯 또는 미세접촉 프린팅법에 의해) 층이 프린트될 수 있다(H. Kind 등의 Langmuir 2000, 6367(2000)을 참조). 또 다른 방법은 유기금속 화합물 또는 전도 입자들(Kydd 등의 WO 98/37133을 참조)로 이루어지는 콜로이드 현탁 재료와 같은 전도층에 대한 용액 처리가능 프리커서(solution-processible precursor)의 직접 프린팅법이다.
제2 단계에서, 그런 다음 전극 패턴은 고체 상태 엠보싱에 의해 미세절단되어 미세 소스(S)-드레인(D) 분리를 한정한다. 도 3은 간단한 직사각형 전극 패턴들의 어레이 및 배선들이 직접 프린팅법에 의해 증착되며, 그런 다음 서로 맞물리는 소스-드레인 전극들을 한정하는 쐐기들을 포함하는 마스터로 엠보싱되는 가능성 있는 구조를 도시한다. 서로 맞물리는 전극들은 작은 영역에서 큰 채널 폭을 갖는 TFT들의 형성을 가능하게 하기 때문에 장점이 있다.
- 레지스트레이션(registration): 원리적으로, 엠보싱된 채널은 이전에 증착된 코스 전극 패턴과 관련해서 정확하게 정합되어야만 한다. 이것은 광학 위치선정법을 이용하는 마스크 조정기(mask aligner)로 엠보싱 단계를 수행함으로써 달성될 수 있다. 그렇지만, 레지스트레이션 발생은 마스터와 코스 전극 패턴이 하나 이상의 방향으로 주기적으로 되어 있는 도 3에 도시된 것과 같이 주기적인 TFT 어레이들을 한정함으로써 대부분 극복될 수 있다. 이 경우 얼라인먼트 요구는 덜 중요하다. 집적 TFT 회로들을 제조하기 위해 어레이의 개별적인 TFT들은 프린트된 배선들 및 비아-홀 배선들(via-hole internnects)로 접속될 수 있다(아래 참조).
- 전기적 및 구조적 보전: 엠보싱 단계에 의한, TFT 층들 특히 절연 게이트 유전체에 대한 손상을 회피하기 위해, 본 발명의 발명자들은 TFT 층들이 상부에 형성되고 그 후 엠보싱된 소스-드레인 패턴이 형성된 상부-게이트 TFT 구조를 선택한다. 도 4에 도시된 바와 같이 반전도성 중합체 및 게이트 절연 중합체의 얇은 층들이 용액으로부터 증착된 후 전도 중합체 게이트 전극(G)에 대한 직접 프린팅이 수행된다. 낮은 벌크 전도성을 갖는 결합된 중합체들에 있어서 반전도성 중합체 층의 패터닝을 필요로 하지 않다. 이러한 층 구조의 형성은 하부 층들의 용해(dissolution) 및 팽창(swelling)을 회피하기 위해 용매(solvents)의 주의 깊은 선택을 필요로 한다. 그렇지만, TFT의 서로 다른 중합체-중합체 인터페이스에 대한 적절한 구조적 보전은 극성 및 비극성 용매의 교대 시퀀스를 이용해서 달성될 수 있다는 것이 밝혀졌다(Sirringhaus 등의 UK 0009911.9를 참조). 재료들에 대한 한 가지 가능성 있는 시퀀스가 도 4에 표시되어 있다.
- 구조적 자기-조직화(structual self-organisation): 높은 전하 캐리어 이동도를 얻기 위해 반전도성 중합체 층은 매우 체계화될 필요가 있는데 이는 자기-조직체 메커니즘을 이용함으로써 달성될 수 있다. 다양한 자기-조직화 반전도성 중합체들은 레지오레귤라(regioregular) 폴리-3-헥실디오펜(P3HT)처럼 사용될 수 있고, 폴리-9, 9'-디오틸플루오르-코-디디오펜(dioctylfluorene-co-dithiophene)(F8T2)와 같은 폴리플루오르 공중합체들처럼 사용될 수 있다. 도 4에 도시된 바와 같은 디바이스들에서, 채널들은 엠보싱된 가는 홈들 내에 형성된다. 홈의 지형상의 프로파일은 반전도성 중합체의 얼라인먼트를 유도하는데 사용될 수 있다. 이중의 엠보싱도 또한 사용될 수 있다. 중합체 지지체는 TFT 채널에 평행한 중합체 지지체의 가는 홈들을 정의하기 위해, PEDOT S/D 층의 증착 이전에 한 번 엠보싱될 수 있다. 엠보싱은 고체 상태에서 수행되기 때문에, 이 릴리프는 제2 직각 엠보싱 단계 동안 유지되어 채널을 한정한다(N. Stutzmann 등의 Adv. Mat. 12, 557(2000)을 참조). F8T2와 같은 액정 반전도성 중합체가 사용되면(H. Sirringhaus 등의 Appl. Phys. Lett 77, 406 (2000)), TFT 채널에 평행한 중합체 체인들의 주도적인 얼라인먼트가 제 1 엠보싱 패턴을 얼라인먼트 층(J. Wang 등의 Appl. Phys. Lett 77, 166 (2000))으로 사용해서 유도될 수 있다.
다른 예는 수직 중합체 TFT 디바이스들을 제조하는데 사용될 수 있는 중합체 다층 구조에서 수직 측벽들을 한정하는 방법을 나타낸다.
수직 TFT(예를 들어, A. Saitoh 등의 Jpn. J. Appl. Phys. 36, 668, (1997)을 참조)에서, 채널 길이는 평면형 TFT의 경우 고해상도 패터닝 단계와 반대로 증착된 층들 중 하나의 두께에 의해 한정된다. 하나의 가능한 구성에서, 금속형 구성은 얇은 유전층에 의해 분리되는 소스 및 드레인 전극 층들로 이루어지는 다층에 먼저 증착되며, 상기 유전층의 두께는 TFT의 채널 길이에 의해 결정된다. 그런 다음 수직 측벽이 화학적 에칭 프로세스와 같은 적절한 수단에 의해 형성된다. 반전도성 및 절연층들은 측벽들에 증착된 후 게이트 전극에 증착된다. 수직 TFT들은 무기체 재료들을 사용해서 제조되었다. 상기 무기체 재료들은, 고비용의 리소그래피 도구들을 필요로 하지 않고 향상된 회로 속도와 구동 전류를 제공하면서 마이크로미터 이하의 채널 길이들의 형성을 허용하기 때문에 유용하다.
수직 중합체 TFT들은, 수직 측벽들의 형성 및 진정한 수직 측벽에 대한 중합체 층들의 등각 용액 코팅법(conformal solution coating)과 관련된 어려움들 때문에, 여기서는 실증되지 않았다. 측벽들을 형성하기 위한 화학적 에칭 방법들은, 공통의 유기체 용매들 내의 중합체들의 높은 가용성(solubility)의 문제 및 무기체 반전도체들의 경우에는 에칭을 하나의 결정학적 방향으로 빠르게 진행하게 하고 다른 경우에는 잘 한정된 페시트들(facets)의 형성을 허용하는 이방성 에칭 메커니즘들의 부족으로 인한 문제를 내포한다.
고체 상태 엠보싱은 이러한 중합체의 특정한 어려움들을 극복하고 잘 제어된 방식으로 측벽들을 한정하기 위한 새로운 방법을 제공한다. 도 5는 엠보싱된 가는 홈의 의사-수직 경사진 측벽 위에 채널이 형성되는 수직 중합체 TFT의 구조를 도시한다. 초기의 층 구조는 직접 프린팅법에 의해 코스-패터닝되고 층 PI 또는 PVP와 같은 절연 중합체 층에 의해 분리되는 2개의 전도 중합체 층들로 구성된다. 상기 절연층은 스핀 코팅법에 의해 증착될 수 있다. 절연 스페이서 층의 두께는 2㎛보다 작아야 하며, 바람직하게는 1㎛보다 작아야 하고, 가장 바람직하게는 0.5㎛보다 작아야 한다. 최소 두께, 즉 이러한 방식으로 달성될 수 있는 채널 길이는 마스터와 중합체 층들간의 마찰력에 의해 제한된다. 마찰은 엠보싱 동안 상부 전도 중합체의 립들(lips)의 하향 이동을 야기하는 경향이 있다. 이것은 스페이서 층의 두께가 너무 작으면 두 개의 전도 중합체 층들 사이에 단락(electrical short)을 야기할 수도 있다. 마찰은 마스터의 마스터와 중합체 층들 또는 다른 마찰-감소 윤활제들 사이의 부착성을 최소화 하기 위해 기능적 자기-조립 표면 단층(functional self-assembled surface monolayer)의 증착과 같은 화학적 변형에 의해 최소화 될 수 있다. 엠보싱 단계 후 디바이스는 반전도성 중합체와 게이트 절연 중합체의 등각 층을 증착시킴으로써 완성될 수 있다. 등각 코팅법은 마스터의 오프닝 각 α에 의해 한정되는 측벽의 유한 경사(finite inclination)에 의해 촉진된다. 마지막으로 게이트 전극 패턴은 측벽과 오버래핑되는 가는 홈에 프린팅될 수 있다. 적절하게 한정되는 프린팅 소스-드레인 패턴들에 의해 TFT 동작은 각각의 가는 홈의 양쪽 측벽들 상에서 행해질 수 있다.
본 발명의 일실시예에 따른 수직 트랜지스터들은 다음의 방식으로 제조되었다. 먼저, 비정질 폴리에틸렌 테레프탈레이트, PET, 막(두께 = 0.25 ㎜; Goodfellow) 크실렌(올드리치(Aldrich))의 초음파 처리(sonication)에 의해 세척되고 이어서 60초 동안 50 와트에서 산소-플라즈마 처리가 행해진다. 그런 다음, 1 x 5 ㎚ 크기 및 40 ㎚의 두께로 이루어지는 사전 구성된 골드 패드들(gold pads)이 적절한 새도우 마스크를 활용해서 열적으로 수분증발된다(evaporate). 스핀-코팅법을, 10 Wt% 폴리(비닐페놀), 이소프로필 알콜(isopropanol)의 PVP(Mw
20 ㎏ mol-1, Tg 
151℃;올드리치)용액, IPA(올드리치)에서 2000 rpm으로 60초 동안 행하면 상기 골드 패드들의 상부에 약 1㎚ 두께의 절연막이 생성된다. 이어서, 골드 패드들의 제2 세트가 위에서 언급한 바와 동일한 방식으로 수분증발되며, 그렇지만 이들 패드들은 어드레싱을 가능하게 하기 위해 이전에 생성된 것들과 관련해서 약간 시프트된다. 그런 다음 두 개의 골드 및 PVP 층은 소스/드레인 전극들을 한정하기 위해 위에서 언급한 바와 같이 제조된 절단 도구를 이용해서 80℃에서 다층 시스템을 엠보싱하고, 30분 동안 1 kg mm-2의 정상 압력을 가함으로써 PET 기판 상에서 미세절단된다. 이 목적을 위해, 트리보트락 가압 장치(tribotrak pressing apparatus)(DACA instruments)가 사용된다. 그런 다음 수직 트랜지스터들은 먼저, 스핀-코팅법이, 반전도성 중합체의 8 wt% 용액, 폴리(3-헥실디오펜), 무수 크실렌(anhydrous xylene)(로밀사(Romil Ltd.))의 P3HT(네덜란드, TUE 아인드호펜, R.A.J. 얀센에 의해 제공됨)에서 60초 동안 2000 rpm으로 실시되고, 그런 다음 7 Wt% 폴리(메틸 메타크릴렐이트), 무수 부틸 아세테이트(로밀사)의 PMMA(Mw 
120 ㎏ mol-1, Tg 
105℃;올드리치) 용액에서 2000 rpm으로 60초 동안 실시되며, 마지막으로 게이트 전극을 한정하기 위해 동일한 새도우 마스크를 통해 골드 전극들의 다른 세트를 열적으로 수분증발시킴으로써 완성된다.
도 10은 PET 기판(도 9 참조) 상의 폴리비닐페놀의 얇은 층에 의해 분리되는 골드 전극의 2중의 층을 미세절단함으로써 제조된 수직 중합체 TFT의 출력 및 전달 특성을 도시한다. 이 예에서의 반전도성 중합체 층은 상부에 증착되는 PMMA의 게이트 유전층을 갖는 레지오레귤라 폴리-3-헥실디오펜(P3HT)으로 이루어지는 층이다. 클린 p형 축적 동작이 관찰될 수 있다. 대기(atmosphere)에 대한 P3HT의 노출을 회피함으로써(비활성 질소 대기 하에서의 프로세싱) P3HT의 도핑을 최소화 하기 위해 주의를 기울였지만 디바이스는 P3HT의 약간의 잔류 도핑으로 인해 정상적이지는 못하다. 그러나, 가장 중요한 것은, 소스-드레인 전극들 사이에서 단락은 관찰되지 않는다는 것이며, 이것은 미세절단 기술이 서로 다른 층들에서 단락을 일으킴이 없이 다층 스택의 보전을 유지할 수 있다는 명백한 증거이다.
이것은 전극들을 갖는 수직 측벽들을 서로 다른 층들에서 한정하는데 미세절단이 사용될 수 있는 넓은 범위의 디바이스 어플리케이션에 대한 방법을 나타낸다. 이러한 수직 측벽들을 갖는 다른 유용한 구조들의 예로서는 애노드와 캐소드(서로 다른 재료들로 형성됨)가 서로의 상부에 스택되는 수직 발광 다이오드들이다(도 13 참조). 이러한 미세절단 홈이, 굴절률이 기판의 굴절률보다 높고 또한 애노드와 캐소드를 분리하는 유전체 중합체 스페이서 층의 굴절률보다 높은 공액중합체(conjugated polymer)와 같은 발광 재료로 채워지면, LED로부터의 광이 도파관에 결합될 수 있다. 상기 광은 엠보싱된 홈 내에서 동일한 기판 상의 몇몇 다른 위치로 안내될 수 있으며 여기에서 상기 광은 상기 LED와 동일한 방식으로 형성되는 수직 광검출기에 의해 검출될 수 있다. 이것은 집적 광학 통신 회로들의 간단한 제조 방법을 제공한다.
이 방식으로 제조될 수 있는 다른 유용한 디바이스는 전기적으로 구동되는 레이저이다. 최근, 유기체 단일 크리스탈에 기초하는 전기적으로 구동되는 레이저가 실증되었다(Schon 등의 Science 289, 599 (2000)). 디바이스 아키텍처는 유기체 단일 크리스탈의 양측 상에 형성되는 TFT 디바이스들에 기초를 두고 있으며, 이 유기체 단일 크리스탈에서는 크리스탈의 반대측들로부터 전자 및 홀이 주입된다. 도파(waveguiding)는 게이트 전극의 높은 굴절률에 의해 TFT들의 병렬 채널을 따라 이루어진다. 그렇지만, 크리스탈의 반대 측면들 상에 있는 디바이스들의 정교한 얼라인먼트를 요구하는 제조 방법은 집적에 적절하지 않다. 여기서, 본 발명의 발명자들은 집적회로 제조에 보다 적합한 고체 상태 엠보싱에 의해 유사한 디바이스 아키텍처를 제조하는 방법을 제안한다. 개략도가 도 14에 도시되어 있다. p-채널은 미세엠보싱된 홈에 증착되는 반전도성 층의 바닥 측 상에 제조될 수 있고, 반면에 n-채널은 층의 상부에 형성될 수 있으며, 그 반대도 가능하다. 방출된 광의 도파는 상술한 바와 같이 달성될 수 있다. 레이저 액션을 필요로 하는 광학 피드백은, 예를 들어 레이저 시퀀스를, 레이저 도파관에 수직인 방향으로 홈들로 이미 엠보싱되어 있는 기판에 증착함으로써 달성될 수 있다.
수직 측벽들은 또한 도 15에 도시된 바와 같이 측면 p-n 접합과 같은 반전도성 층들 사이에 잘 한정된 인터페이스들을 형성하는데 사용될 수 있다.
다른 예는 중합체 패턴들의 용액 증착(solution deposition)을 지도하고 제한하는 표면 자유 에너지 패턴들을 제조하는데 사용될 수 있는 표면 릴리프 특징들을 형성하는 방법을 나타낸다.
중합체 패턴들을 증착시키기 위한 많은 직접 프린팅 기술들은 비교적 낮은 분해능(resoluton)을 가지며, 이것은 수 마이크로미터의 치수를 갖는 정교한 특징들 및 라인들의 형성을 방해한다. 잉크젯 프린팅의 경우, 예를 들어, 상기 분해능은 잉크젯 작은 방울들의 제어되지 않은 확산 및 비행 방향의 통계적 변화에 의해 20-50㎛로 제한된다. 상기 분해능은 표면 자유 에너지의 사전 제작된 패턴을 포함하는 기판으로의 프린팅에 의해 현저하게 향상될 수 있음이 밝혀졌다. 물의 용액에 증착되는 PEDOT/PSS의 경우 상기 작은 방울들의 확산은 PEDOT 증착이 친수성 표면 영역들에 정확하게 제한되도록 소수성 방수 뱅크들(hydrophobic repelling banks)을 사용함으로써 제어될 수 있다. 다른 기술들은, 친수성 유리 기판의 상부의 소수성 폴리이미드 층의 광리소그래피 패터닝 또는 자기-조립 단층의 광패터닝과 같은 표면 자유 에너지 패턴을 제조하는데 실증되었다(Sirringhaus 등의 UK 0009915.0).
표면 자유 에너지 패턴을 발생하기 위한 다른 기술은 소프트 리소그래픽 스탬핑이다(예를 들어 Y. Xia 등의 Angew. Chem. Int. Ed. 37, 550 (1998)을 참조하라). 여기서 표면 릴리프 특징들을 포함하는 소프트 스탬프는 폴리(디메틸실록산)(PDMS)의 용액을 패터닝된 마스트 위에 쏟아부음으로써 제조된다. 그 마스터가 경화되어 벗겨진(peeling off) 후, 상기 스탬프는 자기-조립 단층(SAM)의 용액에 노출되고 그런 다음 샘플 표면과 접촉하게 된다. 상기 SAM은 이러한 영역들 내의 스탬프에 선택적으로 전달되며, 이 영역들은 상기 스탬프와 직접 접촉하여 결과적으로 표면 자유 에너지의 국부 변형이 생긴다.
고체 상태 엠보싱은 엠보싱 단계에 의해 발생되는 지형상의 릴리프 특징들을 사용함으로써 재료의 증착을 엠보싱된 가는 홈들에 제한하는 우수한 자기-정합 방법을 제공한다.
재료의 용액이 가는 홈들을 포함하는 기판에 증착되면 그 용액은 모세관 힘(capillary force)에 의해 가는 홈들로 끌려가게 된다. 이것은 가는 홈들 내에 재료의 선택적 증착을 위한 메커니즘을 제공한다.
이 효과는 기판의 표면 에너지를 변형함으로써 향상될 수 있다. 엠보싱된 샘플이 자기-조립 단층에 노출된 편평한 소프트 스탬프와 접촉하게 되면, SAM의 전달만이 평면형 표면 영역들에서 발생하며 가는 홈들의 측벽 상에서는 발생하지 않는다. 편평한 스탬프들은 표면 릴리프, 즉 마스터 상의 패턴의 필요 없이, 상기 재료들과 소프트 리소그래피를 위해 개발된 공정을 이용함으로써 제조될 수 있다.
소프트 리소그래피에 대비되는 이 기술의 흥미로운 장점들 중 하나는 이전의 증착된 패턴과 관련해서 어떠한 얼라인먼트나 레지스트레이션을 필요로 하지 않는다는 점이다. 예를 들어 도 6에 도시된 바와 같이 TFT의 게이트 전극의 프린팅에 대한 자기-정합 자유 에너지 패턴을 제조하는 우수한 방법이 허용된다. 게이트 절연층의 평면형 표면 영역들이 소수성으로 되도록 변형되면, 예를 들어 물에서 PEDOT/PSS의 잉크젯 프린팅된 게이트 전극의 증착은 소수성 표면 영역들로의 확산 없이 가는 홈들로 제한된다. 이것은 소스/드레인과 게이트 전극들간의 작은 중첩 용량(capacitance)을 갖는 자기-정합 TFT의 제조를 허용한다. 이 특징은 수직 TFT들의 상황에서 특히 유용한데, 왜냐하면 지형상의 홈에 의해 제공되는 프리팅된 게이트 전극들의 자기-정합은 수직 트랜지스터 디바이스 아키텍처의 일반적인 문제들 중 하나를 극복하기 때문이다. 대부분의 수직 트랜지스터들은 수직 금속화의 어려운 얼라인먼트로 인해 소스-드레인과 게이트 전극들간의 큰 중첩을 겪는다. 용량의 감소에 따라, 엠보싱된 수직 트랜지스터들을 이용하는 집적회로는 개선된 스위칭 시간 및 보다 우수한 팬-아웃(fan-out)을 보인다.
이러한 표면 패터닝을 위한 재료들의 한 가지 가능한 선택은 PVP의 게이트 절연층을 이용하는 것이다. PVP는 각각의 페닐 링에 부착되는 수산기들로 인해 적당한 극성의 중합체이다. 그 표면은, 물의 접촉 각(contact angle)이 30°보다 작게 되도록 간단한 산소 플라즈마 노출에 의해 훨씬 더 친수성으로 만들어질 수 있다. 그렇지만, PVP는 가용성이 아니므로, 용해됨이 없이 수용액으로부터 PEDOT/PSS 게이트 전극의 증착을 허용한다. 그 표면은 알킬트리클로로실란 또는 플르오르화 알킬트리클로로실란의 자기-조립 단층에 대한 노출에 의해 소수성으로 만들어질 수 있다. 60°를 초과하는 접촉 각들이 달성될 수 있다. 이 접촉 각 차이는 수용액으로부터 친수성 표면 영역들로 잉크젯 증착된 PEDOT/PSS 작은 방울들의 증착을 한정하기에 충분하다.
구성의 상부 부분을 표면 변형하는 대안의 방법은 증발법(evaporation)과 같은 증기 프로세스를 사용하는 것이며, 이 증발법에서는 증기가 정확한 각도로 상부 표면으로 향하게 된다. 이것은 리세스의 측면들로 하여금 그 리세스의 적어도 보다 깊은 부분들을 증기로부터 차단하게 하여 그 리세스의 상부 부분들 및 상부 표면만이 표면처리된다.
스탬핑에 의한 표면 변형을 덜 요구하는 그러한 표면 사전패터닝법에 대한 대안의 방법이 도 7에 도시되어 있다. 폴리(디옥틸플르오르)(F8)과 같은 소수성 중합체 층이 PVP와 같은 친수성 층의 상부에 스핀 코팅되면, 표면 자유 에너지 패턴은 친수성 중합체가 가는 홈들의 측벽들 상에 노출될 때의 엠보싱에서 자동적으로 형성된다. 이 방법은 유사한 방식으로 예를 들어, 전용의 패턴을 갖는 배선들의 고밀도 어레이들을 제조하기 위해, 잉크젯 프린팅과 결합하여 정교하게 분리되는 라인 특징들을 한정하는데 이용될 수 있다.
다른 예는 비아-홀 배선을 형성하는 방법을 실증한다.
상술한 유형의 디바이스들을 사용하는 집적 TFT 회로들을 형성하기 위해, 서로 다른 층들에 있는 전극들과 배선들 사이에 비아 홀 배선들을 제작할 필요가 있다. 그러한 비아-홀들을 제조하기 위한 다른 방법들은 실증되어 있는데, 예를 들면 잉크젯 프린팅법을 사용하는 유전체층들의 국부 에칭법(H. Sirringhaus 등의 UK0009917.6), 포토리소그래피 패터닝법(G.H. Gelinck 등의 Appl. Hphs. Lett. 77 1487 (2000)), 또는 기계적 스티칭 머신(mechanical stitching machine)을 사용하는 시리얼 홀 펀칭법이 있다.
고체 상태 엠보싱은 도 8에 도시된 바와 같은 그러한 비아-홀 배선들을 오픈시키는 대안의 방법을 제안한다. 마스터가 날카로운 피라미드들의 어레이를 포함하면(N. Stutzmann 등의 Adv. Mat. 12, 557 (2000)), 엠보싱은 하부의 전도성 전극의 표면을 노출하는 유전체 층을 통해 작은 직경의 피라미드식 미세절단을 발생하는데 사용될 수 있다. 홈은 이후의 프린팅 단계에서 전도성 중합체로 채워질 수 있다. 이 프로세스는 또한 절연성 및 반전도성 중합체의 시퀀스들을 포함하는 보다 복잡한 다층 구조에도 적용될 수 있다.
비아-홀의 크기는 피라미드식 쐐기와 그 톱니 모양 깊이의 크기에 의해 한정된다. 70°의 오프닝 각을 갖는 쐐기를 사용해서 치수가 수 마이크로미터인 홀들 또는 마이크로미터이하의 치수를 갖는 홀들이 제조될 수 있다. 비아 홀들의 작은 크기는 고밀도 집적회로를 제조하는데 있어 중요하다.
그러한 프로세스의 장점들 중 하나는 많은 수의 배선들의 병렬식 형성을 허용한다는 것이며, 반면에 기계적 스티칭 또는 잉크젯 프린팅과 같은 기술들은 본질적으로 직렬식이다.
모든 상술한 실시예들에서 PEDOT/PSS는 용액에서 증착될 수 있는 임의의 전도성 중합체로 대체될 수 있다. 그 예로서는 폴리아닐린(polyaniline) 또는 폴리피롤(polypyrrole)이 있다. 그렇지만, PEDOT/PSS의 흥미있는 특징들 중 몇 가지는 (a) 고유하게 낮은 확산성을 갖는 중합체 도판트(PSS), (b) 우수한 열 안정성 및 공기중에서의 안정성, 및 (c) 공통 홀-운반 반전도성 중합체들의 이온화 전위에 잘 매칭되어 유효한 홀 전하 캐리어 주입을 허용하는
5.1 eV의 일함수이다.
미세절단 도구는 그 위에 미세절단 돌출부들을 갖는다. 이것들은 쐐기, 톱니형 구조, 스파이크 및 그 밖의 것과 같은 날카로운 돌출 피쳐들의 형태를 적절하게 취한다. 이러한 미세절단 도구의 제조 프로세스 및 재료들은 미세절단 프로세스에 중요하지는 않다. 그러나, 도구가 만들어지는 재료는 유효하게 단단해야만 하며, 돌출부들은 상기 도구가 층들을 통한 절단이 가능하도록 충분히 날카로워야 한다. 상기 도구가 다층 구조의 상부 층을 통해 절단해야 하는 경우, 상기 피쳐들의 높이 h는 절단될 층 또는 층들의 두께 d를 초과해야 한다. 이러한 피쳐들의 특징적인 치수, 예를 들어 피쳐 높이 h는 바람직하게 1 ㎜ 과 1 ㎚ 사이의 범위에 있다. 보다 바람직하게는, 이러한 특징적인 치수는 100 ㎛ 과 5 ㎚ 사이이며, 가장 바람직하게는, 10 ㎛ 과 10 ㎚ 사이이다. 적절한 날카로움을 제공하기 위해, 이들 피쳐들의 돌출 엣지들에 대한 곡률 반경은 바람직하게 500㎚보다 작아야만 하고, 보다 바람직하게는 100 ㎚보다 작아야 하며, 가장 바람직하게는 10 ㎚보다 작아야 한다.
날카로운 돌출 피쳐들은 기하하적 구조(예를 들어, 선형 쐐기들)로 될 수 있거나, 서로 맞물리는 피쳐와 같이 보다 복잡한 기하하적 구조가 될 수 있다. 적절한 기하하적 구조의 예로는 원뿔형 또는 피라미드형 돌출부들의 어레이, 및 선형 돌출부들의 어레이를 들 수 있다. 하나의 유용한 구성은 돌출부들이 서로에 대해 일직선으로 늘어서거나 평행하게 늘어서는 것이다.
미세절단 도구는 적어도 하나의 절단 엣지를 적절하게 포함하며, 바람직하게는 다수의 엣지들을 포함한다. 후자는 하나의 단일 엠보싱/미세절단 단계로 복수의 디바이스들의 제조를 허용한다. 돌출 엣지들은 동일한 기하학적 구조로 되어 있거나 서로 상이할 수 있다. 예를 들어, 본 발명에 따른 미세절단 도구는 선형 엣지들의 어레이를 포함할 수 있으며(도 12의 평면도 참조), 이와 함께 예를 들어 미리 구성된 중합체 기판의 상부의 전기-전도성 층들(도 12)은 한 단계에서 절단되어, 예를 들어 박막 트랜지스터들과 같은 전기 디바이스들에서 사용하기 위한 전극들의 어레이를 유도할 수 있다.
다른 예에서 미세절단 마스터는 평면형이나 원통형이 될 수 있거나 또는 디바이스, 제조되어야 하는 디바이스 구성, 및 제조 프로세스에 가장 적합한 기하학적 구조는 모두 포함할 수 있다. 원통형 미세절단 도구들은 이것들이 오픈 릴식의 프로세스(reel-to-reel process)에서 연속적인 유연성 있는 기판의 엠보싱에 허용될 때 특히 유용하다(도 12를 참조하라). 오픈 릴식의 제조는 표준 배치 프로세스(standard batch process)보다 더 높은 처리량, 더 낮은 비용을 제공할 수 있다. 이러한 상황에서, 바람직하게는 엠보싱이 고체 상태에서 수행되는 것이 특히 중요하며, 이 고체 상태에서는 엠보싱된 홈들이 엠보싱된 도구가 수축된 후 자신들의 모양을 유지한다. 엠보싱이 액체 상태에서 수행되었다면, 미세절단 도구를 제거하기 전에 기판 온도를 감소시킬 필요가 있으며, 이것은 롤링 원통형 미세절단 도구에서는 달성하기 어렵다. 상기 유연성 있는 도구는 유연성 있는 플라스틱 구조로 구성될 수 있거나 다른 재료의 유연성 있는 시트, 예를 들어 실리콘의 얇은 시트가 될 수 있다.
본 발명의 일실시예에 따른 대규모 영역 미세절단 도구들은 예를 들어 동일한 또는 서로 다른 릴리프 구조들을 포함하는 복수의 미세절단 도구들을 결합시킴으로써 제조될 수 있다(도 16을 참조하라). 원통형 미세절단 도구들은 먼저 평면형 도구를 생성하여 제조될 수 있으며, 그 이후 상기 평면형 도구가 굴려지거나(rolling) 구부려진다(bending)(도 16을 참조하라).
적절한 마스터들은 예를 들어 이방성 에칭 기술들, 리소그래피 방법들, 전기도금법, 전기주조법 및 그 밖의 것을 포함하는 공지된 다양한 방법들에 의해 만들어질 수 있으나 이에 제한되지 않는다. 본 발명의 범주 내에서 상기 이방성 에칭 기술들은 적절한 피쳐들을 제조하는데 적용되는 가장 바람직한 기술인데, 왜냐하면 이러한 기술들은 대부분의 스트레이트-포워드 방식에서의 10㎚보다 작은 곡률 반경의 엣지들을 갖는 피쳐들을 도출할 수 있기 때문이다. 특히, 단일의 크리스탈 또는 폴리크리스탈 무기체 재료의 이방성 에칭이 본 발명의 범주 내에서 고려된다. 가장 적절한 재료는 단일의 크리스탈 {100}이지만 본 발명은 이에 제한되지 않으며, 상기 단일의 크리스탈의 경우, 물 내의 포타지움 수산화물(KOH) 및 테트라메틸 암모니아 수산화물(TMAH)의 용액과 같은 이방성 에찬트(etchant)가 사용될 수 있다. {100} 실리콘과는 다른 재료들 및 상술한 것들과는 다른 이방성 에찬트는 예를 들어, 에칭 각 및 에칭 속도를 변화시키기 위해 사용될 수 있으며, 이것들은 마이크로 제조기술분야의 당업자에게는 자명하다. 또한, 예를 들어 서로 맞물리는 피쳐들을 생성하기 위해 필요한 직사각형 보다 복잡한 구조를 제조하는데 있어서, 서로 다른 보상 구조들을 통합하는 이방성 에칭 기술들이 사용될 수 있으며, 이 기술들은 원하는 에칭 깊이에 도달될 때까지 "손실성(sacrificial)" 빔이나 유사한 구조에 의해 코너부들이 보호되도록 설계되어 있다. 이러한 에칭 기술들은 또한 공지되어 있다(van Kampen, R. P. 및 Wolffenbuttel, R. F. J. Micromech. Microeng. 5, 91 (1995), Scheibe, C. 및 Obermeier, E. J. Micromech. Microeng. 5, 109 (1995), Enoksson, P. J. Micromech. Microeng. 7, 141 (1997)을 참조하라).
실리콘의 이방성 에칭은, 그 면들이 실리콘의 {111} 면들(faces)에 대응하는 돌출부들을 갖는 도구나 마스크로서 사용하기 위한 다이를 생성하기 위해 적절하게 이용될 수 있다. 이러한 면들 사이의 각은 70°(또는 보다 정확하게는 70.53°)이다. 실리콘 시트의 두께는 적절하게 약 300 미크론이다. 이방성으로 에칭하는데 사용될 수 있는 다른 재료들 - 적절한 다른 반전도성 재료들 - 이 사용될 수 있다.
미세절단 도구들은 이방성 에칭 기술들에 의해 예를 들어 실리콘 웨이버(silicon waver)로 먼저 날카로운 피쳐들을 생성함으로써 제조될 수 있다. 그 미세형상 웨이퍼는 그 자체가 도구로서 사용될 수 있거나 또는 그 후에 그 웨이퍼의 복제가 도구로서 사용하기 위해 제조될 수도 있다. 상기 웨이퍼가 원하는 도구의 네거티브로서 형성되면 상기 도구는 그 웨이퍼 상에 몰딩될 수 있다. 상기 웨이퍼가 원하는 도구의 포지티브 버전이면 상기 웨이퍼의 제1 복제가 만들어지고 그런 다음 그 도구는 그 제1 복제의 복제로서 형성될 수 있다. 복제들은 열가소성 및 열경화성 중합체들과 같은 재료들로 적절하게 만들어진다. 이것은 날카로운 홈들이 원래의 마스터, 예를 들어 실리콘 웨이퍼에 에칭될 수 있다는 장점을 가지며, 또한 종종 날카로운 쐐기들은 에칭 때보다도 스트레이트-포워드 프로세서에서 더 많다. 그러한 원래의 마스터에 대한 중합체 복제들은 충분히 단단해야 하고 또한 구성될 층들을 통해 절단할 수 있어야 한다. 따라서, 바람직하게 복제 돌출부를 위해 사용되는 중합체들은 25℃ 이상의 유리 전이 온도를 가지며, 보다 바람직하게는 110℃ 이상, 가장 바람직하게는 150℃ 이상의 온도를 갖는다. 후자의 온도들은 일반적으로 잘 알려져 있으며 예를 들어 중합체 핸드북(Eds., J. Brandrup, H. Immergut, E. A. Grulke, John Wiley & Sons., New York, 1999)에서 확인될 수 있다. 바람직하게, 높은 유리 전이의, 열경화성 수지들이 시안산염 에스테르 수지들(예를 들어, 4,4'에틸이데네디페틸 디시아네이트 및 올리고(이-메틸렌-1,5-페닐렌시아네이트) 또는 4기능 테트라글리세릴 디아미노디페닐메탄과 같은 에폭시 수지들)과 같은 복제된 미세절단 도구들을 위해 사용된다. 후자는 이전에 4,4'-디아미노 디페닐 술폰, 즉 DDS와 같은 방향성 경화제(aromatic hardener)에 혼합될 수 있다. 복제들을 제조하기 위해, 상술한 것과 같은 중합체 융해의 용액 또는 사전-중합체 액체가 캐스팅되고, 주입-몰딩 또는 반응 몰딩되며, 예를 들어 냉각, 열적 또는 광화학적으로 교차결합함으로써 마스터 구조와 접촉하여 응고된다. 원래의 마스터 표면들은, 자기-조립 단층들(예를 들어, 옥타데실트리클로로실란, 페르플루오로데실트리클로로실란 및 알릴트리메톡시실란을 이용하는 증기 단계로부터의 실리레이션(silylation))을 이용하는 화학적 변형법과 같은 적절한 표면 처리를 이용해서, 예를 들어 상기 표면들을 소수성으로 만듦으로써 비부착성으로 된다. 대안적으로, 실리콘 오일과 같은 릴리스(release) 코팅제 또는 작용제가 원래의 마스터의 표면 상에 적용될 수 있다. 또한 그러한 코팅제를 도구의 절단 표면에 적용하는 것도 유용할 수 있다.
상술한 바와 같이, 원래의 마스터 구조의 이러한 중합체 복제들은 다시 제2, 제3 또는 더 높은 세대의 복제들("서브-마스터들")을 생성하는데 사용될 수 있으며, 이러한 복제들은 원래의 마스터와 동일한 릴리프 구조나 원래의 마스터의 네거티브와 동일한 릴리프 구조를 갖는다. 중요한 점은 최종의 미세절단 도구가 날카로운 엣지들과 같은 날카로운 돌출 엣지들을 포함한다는 것이다. 예를 들어 엠보싱, 및 그 후의, 최종적인 미세절단 도구를 복제하기 위해 사용될 수 있는 주입-몰딩 또는 반응-몰딩을 통해 이러한 "서브마스터들"을 생성하기 위해, 바람직하게는, 예를 들어 퍼플르오리네이트 중합체들, 폴리올레핀, 폴리스틸렌, 또는 실리콘 고무(예를 들면, 폴리디메틸실록산)와 같이, 우수한 비부착의 속성들을 나타내는 중합체 재료들이 사용될 수 있다. 분명한 것은, 그러한 서브마스터들이 구부려질 수 있거나 감겨질 수 있거나 또는 디바이스 및 제조될 디바이스 구성에 따라 가장 원하는 어떠한 기하학적 구성으로 형상화될 수 있어서 원통형 미세절단 도구들 또는 훨씬 복잡한 기하학적 구조의 미세절단 도구들을 생성할 수 있다는 것이다. 이 목적을 위해, 서브마스터 생성을 위한 폴리디메틸실록산 또는 폴리올레핀과 같은 유연성 있는 중합체 재료들이 사용될 수 있다.
본 발명의 일실시예에 따른 서브마스터들은 먼저 폴리스틸렌, 즉 PS(Mw
105 ㎏ mol-1, Tg 
100℃;올드리치)에서의 네거티브 복제를 생성하여 준비되었다. 이 목적을 위해, PS 과립들이 날카로운 홈들(높이 h
10mm, 주기 Λ=50mm, 엣지 각 α=70℃;MikroMasch, Narva mnt. 13,10151, Tallinn, Estonia)을 포함하는 실리콘 마스터로 180℃에서 엠보싱되고, 정상 압력 300g를 5분 동안 후자에 가하였다(Stutzmann, N., Tervoort, T. A., Bastiaansen, C.W. M. Feldman, K. & Smith, P. Adv. Mater. 12, 557 (2000)를 참조하라). 이후, 본 발명의 일실시예에 따른 제2 세대 폴리디메틸실록산(Sylgard silicone elastomer 184;Dow Corning corporation) 복제들이 사전-중합체 액체를 이들 엠보싱된 PS 막들에 포링(poring)하고 그것을 24시간 동안 공기 대기에서 실내 온도로 경화시킴으로써 제조되었다. 최종적인 미세절단 도구들은, 먼저 시안산염 에스테르 수지를 110℃에서 30분 동안 프리머셋(Primaset) PT15(론자(Lonza))로 융해하고, 이 융해된 것을 구성된 PDMS 막들에 캐시팅하고, 캐스팅한 것을 4시간 동안 170℃에서 경화시키고 계속해서 24시간 동안 200℃에서 경화시키며, 마지막으로 이 경화된 표면-구성된 열경화성 수지(thermoset)로부터 PDMS 복제를 제거하여, 제3 세대 열경화성 수지 복제를 생성함으로써 제조되었다.
또한, 얇은 크리스탈 웨이퍼들로부터 직접 이방성 에칭에 의해 제조된 미셀절단 도구들을 사용하는 것이 가능하다. 웨이퍼 두께가 50㎛보다 작으면 상기 미세절단 도구들은 유연성이 있고 오픈 릴식 엠보싱에 적절한 원통형 롤러 상에 장착될 수 있다.
미세절단법을 사용하는 복잡한 집적회로를 제조하기 위해 미셀절단 도구는 전용의 복잡한 회로의 중요한 디바이스 치수들을 한정할 수 있는 쐐기들의 전용 패턴으로 제조될 수 있다. 그러한 복잡한 마스터가 크리스탈 웨이퍼의 이방성 에칭에 의해 한정되면, 다층 스택의 소정의 층을 절단할 것으로 예상되는 상기 도구의 모든 돌출 쐐기들이 동일한 높이를 갖는 것을 보장하기 위해, 코머 보상법(comer compensation)과 같은 복잡한 에칭 기술들이 사용되어야 한다(van Kampen, R. P, 및 Wolffenbuttel, R. F. J. Micromech, Microeng. 5, 91(1995), Enoksson, P. J. Micromech. Microeng. 7, 141(1997)을 참조하라).
대안적으로, 미세절단 도구는 평행하게 늘어선 선형 쐐기들의 어레이와 같은 매우 단순한 쐐기 패턴을 가질 수 있다. 이 경우, 모든 중요한 디바이스 치수들이 일정한 그리드 상에 적용되어야 한다. 그렇지만, 전용의 치수들을 갖는 복잡한 회로들은 절단될 층의 코스 패턴을 적절하게 한정하고, 일정하게 배열된 디바이스들간의 적절한 배선을 설치함으로써 한정될 수 있다. 이 프로세스는 직접 프리팅법과 미세절단법의 조합에 기초하는 오픈 릴식 프로세스에 특히 적합하다(도 12를 참조하라). 제1 단계에서, 적절한 배선을 갖춘 소스-드레인 전극들의 일정한 어레이는 잉크젯 프린팅법과 같은 기술에 의해 기록될 수 있다. 그런 다음, 소스-드레인 전극들간의 채널 갭은 미세절단법에 의해 한정된다. 액티브 매트릭스 디스플레이는 TFT들의 그러한 일정한 어레이가 특히 유용한 예이다.
유사한 방식이 돌출부와 같은 일정한 포인트 어레이를 갖춘 미세절단 도구에서 시작하는 다층 배선 방식용 비아-홀들의 제조에 적용될 수 있으며, 이후 선택된 비아 홀들을 채워 원하는 회로 기능을 제공한다.
다른 예는 디바이스의 서로 다른 층들에서의 피쳐들이 동일한 마스터 상에서 서로 다른 높이의 쐐기들을 한정함으로써 선택적으로 절단될 수 있는 방법을 나타낸다. 마스터의 쐐기들을 한정하는 에칭 프로세스가 연속적인 단계들로 수행되어, 예를 들어 에칭 마스크의 리소그래피 피쳐들의 폭을 가변시킴으로써 서로 다른 높이들을 갖는 쐐기들의 몇 개의 패턴들을 한정할 수 있다. 그러한 마스크는 단일의 엠보싱 단계에서 디바이스의 몇 개의 층들에서의 중요한 디바이스 치수들을 한정하는데 유용하다.
바람직하게, 도구는 절단될 재료들에 제공되는 절단면(cutting face)을 가지며 이로부터 절단 돌출부들이 돌출한다. TFT의 전도 전극들 및/또는 회로 또는 디스플레이 디바이스의 배선들의 일부(아래를 참조하라)는 예를 들어 콜로이드 현탁액의 프린팅법에 의해서나 사전-패터닝된 기판에 대한 전기도금법에 의해 증착될 수 있는 무기체의 전도체들(inorganic conductors)로부터 형성될 수 있다. 모든 층들이 용액으로부터 증착되지는 않는 디바이스들에서, 디바이스의 하나 이상의 PEDOT/PSS 부분들은 진공 증착 전도체와 같은 불용성의 전도성 재료로 대체될 수 있다.
반전도성 층에 있어서, 10-3 cm2/Vs를 초과하는, 바람직하게는 10-2 cm2/Vs를 초과하는 적절한 전계 효과 이동도를 보이는 임의의 용액 처리가능 공액 중합체 또는 저중합체 재료(oligomeric material)가 이용될 수 있다. 적절한 재료들은 예를 들어 H.E. Katz, J. Mater. Chem. 7, 369(1997), 또는 Z. Bao, Advanced Materials 12, 227(2000)에 개시되어 있다. 다른 가능성은, 가용성 측면 연쇄들(solubilising side chains)(J.G. Laquindanum 등의 J. Am. Chem. Soc. 120, 664 (1998))을 갖는 작은 결합 분자들, 용액으로부터 자기-조립되는 반전도성 유기체-무기체 하이브리드 재료들(C.R. Kagan 등의 Science 286, 946 (1999)), 또는 나노입자들(B. A. Ridley 등의 Science 286, 746 (1999))과 같은 용액-증착 무기체의 반도체들을 포함한다.
상기 반전도성 재료는 또한 진공 또는 플라즈마 증착 기술들에 의해 증착되는 박막 실리콘과 같은 무기체의 반도체가 될 수 있다.
전극들은 잉크젯 프린팅법이 아닌 기술들에 의해 코스-패터닝될 수 있다. 적절한 기술로는 소프트 리소그래피 프린팅법(J. A. Rogers 등의 Appl. Phys. Lett. 75, 1010(1999)), 스크린 프린팅법(Z. Bao 등의 Chem. Mat. 9, 12999 (1997)), 및 광리소그래피 패터닝법(WO 99/10939를 참조하라) 또는 도금법이 있다. 잉크젯 프린팅법은 우수한 레지스트레이션을 갖는 대규모 영역 패터닝에 특히 적절하며, 특히 유연성 있는 플라스틱 기판에 대해 적절한 것으로 고려된다.
디바이스(들)은 퍼스펙스(Perspex), 또는 폴리에테르술폰과 같은 유연성 있는 플라스틱 기판과 같은 다른 기판 재료에 증착될 수 있다. 바람직하게, 그러한 재료는 시트의 형태로 되어 있고, 바람직하게 중합체 재료이며, 투명한 재료 및/또는 유연성 있는 재료이다.
양호하게, 디바이스 및 회로를 구성하는 모든 층들과 구성요소들이 용액 프로세싱 및 프린팅 기술들에 의해 증착되고 패터닝되지만, 반전도성 층과 같은 하나 이상의 구성요소들은 또한 진공 증착 기술들에 의해 증착되거나 광리소그래피 프로세스에 의해 패터닝될 수 있다.
상술한 바와 같이 제조된 TFT들과 같은 디바이스들은 하나 이사의 그러한 디바이스들이 서로 통합되거나 다른 디바이스들에 통합될 수 있는 보다 복잡한 회로 또는 디바이스의 일부가 될 수 있다. 어플리케이션의 예로는, 디스플레이 또는 메모리 디바이스, 또는 사용자-정의 게이트 어레이 회로용 논리 회로 및 액티브 매트릭스 회로가 있다.
미세절단 프로세스는 그러한 회로들의 다른 구성요소들을 마찬가지로 패터닝하는데 사용될 수 있다. 한 가지 방법은 액티브 매트릭스 디스플레이의 픽셀 전극들에 대한 패터닝이다. 고해상도 디스플레이에 있어서, 각각의 픽셀의 광학 상태(예를 들어, 액정, 유기체 또는 중합체 발광 다이오드)는 픽셀 전극들 각각에 인가되는 전압에 의해 제어된다. 액티브 매트릭스 디스플레이에 있어서, 각각의 픽셀은 TFT와 같은, 전압 래치를 포함하며, 상기 TFT는 픽셀 상의 전압을 유지하는 동안 다른 픽셀들이 어드레스되어 기록된다. TFT들 및 어드레싱 라인들이, 예를 들어 픽셀 전극의 아래에 위치하고 비아 홀을 통해 픽셀 전극과 접속하는, 픽셀 전극들과 같은 디바이스의 다른 층들에 있다면, 연속적인 픽셀 전극의 미세절단으로 인해 매우 높은 유효구경비율(aperture ratio) 디스플레이가 생길 수 있으며, 상기 유효구경비율은 미세절단 홈들의 작은 폭에 의해서만 제한된다.
강제로 이동시키는 단계 동안 미세절단 도구를 다층 구조와 동일한 온도로, 예를 들어 5℃ 내로 유지하는 것은 장점이 있다. 대안적으로, 상기 미세절단 도구와 상기 다층 구조는 서로 다른 온도가 될 수도 있으며, 그래서 미세절단 도구의 온도는 상기 강제로 이동시키는 단계 동안 다층 구조의 온도와는 다른 5℃ 이상이 될 수 있다.
본 발명은 상술한 예들에 제한되지 않는다. 본 발명의 양상들은 여기에 기재된 개념들의 모든 새로운 및/또는 독창적인 양상 및 여기에 기재된 특징들의 모든 새로운 및/또는 독창적인 조합들을 망라한다.
본 발명의 출원인은 본 발명이 상술한 임의의 규정의 범주에 의한 제한를 벗어남이 없이, 특징들의 함축적이든 명백하게든 또는 그것들의 어떠한 일반화이든 여기에 기재된 특징들 또는 특징들의 조합을 포함할 수 있다는 사실에 주목한다. 위에서 언급한 바와 관련해서 본 발명의 범주 내에서 다양한 변형이 이루어질 수 있다는 것은 당업자에게는 자명하다.
도 1은 PMMA, 폴리(비닐페놀)(PVP), 폴리(스틸렌)(PS) 또는 폴리이미드(PI)와 같이 두껍고 부드러운 절연 중합체 지지체의 상부의 PEDOT/PSS로 이루어지는 박막의 고체 상태 엠보싱의 개략도를 도시한다. 절연 중합체 막은 프로필렌 글리콜 메틸 에테르 아세테이트(PVP) 및 시클로펜타논(PMMA)의 15~30 중량 % 용액으로부터 스핀 코팅법에 의해 7059 유리 기판 상에 증착되며, 그 결과 2-3 ㎛의 박막이 생긴다. PEDOT의 증착 전에, 절연 중합체의 표면은 O2 플라즈마 처리에 의해 친수성(hydorphillic)으로 되어 PEDOT 막의 부착성을 증진시킨다. 그런 다음 PEDOT/PSS(바이엘사(Bayer corporation)에서 시판하는 베이트론(Baytron) P)의 800Å 막이 물 분산(water dispersion)으로 스핀-코팅된다. 엠보싱은 60분 동안 약 1 ㎏/㎟의 하중으로 150℃(PVP), 100℃(PS), 105℃(PMMA)의 온도에서 수행된다. 다른 프로세싱 조건들도 또한 만족스런 결과들을 나오게 하는 것으로 나타났다. 다음에, 샘플은 압력 및 마스터를 제거하기 전에 실내 온도로 식혀진다.
본 발명에 따른 방법에서 중요한 점은 미세절단 프로세스 동안 중합체 기판이 고체 상태에 있다는 점이다. 따라서, 비정질 중합체들에 있어서 상기 방법은 유리 전이 온도 Tg 근방에서 수행된다. 후자의 온도는 일반적으로 잘 알려져 있으며 예를 들어 중합체 핸드북(Eds., J. Brandrup, H. Immergut, E. A. Grulke, John Wiley & Sons., New York, 1999)에서 확인될 수 있거나 표준 열 분석법(standard thermal analysis methods)에 따라 용이하게 결정될 수 있다. 바람직하게, 본 발명에 따른 미세절단 프로세스는 Tg보다 약 50℃ 작고 Tg 보다 약 50℃ 큰 온도 범위, 보다 바람직하게는 Tg보다 약 40℃ 작고 Tg보다 약 40℃ 큰 온도 범위에서 수행된다. 가장 바람직한 것은 Tg보다 약 25℃ 작고 Tg 보다 약 25℃ 큰 온도 범위이다. 반결정 중합체들에 있어서 본 발명에 따른 미세절단 방법은 상기 대략적인 유리 전이 온도 Tg와 융해 온도(melting temperature)간의 온도 상황에서 수행된다. 후자의 온도들은 일반적으로 잘 알려져 있고 예를 들어 중합체 핸드북에서 확인될 수 있거나 표준 열 분석법에 의해 용이하게 결정될 수 있다. 바람직하게, 미세절단 프로세스는 Tg 보다 약 50℃ 작고 Tm 보다 약 1℃ 작은 온도 범위, 보다 바람직하게는 Tg 보다 약 25℃ 작고 Tm 보다 2℃ 큰 온도 범위에서 수행된다. 가장 바람직한 것은 Tg 내지 Tm 보다 약 5℃ 작은 온도 범위이다. 마스터에 가해지는 하중 및 마스터가 적용되는 동안의 시간 주기와 같은, 다른 프로세싱 파라메터들은 덜 중요하며 하나 이상의 층들을 관통하는 마스터의 원하는 관통이 유효화되는 것을 보장하도록 용이하게 조정될 수 있다.
상기 프로세스의 다른 중요한 특징들 중 하나는, 엠보싱될 마스터 또는 기판은 엠보싱 동안의 압력이 균등질 방식(homogeneous way)으로 전달되는 연질의 고무 재료와 접촉될 수 있어서 가는 홈들의 균등한 깊이가 기판 전체에 걸쳐 얻어질 수 있다는 것이다.
폴리스틸렌 술폰산(PEDOT/PSS)으로 수소화된 폴리(3,4-에틸렌디옥시디오펜)과 같은 전도 중합체 막은 금 또는 은과 같은 무기체 금속의 경질의 폴리크리스탈 막과는 매우 다른 기계적, 탄성적 및 부착성 속성들을 갖는다는 것에 주목해야 한다. 그러므로, 경질 막들을 프로세싱하는 기술들은 일반적으로 중합체 막 프로세싱까지 확장되지 못한다.
도 2는 PMMA 상의 미세절단 PEDOT 막에 대한 환경 주사 전자 현미경법(ESEM) 이미지들을 도시한다. 이 경우의 실리콘 마스터는 날카로운 쐐기형 돌출부들의 병렬 어레이로 이루어진다. 미세절단 홈들의 측면 크기, 예를 들어 EPDOT 전극들 사이의 분리 갭은 쐐기 모양과 톱니 모양 깊이에 의해 결정된다. 본 발명의 발명자들은 70°의 오프닝 각(opening angle)을 갖는 쐐기를 이용해서, 0.6㎛ 이하의 갭들과 약 1.5㎛의 톱니 모양 깊이를 갖는 가는 홈들에 의해 분리되는 PEDOT의 병렬 스트라이프들의 패턴들을 제조하였다.
몇몇 경우에서 매 두 번째 라인만이 미세절단되었음이 확인되었다. 몇몇 환경에서 이것은 받아들여질 수 있지만, 회피되어야만 한다면, 예를 들어 PEDOT의 증착 이전에 중합체 지지체의 부착 프로모터(adhesion promoters) 또는 플라즈마 처리를 이용함으로써, 하부의 중합체 지지체에 대한 PEDOT 층의 부착을 증진시키는데 도움이 된다는 것이 확인되었다.
다른 예는 고체 상태 엠보싱이 직접 프린팅법과 결합되어 모든 중합체 트랜지스터 디바이스들 및 집적 TFT 회로들을 한정할 수 있는 방법을 나타낸다. 본 발명의 발명자들은 미크론 이하의 해상도를 갖는 TFT의 소스 및 드레인 전극들간의 액티브 채널 영역을 정확하게 한정하기 위해 전도 중합체 막들의 미세절단법을 사용한다. 본 발명의 발명자들은 고체 상태 엠보싱을 잉크젯 프린팅법이나 스크린 프린팅법과 같은 직접 프린팅 기술들과 결합한다. 이것은 본 발명의 발명자들로 하여금 이산 TFT 디바이스들과 전용의 집적회로들을 제조할 수 있게 하고, 전도 재료들을 포함하지 않는 디바이스들 사이에 영역들이 생기게 한다. 증기법, 스핀 코팅법 또는 블레이드 코팅법과 같은 박막 증착 기술들과 결합하는 미세절단법은 미세 영역들 내의 전도 재료들의 제거에만 가능하다는 것에 주목하라. 다음의 특징들은 중요하다.
- 미세절단법과 직접 프리팅법의 결합: 엠보싱 이전에 기판 위의 전도 코스 패턴들(conducting coarse patterns)을 한정하기 위해 매우 다양한 프린팅 기술들이 이용될 수 있다. 전도 중합체 전극들은 잉크젯, 또는 스크린 프린팅 또는 마이크로몰딩 기술들과 같은 기술들에 의해 직접적으로 증착될 수 있다. 전극들의 전기적 전도성을 증가시키기 위해, 무기체 금속의 후속의 전극위치를 위한 템플릿(tempalte)으로서 프린팅된 전도 중합체 패턴을 사용할 수 있다. 이 경우 전도 중합체 및 무기체 금속막으로 이루어지는 2층이 미세절단된다. 대안적으로, 전도층의 무전극 플레이팅을 초기화하기 위해 후속으로 사용될 수 있는 (예를 들어, 잉크젯 또는 미세접촉 프린팅법에 의해) 층이 프린트될 수 있다(H. Kind 등의 Langmuir 2000, 6367(2000)을 참조). 또 다른 방법은 유기금속 화합물 또는 전도 입자들(Kydd 등의 WO 98/37133을 참조)로 이루어지는 콜로이드 현탁 재료와 같은 전도층에 대한 용액 처리가능 프리커서(solution-processible precursor)의 직접 프린팅법이다.
제2 단계에서, 그런 다음 전극 패턴은 고체 상태 엠보싱에 의해 미세절단되어 미세 소스(S)-드레인(D) 분리를 한정한다. 도 3은 간단한 직사각형 전극 패턴들의 어레이 및 배선들이 직접 프린팅법에 의해 증착되며, 그런 다음 서로 맞물리는 소스-드레인 전극들을 한정하는 쐐기들을 포함하는 마스터로 엠보싱되는 가능성 있는 구조를 도시한다. 서로 맞물리는 전극들은 작은 영역에서 큰 채널 폭을 갖는 TFT들의 형성을 가능하게 하기 때문에 장점이 있다.
- 레지스트레이션(registration): 원리적으로, 엠보싱된 채널은 이전에 증착된 코스 전극 패턴과 관련해서 정확하게 정합되어야만 한다. 이것은 광학 위치선정법을 이용하는 마스크 조정기(mask aligner)로 엠보싱 단계를 수행함으로써 달성될 수 있다. 그렇지만, 레지스트레이션 발생은 마스터와 코스 전극 패턴이 하나 이상의 방향으로 주기적으로 되어 있는 도 3에 도시된 것과 같이 주기적인 TFT 어레이들을 한정함으로써 대부분 극복될 수 있다. 이 경우 얼라인먼트 요구는 덜 중요하다. 집적 TFT 회로들을 제조하기 위해 어레이의 개별적인 TFT들은 프린트된 배선들 및 비아-홀 배선들(via-hole internnects)로 접속될 수 있다(아래 참조).
- 전기적 및 구조적 보전: 엠보싱 단계에 의한, TFT 층들 특히 절연 게이트 유전체에 대한 손상을 회피하기 위해, 본 발명의 발명자들은 TFT 층들이 상부에 형성되고 그 후 엠보싱된 소스-드레인 패턴이 형성된 상부-게이트 TFT 구조를 선택한다. 도 4에 도시된 바와 같이 반전도성 중합체 및 게이트 절연 중합체의 얇은 층들이 용액으로부터 증착된 후 전도 중합체 게이트 전극(G)에 대한 직접 프린팅이 수행된다. 낮은 벌크 전도성을 갖는 결합된 중합체들에 있어서 반전도성 중합체 층의 패터닝을 필요로 하지 않다. 이러한 층 구조의 형성은 하부 층들의 용해(dissolution) 및 팽창(swelling)을 회피하기 위해 용매(solvents)의 주의 깊은 선택을 필요로 한다. 그렇지만, TFT의 서로 다른 중합체-중합체 인터페이스에 대한 적절한 구조적 보전은 극성 및 비극성 용매의 교대 시퀀스를 이용해서 달성될 수 있다는 것이 밝혀졌다(Sirringhaus 등의 UK 0009911.9를 참조). 재료들에 대한 한 가지 가능성 있는 시퀀스가 도 4에 표시되어 있다.
- 구조적 자기-조직화(structual self-organisation): 높은 전하 캐리어 이동도를 얻기 위해 반전도성 중합체 층은 매우 체계화될 필요가 있는데 이는 자기-조직체 메커니즘을 이용함으로써 달성될 수 있다. 다양한 자기-조직화 반전도성 중합체들은 레지오레귤라(regioregular) 폴리-3-헥실디오펜(P3HT)처럼 사용될 수 있고, 폴리-9, 9'-디오틸플루오르-코-디디오펜(dioctylfluorene-co-dithiophene)(F8T2)와 같은 폴리플루오르 공중합체들처럼 사용될 수 있다. 도 4에 도시된 바와 같은 디바이스들에서, 채널들은 엠보싱된 가는 홈들 내에 형성된다. 홈의 지형상의 프로파일은 반전도성 중합체의 얼라인먼트를 유도하는데 사용될 수 있다. 이중의 엠보싱도 또한 사용될 수 있다. 중합체 지지체는 TFT 채널에 평행한 중합체 지지체의 가는 홈들을 정의하기 위해, PEDOT S/D 층의 증착 이전에 한 번 엠보싱될 수 있다. 엠보싱은 고체 상태에서 수행되기 때문에, 이 릴리프는 제2 직각 엠보싱 단계 동안 유지되어 채널을 한정한다(N. Stutzmann 등의 Adv. Mat. 12, 557(2000)을 참조). F8T2와 같은 액정 반전도성 중합체가 사용되면(H. Sirringhaus 등의 Appl. Phys. Lett 77, 406 (2000)), TFT 채널에 평행한 중합체 체인들의 주도적인 얼라인먼트가 제 1 엠보싱 패턴을 얼라인먼트 층(J. Wang 등의 Appl. Phys. Lett 77, 166 (2000))으로 사용해서 유도될 수 있다.
다른 예는 수직 중합체 TFT 디바이스들을 제조하는데 사용될 수 있는 중합체 다층 구조에서 수직 측벽들을 한정하는 방법을 나타낸다.
수직 TFT(예를 들어, A. Saitoh 등의 Jpn. J. Appl. Phys. 36, 668, (1997)을 참조)에서, 채널 길이는 평면형 TFT의 경우 고해상도 패터닝 단계와 반대로 증착된 층들 중 하나의 두께에 의해 한정된다. 하나의 가능한 구성에서, 금속형 구성은 얇은 유전층에 의해 분리되는 소스 및 드레인 전극 층들로 이루어지는 다층에 먼저 증착되며, 상기 유전층의 두께는 TFT의 채널 길이에 의해 결정된다. 그런 다음 수직 측벽이 화학적 에칭 프로세스와 같은 적절한 수단에 의해 형성된다. 반전도성 및 절연층들은 측벽들에 증착된 후 게이트 전극에 증착된다. 수직 TFT들은 무기체 재료들을 사용해서 제조되었다. 상기 무기체 재료들은, 고비용의 리소그래피 도구들을 필요로 하지 않고 향상된 회로 속도와 구동 전류를 제공하면서 마이크로미터 이하의 채널 길이들의 형성을 허용하기 때문에 유용하다.
수직 중합체 TFT들은, 수직 측벽들의 형성 및 진정한 수직 측벽에 대한 중합체 층들의 등각 용액 코팅법(conformal solution coating)과 관련된 어려움들 때문에, 여기서는 실증되지 않았다. 측벽들을 형성하기 위한 화학적 에칭 방법들은, 공통의 유기체 용매들 내의 중합체들의 높은 가용성(solubility)의 문제 및 무기체 반전도체들의 경우에는 에칭을 하나의 결정학적 방향으로 빠르게 진행하게 하고 다른 경우에는 잘 한정된 페시트들(facets)의 형성을 허용하는 이방성 에칭 메커니즘들의 부족으로 인한 문제를 내포한다.
고체 상태 엠보싱은 이러한 중합체의 특정한 어려움들을 극복하고 잘 제어된 방식으로 측벽들을 한정하기 위한 새로운 방법을 제공한다. 도 5는 엠보싱된 가는 홈의 의사-수직 경사진 측벽 위에 채널이 형성되는 수직 중합체 TFT의 구조를 도시한다. 초기의 층 구조는 직접 프린팅법에 의해 코스-패터닝되고 층 PI 또는 PVP와 같은 절연 중합체 층에 의해 분리되는 2개의 전도 중합체 층들로 구성된다. 상기 절연층은 스핀 코팅법에 의해 증착될 수 있다. 절연 스페이서 층의 두께는 2㎛보다 작아야 하며, 바람직하게는 1㎛보다 작아야 하고, 가장 바람직하게는 0.5㎛보다 작아야 한다. 최소 두께, 즉 이러한 방식으로 달성될 수 있는 채널 길이는 마스터와 중합체 층들간의 마찰력에 의해 제한된다. 마찰은 엠보싱 동안 상부 전도 중합체의 립들(lips)의 하향 이동을 야기하는 경향이 있다. 이것은 스페이서 층의 두께가 너무 작으면 두 개의 전도 중합체 층들 사이에 단락(electrical short)을 야기할 수도 있다. 마찰은 마스터의 마스터와 중합체 층들 또는 다른 마찰-감소 윤활제들 사이의 부착성을 최소화 하기 위해 기능적 자기-조립 표면 단층(functional self-assembled surface monolayer)의 증착과 같은 화학적 변형에 의해 최소화 될 수 있다. 엠보싱 단계 후 디바이스는 반전도성 중합체와 게이트 절연 중합체의 등각 층을 증착시킴으로써 완성될 수 있다. 등각 코팅법은 마스터의 오프닝 각 α에 의해 한정되는 측벽의 유한 경사(finite inclination)에 의해 촉진된다. 마지막으로 게이트 전극 패턴은 측벽과 오버래핑되는 가는 홈에 프린팅될 수 있다. 적절하게 한정되는 프린팅 소스-드레인 패턴들에 의해 TFT 동작은 각각의 가는 홈의 양쪽 측벽들 상에서 행해질 수 있다.
본 발명의 일실시예에 따른 수직 트랜지스터들은 다음의 방식으로 제조되었다. 먼저, 비정질 폴리에틸렌 테레프탈레이트, PET, 막(두께 = 0.25 ㎜; Goodfellow) 크실렌(올드리치(Aldrich))의 초음파 처리(sonication)에 의해 세척되고 이어서 60초 동안 50 와트에서 산소-플라즈마 처리가 행해진다. 그런 다음, 1 x 5 ㎚ 크기 및 40 ㎚의 두께로 이루어지는 사전 구성된 골드 패드들(gold pads)이 적절한 새도우 마스크를 활용해서 열적으로 수분증발된다(evaporate). 스핀-코팅법을, 10 Wt% 폴리(비닐페놀), 이소프로필 알콜(isopropanol)의 PVP(Mw
도 10은 PET 기판(도 9 참조) 상의 폴리비닐페놀의 얇은 층에 의해 분리되는 골드 전극의 2중의 층을 미세절단함으로써 제조된 수직 중합체 TFT의 출력 및 전달 특성을 도시한다. 이 예에서의 반전도성 중합체 층은 상부에 증착되는 PMMA의 게이트 유전층을 갖는 레지오레귤라 폴리-3-헥실디오펜(P3HT)으로 이루어지는 층이다. 클린 p형 축적 동작이 관찰될 수 있다. 대기(atmosphere)에 대한 P3HT의 노출을 회피함으로써(비활성 질소 대기 하에서의 프로세싱) P3HT의 도핑을 최소화 하기 위해 주의를 기울였지만 디바이스는 P3HT의 약간의 잔류 도핑으로 인해 정상적이지는 못하다. 그러나, 가장 중요한 것은, 소스-드레인 전극들 사이에서 단락은 관찰되지 않는다는 것이며, 이것은 미세절단 기술이 서로 다른 층들에서 단락을 일으킴이 없이 다층 스택의 보전을 유지할 수 있다는 명백한 증거이다.
이것은 전극들을 갖는 수직 측벽들을 서로 다른 층들에서 한정하는데 미세절단이 사용될 수 있는 넓은 범위의 디바이스 어플리케이션에 대한 방법을 나타낸다. 이러한 수직 측벽들을 갖는 다른 유용한 구조들의 예로서는 애노드와 캐소드(서로 다른 재료들로 형성됨)가 서로의 상부에 스택되는 수직 발광 다이오드들이다(도 13 참조). 이러한 미세절단 홈이, 굴절률이 기판의 굴절률보다 높고 또한 애노드와 캐소드를 분리하는 유전체 중합체 스페이서 층의 굴절률보다 높은 공액중합체(conjugated polymer)와 같은 발광 재료로 채워지면, LED로부터의 광이 도파관에 결합될 수 있다. 상기 광은 엠보싱된 홈 내에서 동일한 기판 상의 몇몇 다른 위치로 안내될 수 있으며 여기에서 상기 광은 상기 LED와 동일한 방식으로 형성되는 수직 광검출기에 의해 검출될 수 있다. 이것은 집적 광학 통신 회로들의 간단한 제조 방법을 제공한다.
이 방식으로 제조될 수 있는 다른 유용한 디바이스는 전기적으로 구동되는 레이저이다. 최근, 유기체 단일 크리스탈에 기초하는 전기적으로 구동되는 레이저가 실증되었다(Schon 등의 Science 289, 599 (2000)). 디바이스 아키텍처는 유기체 단일 크리스탈의 양측 상에 형성되는 TFT 디바이스들에 기초를 두고 있으며, 이 유기체 단일 크리스탈에서는 크리스탈의 반대측들로부터 전자 및 홀이 주입된다. 도파(waveguiding)는 게이트 전극의 높은 굴절률에 의해 TFT들의 병렬 채널을 따라 이루어진다. 그렇지만, 크리스탈의 반대 측면들 상에 있는 디바이스들의 정교한 얼라인먼트를 요구하는 제조 방법은 집적에 적절하지 않다. 여기서, 본 발명의 발명자들은 집적회로 제조에 보다 적합한 고체 상태 엠보싱에 의해 유사한 디바이스 아키텍처를 제조하는 방법을 제안한다. 개략도가 도 14에 도시되어 있다. p-채널은 미세엠보싱된 홈에 증착되는 반전도성 층의 바닥 측 상에 제조될 수 있고, 반면에 n-채널은 층의 상부에 형성될 수 있으며, 그 반대도 가능하다. 방출된 광의 도파는 상술한 바와 같이 달성될 수 있다. 레이저 액션을 필요로 하는 광학 피드백은, 예를 들어 레이저 시퀀스를, 레이저 도파관에 수직인 방향으로 홈들로 이미 엠보싱되어 있는 기판에 증착함으로써 달성될 수 있다.
수직 측벽들은 또한 도 15에 도시된 바와 같이 측면 p-n 접합과 같은 반전도성 층들 사이에 잘 한정된 인터페이스들을 형성하는데 사용될 수 있다.
다른 예는 중합체 패턴들의 용액 증착(solution deposition)을 지도하고 제한하는 표면 자유 에너지 패턴들을 제조하는데 사용될 수 있는 표면 릴리프 특징들을 형성하는 방법을 나타낸다.
중합체 패턴들을 증착시키기 위한 많은 직접 프린팅 기술들은 비교적 낮은 분해능(resoluton)을 가지며, 이것은 수 마이크로미터의 치수를 갖는 정교한 특징들 및 라인들의 형성을 방해한다. 잉크젯 프린팅의 경우, 예를 들어, 상기 분해능은 잉크젯 작은 방울들의 제어되지 않은 확산 및 비행 방향의 통계적 변화에 의해 20-50㎛로 제한된다. 상기 분해능은 표면 자유 에너지의 사전 제작된 패턴을 포함하는 기판으로의 프린팅에 의해 현저하게 향상될 수 있음이 밝혀졌다. 물의 용액에 증착되는 PEDOT/PSS의 경우 상기 작은 방울들의 확산은 PEDOT 증착이 친수성 표면 영역들에 정확하게 제한되도록 소수성 방수 뱅크들(hydrophobic repelling banks)을 사용함으로써 제어될 수 있다. 다른 기술들은, 친수성 유리 기판의 상부의 소수성 폴리이미드 층의 광리소그래피 패터닝 또는 자기-조립 단층의 광패터닝과 같은 표면 자유 에너지 패턴을 제조하는데 실증되었다(Sirringhaus 등의 UK 0009915.0).
표면 자유 에너지 패턴을 발생하기 위한 다른 기술은 소프트 리소그래픽 스탬핑이다(예를 들어 Y. Xia 등의 Angew. Chem. Int. Ed. 37, 550 (1998)을 참조하라). 여기서 표면 릴리프 특징들을 포함하는 소프트 스탬프는 폴리(디메틸실록산)(PDMS)의 용액을 패터닝된 마스트 위에 쏟아부음으로써 제조된다. 그 마스터가 경화되어 벗겨진(peeling off) 후, 상기 스탬프는 자기-조립 단층(SAM)의 용액에 노출되고 그런 다음 샘플 표면과 접촉하게 된다. 상기 SAM은 이러한 영역들 내의 스탬프에 선택적으로 전달되며, 이 영역들은 상기 스탬프와 직접 접촉하여 결과적으로 표면 자유 에너지의 국부 변형이 생긴다.
고체 상태 엠보싱은 엠보싱 단계에 의해 발생되는 지형상의 릴리프 특징들을 사용함으로써 재료의 증착을 엠보싱된 가는 홈들에 제한하는 우수한 자기-정합 방법을 제공한다.
재료의 용액이 가는 홈들을 포함하는 기판에 증착되면 그 용액은 모세관 힘(capillary force)에 의해 가는 홈들로 끌려가게 된다. 이것은 가는 홈들 내에 재료의 선택적 증착을 위한 메커니즘을 제공한다.
이 효과는 기판의 표면 에너지를 변형함으로써 향상될 수 있다. 엠보싱된 샘플이 자기-조립 단층에 노출된 편평한 소프트 스탬프와 접촉하게 되면, SAM의 전달만이 평면형 표면 영역들에서 발생하며 가는 홈들의 측벽 상에서는 발생하지 않는다. 편평한 스탬프들은 표면 릴리프, 즉 마스터 상의 패턴의 필요 없이, 상기 재료들과 소프트 리소그래피를 위해 개발된 공정을 이용함으로써 제조될 수 있다.
소프트 리소그래피에 대비되는 이 기술의 흥미로운 장점들 중 하나는 이전의 증착된 패턴과 관련해서 어떠한 얼라인먼트나 레지스트레이션을 필요로 하지 않는다는 점이다. 예를 들어 도 6에 도시된 바와 같이 TFT의 게이트 전극의 프린팅에 대한 자기-정합 자유 에너지 패턴을 제조하는 우수한 방법이 허용된다. 게이트 절연층의 평면형 표면 영역들이 소수성으로 되도록 변형되면, 예를 들어 물에서 PEDOT/PSS의 잉크젯 프린팅된 게이트 전극의 증착은 소수성 표면 영역들로의 확산 없이 가는 홈들로 제한된다. 이것은 소스/드레인과 게이트 전극들간의 작은 중첩 용량(capacitance)을 갖는 자기-정합 TFT의 제조를 허용한다. 이 특징은 수직 TFT들의 상황에서 특히 유용한데, 왜냐하면 지형상의 홈에 의해 제공되는 프리팅된 게이트 전극들의 자기-정합은 수직 트랜지스터 디바이스 아키텍처의 일반적인 문제들 중 하나를 극복하기 때문이다. 대부분의 수직 트랜지스터들은 수직 금속화의 어려운 얼라인먼트로 인해 소스-드레인과 게이트 전극들간의 큰 중첩을 겪는다. 용량의 감소에 따라, 엠보싱된 수직 트랜지스터들을 이용하는 집적회로는 개선된 스위칭 시간 및 보다 우수한 팬-아웃(fan-out)을 보인다.
이러한 표면 패터닝을 위한 재료들의 한 가지 가능한 선택은 PVP의 게이트 절연층을 이용하는 것이다. PVP는 각각의 페닐 링에 부착되는 수산기들로 인해 적당한 극성의 중합체이다. 그 표면은, 물의 접촉 각(contact angle)이 30°보다 작게 되도록 간단한 산소 플라즈마 노출에 의해 훨씬 더 친수성으로 만들어질 수 있다. 그렇지만, PVP는 가용성이 아니므로, 용해됨이 없이 수용액으로부터 PEDOT/PSS 게이트 전극의 증착을 허용한다. 그 표면은 알킬트리클로로실란 또는 플르오르화 알킬트리클로로실란의 자기-조립 단층에 대한 노출에 의해 소수성으로 만들어질 수 있다. 60°를 초과하는 접촉 각들이 달성될 수 있다. 이 접촉 각 차이는 수용액으로부터 친수성 표면 영역들로 잉크젯 증착된 PEDOT/PSS 작은 방울들의 증착을 한정하기에 충분하다.
구성의 상부 부분을 표면 변형하는 대안의 방법은 증발법(evaporation)과 같은 증기 프로세스를 사용하는 것이며, 이 증발법에서는 증기가 정확한 각도로 상부 표면으로 향하게 된다. 이것은 리세스의 측면들로 하여금 그 리세스의 적어도 보다 깊은 부분들을 증기로부터 차단하게 하여 그 리세스의 상부 부분들 및 상부 표면만이 표면처리된다.
스탬핑에 의한 표면 변형을 덜 요구하는 그러한 표면 사전패터닝법에 대한 대안의 방법이 도 7에 도시되어 있다. 폴리(디옥틸플르오르)(F8)과 같은 소수성 중합체 층이 PVP와 같은 친수성 층의 상부에 스핀 코팅되면, 표면 자유 에너지 패턴은 친수성 중합체가 가는 홈들의 측벽들 상에 노출될 때의 엠보싱에서 자동적으로 형성된다. 이 방법은 유사한 방식으로 예를 들어, 전용의 패턴을 갖는 배선들의 고밀도 어레이들을 제조하기 위해, 잉크젯 프린팅과 결합하여 정교하게 분리되는 라인 특징들을 한정하는데 이용될 수 있다.
다른 예는 비아-홀 배선을 형성하는 방법을 실증한다.
상술한 유형의 디바이스들을 사용하는 집적 TFT 회로들을 형성하기 위해, 서로 다른 층들에 있는 전극들과 배선들 사이에 비아 홀 배선들을 제작할 필요가 있다. 그러한 비아-홀들을 제조하기 위한 다른 방법들은 실증되어 있는데, 예를 들면 잉크젯 프린팅법을 사용하는 유전체층들의 국부 에칭법(H. Sirringhaus 등의 UK0009917.6), 포토리소그래피 패터닝법(G.H. Gelinck 등의 Appl. Hphs. Lett. 77 1487 (2000)), 또는 기계적 스티칭 머신(mechanical stitching machine)을 사용하는 시리얼 홀 펀칭법이 있다.
고체 상태 엠보싱은 도 8에 도시된 바와 같은 그러한 비아-홀 배선들을 오픈시키는 대안의 방법을 제안한다. 마스터가 날카로운 피라미드들의 어레이를 포함하면(N. Stutzmann 등의 Adv. Mat. 12, 557 (2000)), 엠보싱은 하부의 전도성 전극의 표면을 노출하는 유전체 층을 통해 작은 직경의 피라미드식 미세절단을 발생하는데 사용될 수 있다. 홈은 이후의 프린팅 단계에서 전도성 중합체로 채워질 수 있다. 이 프로세스는 또한 절연성 및 반전도성 중합체의 시퀀스들을 포함하는 보다 복잡한 다층 구조에도 적용될 수 있다.
비아-홀의 크기는 피라미드식 쐐기와 그 톱니 모양 깊이의 크기에 의해 한정된다. 70°의 오프닝 각을 갖는 쐐기를 사용해서 치수가 수 마이크로미터인 홀들 또는 마이크로미터이하의 치수를 갖는 홀들이 제조될 수 있다. 비아 홀들의 작은 크기는 고밀도 집적회로를 제조하는데 있어 중요하다.
그러한 프로세스의 장점들 중 하나는 많은 수의 배선들의 병렬식 형성을 허용한다는 것이며, 반면에 기계적 스티칭 또는 잉크젯 프린팅과 같은 기술들은 본질적으로 직렬식이다.
모든 상술한 실시예들에서 PEDOT/PSS는 용액에서 증착될 수 있는 임의의 전도성 중합체로 대체될 수 있다. 그 예로서는 폴리아닐린(polyaniline) 또는 폴리피롤(polypyrrole)이 있다. 그렇지만, PEDOT/PSS의 흥미있는 특징들 중 몇 가지는 (a) 고유하게 낮은 확산성을 갖는 중합체 도판트(PSS), (b) 우수한 열 안정성 및 공기중에서의 안정성, 및 (c) 공통 홀-운반 반전도성 중합체들의 이온화 전위에 잘 매칭되어 유효한 홀 전하 캐리어 주입을 허용하는
미세절단 도구는 그 위에 미세절단 돌출부들을 갖는다. 이것들은 쐐기, 톱니형 구조, 스파이크 및 그 밖의 것과 같은 날카로운 돌출 피쳐들의 형태를 적절하게 취한다. 이러한 미세절단 도구의 제조 프로세스 및 재료들은 미세절단 프로세스에 중요하지는 않다. 그러나, 도구가 만들어지는 재료는 유효하게 단단해야만 하며, 돌출부들은 상기 도구가 층들을 통한 절단이 가능하도록 충분히 날카로워야 한다. 상기 도구가 다층 구조의 상부 층을 통해 절단해야 하는 경우, 상기 피쳐들의 높이 h는 절단될 층 또는 층들의 두께 d를 초과해야 한다. 이러한 피쳐들의 특징적인 치수, 예를 들어 피쳐 높이 h는 바람직하게 1 ㎜ 과 1 ㎚ 사이의 범위에 있다. 보다 바람직하게는, 이러한 특징적인 치수는 100 ㎛ 과 5 ㎚ 사이이며, 가장 바람직하게는, 10 ㎛ 과 10 ㎚ 사이이다. 적절한 날카로움을 제공하기 위해, 이들 피쳐들의 돌출 엣지들에 대한 곡률 반경은 바람직하게 500㎚보다 작아야만 하고, 보다 바람직하게는 100 ㎚보다 작아야 하며, 가장 바람직하게는 10 ㎚보다 작아야 한다.
날카로운 돌출 피쳐들은 기하하적 구조(예를 들어, 선형 쐐기들)로 될 수 있거나, 서로 맞물리는 피쳐와 같이 보다 복잡한 기하하적 구조가 될 수 있다. 적절한 기하하적 구조의 예로는 원뿔형 또는 피라미드형 돌출부들의 어레이, 및 선형 돌출부들의 어레이를 들 수 있다. 하나의 유용한 구성은 돌출부들이 서로에 대해 일직선으로 늘어서거나 평행하게 늘어서는 것이다.
미세절단 도구는 적어도 하나의 절단 엣지를 적절하게 포함하며, 바람직하게는 다수의 엣지들을 포함한다. 후자는 하나의 단일 엠보싱/미세절단 단계로 복수의 디바이스들의 제조를 허용한다. 돌출 엣지들은 동일한 기하학적 구조로 되어 있거나 서로 상이할 수 있다. 예를 들어, 본 발명에 따른 미세절단 도구는 선형 엣지들의 어레이를 포함할 수 있으며(도 12의 평면도 참조), 이와 함께 예를 들어 미리 구성된 중합체 기판의 상부의 전기-전도성 층들(도 12)은 한 단계에서 절단되어, 예를 들어 박막 트랜지스터들과 같은 전기 디바이스들에서 사용하기 위한 전극들의 어레이를 유도할 수 있다.
다른 예에서 미세절단 마스터는 평면형이나 원통형이 될 수 있거나 또는 디바이스, 제조되어야 하는 디바이스 구성, 및 제조 프로세스에 가장 적합한 기하학적 구조는 모두 포함할 수 있다. 원통형 미세절단 도구들은 이것들이 오픈 릴식의 프로세스(reel-to-reel process)에서 연속적인 유연성 있는 기판의 엠보싱에 허용될 때 특히 유용하다(도 12를 참조하라). 오픈 릴식의 제조는 표준 배치 프로세스(standard batch process)보다 더 높은 처리량, 더 낮은 비용을 제공할 수 있다. 이러한 상황에서, 바람직하게는 엠보싱이 고체 상태에서 수행되는 것이 특히 중요하며, 이 고체 상태에서는 엠보싱된 홈들이 엠보싱된 도구가 수축된 후 자신들의 모양을 유지한다. 엠보싱이 액체 상태에서 수행되었다면, 미세절단 도구를 제거하기 전에 기판 온도를 감소시킬 필요가 있으며, 이것은 롤링 원통형 미세절단 도구에서는 달성하기 어렵다. 상기 유연성 있는 도구는 유연성 있는 플라스틱 구조로 구성될 수 있거나 다른 재료의 유연성 있는 시트, 예를 들어 실리콘의 얇은 시트가 될 수 있다.
본 발명의 일실시예에 따른 대규모 영역 미세절단 도구들은 예를 들어 동일한 또는 서로 다른 릴리프 구조들을 포함하는 복수의 미세절단 도구들을 결합시킴으로써 제조될 수 있다(도 16을 참조하라). 원통형 미세절단 도구들은 먼저 평면형 도구를 생성하여 제조될 수 있으며, 그 이후 상기 평면형 도구가 굴려지거나(rolling) 구부려진다(bending)(도 16을 참조하라).
적절한 마스터들은 예를 들어 이방성 에칭 기술들, 리소그래피 방법들, 전기도금법, 전기주조법 및 그 밖의 것을 포함하는 공지된 다양한 방법들에 의해 만들어질 수 있으나 이에 제한되지 않는다. 본 발명의 범주 내에서 상기 이방성 에칭 기술들은 적절한 피쳐들을 제조하는데 적용되는 가장 바람직한 기술인데, 왜냐하면 이러한 기술들은 대부분의 스트레이트-포워드 방식에서의 10㎚보다 작은 곡률 반경의 엣지들을 갖는 피쳐들을 도출할 수 있기 때문이다. 특히, 단일의 크리스탈 또는 폴리크리스탈 무기체 재료의 이방성 에칭이 본 발명의 범주 내에서 고려된다. 가장 적절한 재료는 단일의 크리스탈 {100}이지만 본 발명은 이에 제한되지 않으며, 상기 단일의 크리스탈의 경우, 물 내의 포타지움 수산화물(KOH) 및 테트라메틸 암모니아 수산화물(TMAH)의 용액과 같은 이방성 에찬트(etchant)가 사용될 수 있다. {100} 실리콘과는 다른 재료들 및 상술한 것들과는 다른 이방성 에찬트는 예를 들어, 에칭 각 및 에칭 속도를 변화시키기 위해 사용될 수 있으며, 이것들은 마이크로 제조기술분야의 당업자에게는 자명하다. 또한, 예를 들어 서로 맞물리는 피쳐들을 생성하기 위해 필요한 직사각형 보다 복잡한 구조를 제조하는데 있어서, 서로 다른 보상 구조들을 통합하는 이방성 에칭 기술들이 사용될 수 있으며, 이 기술들은 원하는 에칭 깊이에 도달될 때까지 "손실성(sacrificial)" 빔이나 유사한 구조에 의해 코너부들이 보호되도록 설계되어 있다. 이러한 에칭 기술들은 또한 공지되어 있다(van Kampen, R. P. 및 Wolffenbuttel, R. F. J. Micromech. Microeng. 5, 91 (1995), Scheibe, C. 및 Obermeier, E. J. Micromech. Microeng. 5, 109 (1995), Enoksson, P. J. Micromech. Microeng. 7, 141 (1997)을 참조하라).
실리콘의 이방성 에칭은, 그 면들이 실리콘의 {111} 면들(faces)에 대응하는 돌출부들을 갖는 도구나 마스크로서 사용하기 위한 다이를 생성하기 위해 적절하게 이용될 수 있다. 이러한 면들 사이의 각은 70°(또는 보다 정확하게는 70.53°)이다. 실리콘 시트의 두께는 적절하게 약 300 미크론이다. 이방성으로 에칭하는데 사용될 수 있는 다른 재료들 - 적절한 다른 반전도성 재료들 - 이 사용될 수 있다.
미세절단 도구들은 이방성 에칭 기술들에 의해 예를 들어 실리콘 웨이버(silicon waver)로 먼저 날카로운 피쳐들을 생성함으로써 제조될 수 있다. 그 미세형상 웨이퍼는 그 자체가 도구로서 사용될 수 있거나 또는 그 후에 그 웨이퍼의 복제가 도구로서 사용하기 위해 제조될 수도 있다. 상기 웨이퍼가 원하는 도구의 네거티브로서 형성되면 상기 도구는 그 웨이퍼 상에 몰딩될 수 있다. 상기 웨이퍼가 원하는 도구의 포지티브 버전이면 상기 웨이퍼의 제1 복제가 만들어지고 그런 다음 그 도구는 그 제1 복제의 복제로서 형성될 수 있다. 복제들은 열가소성 및 열경화성 중합체들과 같은 재료들로 적절하게 만들어진다. 이것은 날카로운 홈들이 원래의 마스터, 예를 들어 실리콘 웨이퍼에 에칭될 수 있다는 장점을 가지며, 또한 종종 날카로운 쐐기들은 에칭 때보다도 스트레이트-포워드 프로세서에서 더 많다. 그러한 원래의 마스터에 대한 중합체 복제들은 충분히 단단해야 하고 또한 구성될 층들을 통해 절단할 수 있어야 한다. 따라서, 바람직하게 복제 돌출부를 위해 사용되는 중합체들은 25℃ 이상의 유리 전이 온도를 가지며, 보다 바람직하게는 110℃ 이상, 가장 바람직하게는 150℃ 이상의 온도를 갖는다. 후자의 온도들은 일반적으로 잘 알려져 있으며 예를 들어 중합체 핸드북(Eds., J. Brandrup, H. Immergut, E. A. Grulke, John Wiley & Sons., New York, 1999)에서 확인될 수 있다. 바람직하게, 높은 유리 전이의, 열경화성 수지들이 시안산염 에스테르 수지들(예를 들어, 4,4'에틸이데네디페틸 디시아네이트 및 올리고(이-메틸렌-1,5-페닐렌시아네이트) 또는 4기능 테트라글리세릴 디아미노디페닐메탄과 같은 에폭시 수지들)과 같은 복제된 미세절단 도구들을 위해 사용된다. 후자는 이전에 4,4'-디아미노 디페닐 술폰, 즉 DDS와 같은 방향성 경화제(aromatic hardener)에 혼합될 수 있다. 복제들을 제조하기 위해, 상술한 것과 같은 중합체 융해의 용액 또는 사전-중합체 액체가 캐스팅되고, 주입-몰딩 또는 반응 몰딩되며, 예를 들어 냉각, 열적 또는 광화학적으로 교차결합함으로써 마스터 구조와 접촉하여 응고된다. 원래의 마스터 표면들은, 자기-조립 단층들(예를 들어, 옥타데실트리클로로실란, 페르플루오로데실트리클로로실란 및 알릴트리메톡시실란을 이용하는 증기 단계로부터의 실리레이션(silylation))을 이용하는 화학적 변형법과 같은 적절한 표면 처리를 이용해서, 예를 들어 상기 표면들을 소수성으로 만듦으로써 비부착성으로 된다. 대안적으로, 실리콘 오일과 같은 릴리스(release) 코팅제 또는 작용제가 원래의 마스터의 표면 상에 적용될 수 있다. 또한 그러한 코팅제를 도구의 절단 표면에 적용하는 것도 유용할 수 있다.
상술한 바와 같이, 원래의 마스터 구조의 이러한 중합체 복제들은 다시 제2, 제3 또는 더 높은 세대의 복제들("서브-마스터들")을 생성하는데 사용될 수 있으며, 이러한 복제들은 원래의 마스터와 동일한 릴리프 구조나 원래의 마스터의 네거티브와 동일한 릴리프 구조를 갖는다. 중요한 점은 최종의 미세절단 도구가 날카로운 엣지들과 같은 날카로운 돌출 엣지들을 포함한다는 것이다. 예를 들어 엠보싱, 및 그 후의, 최종적인 미세절단 도구를 복제하기 위해 사용될 수 있는 주입-몰딩 또는 반응-몰딩을 통해 이러한 "서브마스터들"을 생성하기 위해, 바람직하게는, 예를 들어 퍼플르오리네이트 중합체들, 폴리올레핀, 폴리스틸렌, 또는 실리콘 고무(예를 들면, 폴리디메틸실록산)와 같이, 우수한 비부착의 속성들을 나타내는 중합체 재료들이 사용될 수 있다. 분명한 것은, 그러한 서브마스터들이 구부려질 수 있거나 감겨질 수 있거나 또는 디바이스 및 제조될 디바이스 구성에 따라 가장 원하는 어떠한 기하학적 구성으로 형상화될 수 있어서 원통형 미세절단 도구들 또는 훨씬 복잡한 기하학적 구조의 미세절단 도구들을 생성할 수 있다는 것이다. 이 목적을 위해, 서브마스터 생성을 위한 폴리디메틸실록산 또는 폴리올레핀과 같은 유연성 있는 중합체 재료들이 사용될 수 있다.
본 발명의 일실시예에 따른 서브마스터들은 먼저 폴리스틸렌, 즉 PS(Mw
또한, 얇은 크리스탈 웨이퍼들로부터 직접 이방성 에칭에 의해 제조된 미셀절단 도구들을 사용하는 것이 가능하다. 웨이퍼 두께가 50㎛보다 작으면 상기 미세절단 도구들은 유연성이 있고 오픈 릴식 엠보싱에 적절한 원통형 롤러 상에 장착될 수 있다.
미세절단법을 사용하는 복잡한 집적회로를 제조하기 위해 미셀절단 도구는 전용의 복잡한 회로의 중요한 디바이스 치수들을 한정할 수 있는 쐐기들의 전용 패턴으로 제조될 수 있다. 그러한 복잡한 마스터가 크리스탈 웨이퍼의 이방성 에칭에 의해 한정되면, 다층 스택의 소정의 층을 절단할 것으로 예상되는 상기 도구의 모든 돌출 쐐기들이 동일한 높이를 갖는 것을 보장하기 위해, 코머 보상법(comer compensation)과 같은 복잡한 에칭 기술들이 사용되어야 한다(van Kampen, R. P, 및 Wolffenbuttel, R. F. J. Micromech, Microeng. 5, 91(1995), Enoksson, P. J. Micromech. Microeng. 7, 141(1997)을 참조하라).
대안적으로, 미세절단 도구는 평행하게 늘어선 선형 쐐기들의 어레이와 같은 매우 단순한 쐐기 패턴을 가질 수 있다. 이 경우, 모든 중요한 디바이스 치수들이 일정한 그리드 상에 적용되어야 한다. 그렇지만, 전용의 치수들을 갖는 복잡한 회로들은 절단될 층의 코스 패턴을 적절하게 한정하고, 일정하게 배열된 디바이스들간의 적절한 배선을 설치함으로써 한정될 수 있다. 이 프로세스는 직접 프리팅법과 미세절단법의 조합에 기초하는 오픈 릴식 프로세스에 특히 적합하다(도 12를 참조하라). 제1 단계에서, 적절한 배선을 갖춘 소스-드레인 전극들의 일정한 어레이는 잉크젯 프린팅법과 같은 기술에 의해 기록될 수 있다. 그런 다음, 소스-드레인 전극들간의 채널 갭은 미세절단법에 의해 한정된다. 액티브 매트릭스 디스플레이는 TFT들의 그러한 일정한 어레이가 특히 유용한 예이다.
유사한 방식이 돌출부와 같은 일정한 포인트 어레이를 갖춘 미세절단 도구에서 시작하는 다층 배선 방식용 비아-홀들의 제조에 적용될 수 있으며, 이후 선택된 비아 홀들을 채워 원하는 회로 기능을 제공한다.
다른 예는 디바이스의 서로 다른 층들에서의 피쳐들이 동일한 마스터 상에서 서로 다른 높이의 쐐기들을 한정함으로써 선택적으로 절단될 수 있는 방법을 나타낸다. 마스터의 쐐기들을 한정하는 에칭 프로세스가 연속적인 단계들로 수행되어, 예를 들어 에칭 마스크의 리소그래피 피쳐들의 폭을 가변시킴으로써 서로 다른 높이들을 갖는 쐐기들의 몇 개의 패턴들을 한정할 수 있다. 그러한 마스크는 단일의 엠보싱 단계에서 디바이스의 몇 개의 층들에서의 중요한 디바이스 치수들을 한정하는데 유용하다.
바람직하게, 도구는 절단될 재료들에 제공되는 절단면(cutting face)을 가지며 이로부터 절단 돌출부들이 돌출한다. TFT의 전도 전극들 및/또는 회로 또는 디스플레이 디바이스의 배선들의 일부(아래를 참조하라)는 예를 들어 콜로이드 현탁액의 프린팅법에 의해서나 사전-패터닝된 기판에 대한 전기도금법에 의해 증착될 수 있는 무기체의 전도체들(inorganic conductors)로부터 형성될 수 있다. 모든 층들이 용액으로부터 증착되지는 않는 디바이스들에서, 디바이스의 하나 이상의 PEDOT/PSS 부분들은 진공 증착 전도체와 같은 불용성의 전도성 재료로 대체될 수 있다.
반전도성 층에 있어서, 10-3 cm2/Vs를 초과하는, 바람직하게는 10-2 cm2/Vs를 초과하는 적절한 전계 효과 이동도를 보이는 임의의 용액 처리가능 공액 중합체 또는 저중합체 재료(oligomeric material)가 이용될 수 있다. 적절한 재료들은 예를 들어 H.E. Katz, J. Mater. Chem. 7, 369(1997), 또는 Z. Bao, Advanced Materials 12, 227(2000)에 개시되어 있다. 다른 가능성은, 가용성 측면 연쇄들(solubilising side chains)(J.G. Laquindanum 등의 J. Am. Chem. Soc. 120, 664 (1998))을 갖는 작은 결합 분자들, 용액으로부터 자기-조립되는 반전도성 유기체-무기체 하이브리드 재료들(C.R. Kagan 등의 Science 286, 946 (1999)), 또는 나노입자들(B. A. Ridley 등의 Science 286, 746 (1999))과 같은 용액-증착 무기체의 반도체들을 포함한다.
상기 반전도성 재료는 또한 진공 또는 플라즈마 증착 기술들에 의해 증착되는 박막 실리콘과 같은 무기체의 반도체가 될 수 있다.
전극들은 잉크젯 프린팅법이 아닌 기술들에 의해 코스-패터닝될 수 있다. 적절한 기술로는 소프트 리소그래피 프린팅법(J. A. Rogers 등의 Appl. Phys. Lett. 75, 1010(1999)), 스크린 프린팅법(Z. Bao 등의 Chem. Mat. 9, 12999 (1997)), 및 광리소그래피 패터닝법(WO 99/10939를 참조하라) 또는 도금법이 있다. 잉크젯 프린팅법은 우수한 레지스트레이션을 갖는 대규모 영역 패터닝에 특히 적절하며, 특히 유연성 있는 플라스틱 기판에 대해 적절한 것으로 고려된다.
디바이스(들)은 퍼스펙스(Perspex), 또는 폴리에테르술폰과 같은 유연성 있는 플라스틱 기판과 같은 다른 기판 재료에 증착될 수 있다. 바람직하게, 그러한 재료는 시트의 형태로 되어 있고, 바람직하게 중합체 재료이며, 투명한 재료 및/또는 유연성 있는 재료이다.
양호하게, 디바이스 및 회로를 구성하는 모든 층들과 구성요소들이 용액 프로세싱 및 프린팅 기술들에 의해 증착되고 패터닝되지만, 반전도성 층과 같은 하나 이상의 구성요소들은 또한 진공 증착 기술들에 의해 증착되거나 광리소그래피 프로세스에 의해 패터닝될 수 있다.
상술한 바와 같이 제조된 TFT들과 같은 디바이스들은 하나 이사의 그러한 디바이스들이 서로 통합되거나 다른 디바이스들에 통합될 수 있는 보다 복잡한 회로 또는 디바이스의 일부가 될 수 있다. 어플리케이션의 예로는, 디스플레이 또는 메모리 디바이스, 또는 사용자-정의 게이트 어레이 회로용 논리 회로 및 액티브 매트릭스 회로가 있다.
미세절단 프로세스는 그러한 회로들의 다른 구성요소들을 마찬가지로 패터닝하는데 사용될 수 있다. 한 가지 방법은 액티브 매트릭스 디스플레이의 픽셀 전극들에 대한 패터닝이다. 고해상도 디스플레이에 있어서, 각각의 픽셀의 광학 상태(예를 들어, 액정, 유기체 또는 중합체 발광 다이오드)는 픽셀 전극들 각각에 인가되는 전압에 의해 제어된다. 액티브 매트릭스 디스플레이에 있어서, 각각의 픽셀은 TFT와 같은, 전압 래치를 포함하며, 상기 TFT는 픽셀 상의 전압을 유지하는 동안 다른 픽셀들이 어드레스되어 기록된다. TFT들 및 어드레싱 라인들이, 예를 들어 픽셀 전극의 아래에 위치하고 비아 홀을 통해 픽셀 전극과 접속하는, 픽셀 전극들과 같은 디바이스의 다른 층들에 있다면, 연속적인 픽셀 전극의 미세절단으로 인해 매우 높은 유효구경비율(aperture ratio) 디스플레이가 생길 수 있으며, 상기 유효구경비율은 미세절단 홈들의 작은 폭에 의해서만 제한된다.
강제로 이동시키는 단계 동안 미세절단 도구를 다층 구조와 동일한 온도로, 예를 들어 5℃ 내로 유지하는 것은 장점이 있다. 대안적으로, 상기 미세절단 도구와 상기 다층 구조는 서로 다른 온도가 될 수도 있으며, 그래서 미세절단 도구의 온도는 상기 강제로 이동시키는 단계 동안 다층 구조의 온도와는 다른 5℃ 이상이 될 수 있다.
본 발명은 상술한 예들에 제한되지 않는다. 본 발명의 양상들은 여기에 기재된 개념들의 모든 새로운 및/또는 독창적인 양상 및 여기에 기재된 특징들의 모든 새로운 및/또는 독창적인 조합들을 망라한다.
본 발명의 출원인은 본 발명이 상술한 임의의 규정의 범주에 의한 제한를 벗어남이 없이, 특징들의 함축적이든 명백하게든 또는 그것들의 어떠한 일반화이든 여기에 기재된 특징들 또는 특징들의 조합을 포함할 수 있다는 사실에 주목한다. 위에서 언급한 바와 관련해서 본 발명의 범주 내에서 다양한 변형이 이루어질 수 있다는 것은 당업자에게는 자명하다.
Claims (95)
- 적어도 제1 층 및 제2 층을 포함하는 다층 구조의 전자 디바이스 형성 방법에 있어서,절단 도구의 미세절단 돌출부(microcutting protrusion)를 상기 다층 구조 내에 밀어넣어(forcing) 상기 돌출부가 상기 제1 층을 미세절단하도록 하는 단계와; 그리고상기 미세절단 돌출부를 제거하여 리세스를 남기는 단계를 포함하며, 여기서, 상기 리세스(recess)는 상기 미세절단 돌출부의 형태에 의해 결정되는 크기 및 상기 미세절단 돌출부를 상기 다층 내로 밀어넣어 형성된 깊이를 가지며,상기 제1 층은 전기적으로 전도성 또는 반전도성인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항에 있어서,상기 미세절단 돌출부는 상기 제1 층을 관통하여 상기 제2 층을 미세절단(microcutting)하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 제1 및 제2 층들은 서로 다른 전기적 특성을 갖는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,적어도 하나의 층을 형성하는 재료는 상기 돌출부를 밀어넣는 단계가 수행되는 동안 고체 상태에 있는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 돌출부는 100㎚와 500㎚ 사이의 곡률 반경을 갖는 적어도 하나의 엣지(edge)를 갖는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 돌출부는 10㎚와 100㎚ 사이의 곡률 반경을 갖는 적어도 하나의 엣지를 갖는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 돌출부의 높이는 1㎚와 10㎛ 사이에 있는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 돌출부의 높이는 1㎚와 1㎛ 사이에 있는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 삭제
- 삭제
- 삭제
- 제 1항 또는 제 2항에 있어서,상기 돌출부는, 상기 돌출부의 표면이 상기 절단 도구와 다층 구조 사이의 마찰계수를 감소시키도록 처리된 재료로 형성되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 절단 도구 및 상기 다층 구조는 상기 미세절단 단계 동안 연질 재료와 접촉하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 절단 도구는 상기 돌출부를 지탱하는 유연성 있는 시트인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 절단 도구는 상기 구조 상에서 롤링(rolling)되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 절단 도구는 상기 구조 상에서 직선 경로로 롤링되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 절단 도구는 복수의 미세절단 돌출부들을 갖는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 17항에 있어서,상기 돌출부들은 연장된 융기부들(elongated ridges)의 형태를 취하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 18항에 있어서,상기 융기부들은 선형인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 18항에 있어서,상기 융기부들은 평행인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 17항에 있어서,상기 돌출부들은 모두 동일한 깊이인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 17항에 있어서,상기 돌출부들은 서로 다른 깊이인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 미세절단 도구의 온도는 상기 돌출부를 밀어넣는 단계 동안 상기 다층 구조의 온도의 5℃ 내에 있는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 미세절단 도구의 온도는 상기 돌출부를 밀어넣는 단계 동안 상기 다층 구조의 온도와는 5℃ 이상 차이가 나는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 삭제
- 제 1항 또는 제 2항에 있어서,상기 제2 층은 전기적으로 비전도성 또는 반전도성인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 제1 및 제2 층들은 전자 디바이스의 기능적으로 서로 다른 부분들을 형성하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 미세절단에 의해 정의된 상기 제1 층의 두 개의 개별적인 영역들은 전자 스위칭 디바이스의 전극들을 형성하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 미세절단에 의해 정의된 상기 제1 층의 두 개의 개별적인 영역들은 트랜지스터 디바이스의 소스 및 드레인 전극들을 형성하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 다층 구조는 상기 제1 층으로부터 상기 제2 층의 다른 측면 상에 부가적인 층들을 가지며,상기 돌출부를 밀어넣는 단계는, 상기 절단 도구의 미세절단 돌출부를 상기 다층 구조 내로 밀어넣어 상기 돌출부가 상기 제1 층 및 상기 제2 층을 관통하여 상기 부가적인 층들 중 적어도 하나를 관통하거나 적어도 하나의 층을 미세절단하는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 30항에 있어서,상기 제1 층 및 상기 부가적인 층들 중 적어도 하나는 전기적으로 전도성 또는 반전도성인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 31항에 있어서,상기 절단 도구는 상기 부가적인 반전도성 또는 전도성 층을 미세절단하거나 이를 관통하여 절단하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 31항에 있어서,상기 제1 층 및 상기 부가적인 전도성 또는 반전도성 층은 상기 디바이스의 기능적으로 서로 다른 소자들을 형성하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 33항에 있어서,상기 제1 층 및 상기 부가적인 전도성 또는 반전도성 층은 전자 스위칭 디바이스의 전극들을 형성하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 34항에 있어서,상기 제1 층 및 상기 부가적인 전도성 또는 반전도성 층은 각각 트랜지스터 디바이스의 소스 및 드레인 전극을 형성하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,미세절단 다층 구조의 상부에 적어도 하나 이상의 재료들을 증착하는 단계를 더 포함하여 구성되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 36항에 있어서,상기 재료들 중 적어도 하나는, 상기 리세스에 선택적으로 증착되거나 상기 리세스에 인접하여 선택적으로 증착되거나 상기 리세스에 인접하여 부분적으로 그리고 선택적으로 증착되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 36항에 있어서,상기 다층 구조 위에 증착된 상기 재료들 중 적어도 하나는 상기 다층 구조 위에 또는 상기 리세스 구조 위에 선택적으로 또는 상기 리세스에 인접하는 상기 구조의 적어도 일부 위에 선택적으로 등각 코팅부(conformal coating)를 형성하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 36항에 있어서,상기 재료들 중 적어도 하나는 프린팅법에 의해 증착되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 36항에 있어서,상기 재료들 중 적어도 하나는 반전도성 재료인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 40항에 있어서,상기 반전도성 재료는 중합체인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 40항에 있어서,상기 반전도성 재료는 전자 스위칭 디바이스의 활성 반전도성 층(active semiconductive layer)을 형성하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 40항에 있어서,상기 반전도성 재료는 발광 재료인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 36항에 있어서,상기 리세스에 증착되는 상기 재료들 중 적어도 하나는 광 안내 재료인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 36항에 있어서,상기 리세스에 증착되는 상기 재료들 중 하나는 전기적으로 전도성인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 45항에 있어서,상기 전도성 재료는 전자 스위칭 디바이스의 게이트 전극을 형성하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 제1 층은 유기성인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 제1 층은 금속성인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 제2 층은 유기성인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 기판 위에 전자 디바이스를 형성하는 방법에 있어서,(a) 상기 기판 위에 적어도 하나의 리세스 구조를 형성하는 단계와, 여기서 상기 리세스 구조는 상기 기판 내로 절단 도구의 미세절단 돌출부(microcutting protrusion)를 밀어넣어 상기 돌출부가 상기 기판을 미세절단함으로써 형성되며;(b) 상기 미세절단 돌출부를 제거하여 리세스를 남기는 단계와, 여기서 상기 리세스(recess)는 상기 미세절단 돌출부의 형태에 의해 결정되는 크기 및 상기 미세절단 돌출부를 상기 기판 내로 밀어넣어 형성된 깊이를 가지며; 그리고(c) 상기 기판의 상부에 재료를 증착하는 단계를 포함하여 구성되며, 상기 재료의 증착은 상기 리세스 구조 및 상기 리세스 구조에 인접하는 영역 중 적어도 하나에 한정되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 50항에 있어서,상기 리세스 구조는 미세절단에 의해 형성되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 50항 또는 제 51항에 있어서,상기 리세스 구조의 적어도 일부의 표면 에너지를 변경시키지 않고 상기 리세스 구조에 인접하는 영역의 적어도 일부에서 상기 기판의 표면층의 표면 에너지를 변경시키는 부가적인 단계를 포함하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 52항에 있어서,상기 표면 에너지를 변경시키는 단계는, 상기 증착된 재료에 의해 상기 영역에서 젖어지는 상기 기판 표면층의 재료의 캐패시티(capacity)를 감소시키는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 52항에 있어서,상기 기판의 표면 에너지를 변경시키는 부가적인 단계는, 상기 리세스 구조의 적어도 일부에서 접촉되지 않는 방식으로 상기 기판을 표면 변경제와 접촉시킴으로써 수행되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 50항에 있어서,상기 기판은 적어도 하나의 매립층을 포함하며, 여기서 상기 적어도 하나의 매립층은 상기 기판 표면층의 자유 표면 에너지와는 다른 자유 표면 에너지를 가지며,상기 미세절단의 단계가 상기 리세스 내의 상기 매립층의 적어도 일부를 노출시키는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 55항에 있어서,상기 노출된 매립층은 상기 리세스 구조에 한정되는 상기 증착된 재료의 친화력(affinity)을 향상시키는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 52항에 있어서,상기 표면 에너지 변경은 상기 기판의 상부 표면에 대한 예각으로 상기 기판 쪽으로 재료를 향하게 함으로써 수행되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 절단 도구는 상기 기판의 상기 층들 중 적어도 하나보다 단단한 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 다층 구조 내에 전극들이 한정되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 디바이스는 스위칭 디바이스인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 디바이스는 트랜지스터인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항 또는 제 50항의 전자 디바이스 형성 방법에 사용되는 미세절단 도구로서,이방성 에칭에 의해 형성된 복수의 미세절단 구조체를 구비하는 것을 특징으로 하는 미세절단 도구.
- 제 62항에 있어서,상기 구조체 각각은 100㎚와 500㎚ 사이의 곡률 반경을 갖는 적어도 하나의 엣지(edge)를 갖는 것을 특징으로 하는 미세절단 도구.
- 제 62항에 있어서,상기 구조체 각각은 10㎚와 100㎚ 사이의 곡률 반경을 갖는 적어도 하나의 엣지를 갖는 것을 특징으로 하는 미세절단 도구.
- 제 62항에 있어서,상기 구조체 각각의 높이는 1㎚와 10㎛ 사이에 있는 것을 특징으로 하는 미세절단 도구.
- 제 62항에 있어서,상기 절단 도구는 실리콘으로 형성되는 것을 특징으로 하는 미세절단 도구.
- 제 62항에 있어서,상기 구조체 각각은 돌출부인 것을 특징으로 하는 미세절단 도구.
- 제 62항에 있어서,상기 구조체 각각은 함몰부(depression)인 것을 특징으로 하는 미세절단 도구.
- 제 1항 또는 제 50항에 따른 전자 디바이스 형성에 사용되는 미세절단 도구형성 방법에 있어서,재료의 주요부(body) 위에 복수의 미세절단 구조체들을 형성하기 위해 상기 재료의 주요부를 이방성으로 에칭하는 단계를 포함하는 미세절단 도구 형성 방법.
- 제 69항에 있어서,상기 구조체들은 돌출부들이며,상기 돌출부들이 기판을 미세절단하도록 상기 돌출부들을 상기 기판 내로 밀어넣는 단계를 포함하는 것을 특징으로 하는 미세절단 도구 형성 방법.
- 제 69항에 있어서,재료의 다른 주요부들에 상기 절단 도구의 하나 이상의 인각부들(impressions)을 형성하는 단계와,상기 주요부에 형성된 돌출부들이 기판을 미세절단하도록 상기 주요부들 중 하나를 상기 기판에 인각하는 단계를 포함하는 것을 특징으로 하는 미세절단 도구 형성 방법.
- 전자 디바이스 형성 방법에 있어서,절단 도구의 미세절단 돌출부를 기판 내로 밀어넣어 상기 돌출부들이 상기 기판을 미세절단하도록 하여 상기 전자 디바이스의 피쳐들(features)을 정의하는 단계와; 그리고상기 미세절단 돌출부를 제거하여 리세스를 남기는 단계를 포함하며, 여기서, 상기 리세스(recess)는 상기 미세절단 돌출부의 형태에 의해 결정되는 크기 및 상기 미세절단 돌출부를 상기 기판 내로 밀어넣어 형성된 깊이를 가지며,상기 돌출부들은 복수의 연장된 융기부들의 형태인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 72항에 있어서,상기 융기부들은 선형인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 72항 또는 제73항에 있어서,상기 융기부들은 평행인 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제1 층 및 제2 층을 포함하는 다층 구조의 전자 디바이스를 형성하는 방법에 있어서,절단 도구의 미세절단 돌출부를 상기 다층 구조 내에 밀어넣는 제1 단계와, 여기서, 상기 제1 단계에 의해 상기 돌출부가 상기 제1 층을 관통하여 상기 제2 층을 미세절단함으로써 상기 다층 구조에 상기 제2 층을 노출시키는 함몰부(depression)를 남기게 되며, 상기 함몰부는 상기 미세절단 돌출부의 형태에 의해 결정되는 크기 및 상기 미세절단 돌출부가 상기 기판 내에 밀어넣어져 형성된 깊이를 가지며; 그리고상기 함몰부에 재료를 증착시키는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 75항에 있어서,동일한 또는 서로 다른 절단 도구의 미세절단 돌출부들을 상기 다층 구조 내에 밀어넣는 제2 단계를 더 포함하며,상기 제2 단계 동안, 상기 절단 도구는 상기 돌출부를 밀어넣는 제1 단계 동안의 절단 도구의 방향과는 다른 방향으로 향하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 76항에 있어서,상기 제1 단계는 상기 구조에 제1 세트의 긴 절단부들(elongate cuts)을 형성하고,상기 제2 단계는 상기 제1 세트의 절단부들에 대하여 각도를 가지는 제2 세트의 긴 절단부들을 형성하는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 75항 내지 제 77항 중 한 항에 있어서,상기 돌출부들의 높이는 모두 동일한 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 75항 내지 제 77항 중 한 항에 있어서,상기 돌출부들의 높이는 서로 상이한 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 75항 내지 제 77항 중 한 항에 있어서,상기 다층 구조의 층들 중 적어도 하나가 패터닝되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 75항 내지 제 77항 중 한 항에 있어서,상기 다층 구조의 층들 중 적어도 하나가 직접 프리팅에 의해 패터닝되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 75항 내지 제 77항 중 한 항에 있어서,상기 다층 구조 위에 증착되는 재료들 중 적어도 하나가 패터닝되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 75항 내지 제 77항 중 한 항에 있어서,상기 다층 구조 위에 증착되는 재료들 중 적어도 하나가 직접 프린팅법에 의해 패터닝되는 것을 특징으로 하는 전자 디바이스 형성 방법.
- 제 1항, 제 50항, 제 72항 또는 제 75항 중 한 항에 따른 방법으로 형성된 전자 디바이스.
- 제 84항에 있어서,상기 전자 디바이스는 스위칭 디바이스인 것을 특징으로 하는 전자 디바이스.
- 제 84항에 있어서,상기 전자 디바이스는 트랜지스터인 것을 특징으로 하는 전자 디바이스.
- 제 84항에 있어서,상기 전자 디바이스는 발광 디바이스인 것을 특징으로 하는 전자 디바이스.
- 제 84항에 있어서,상기 전자 디바이스는 레이징(lasing) 디바이스인 것을 특징으로 하는 전자 디바이스.
- 다층 구조로 형성되는 전자 디바이스에 있어서, 여기서 상기 전자 디바이스는 스위칭 디바이스이며,제1 및 제2 전기적 전도층과, 여기서 상기 제1 전기적 전도층은 상기 제2 전기적 전도층 하부에 있으며;상기 두 개의 전기적 전도층 사이에 있는 제1 전기적 절연 또는 반전도성 층과;돌출부가 상기 제2 전기적 전도층을 관통하여 상기 제1 전기적 절연 또는 반전도성 층을 미세절단하도록 상기 제2 전기적 전도층 내에 절단 도구의 미세절단 돌출부를 밀어넣어서 형성된 리세스 구조와, 여기서 상기 리세스 구조는 상기 미세절단 돌출부의 형태에 의해 결정된 크기 및 상기 미세절단 돌출부가 상기 다층 구조 내에 밀어넣어져 형성된 깊이를 가지며;상기 두 개의 전기적 전도층들과 접촉해서 상기 리세스 구조에 증착되는 적어도 하나의 추가적인 전기적 절연 또는 반전도성 층들과; 그리고상기 리세스 구조에 증착되는 상기 추가적인 전기적 절연 또는 반전도성 층상부의 제3 전기적 전도층을 포함하는 것을 특징으로 하는 전자 디바이스.
- 제 89항에 있어서,상기 제3 전기적 전도층은 상기 재료가 상기 리세스 구조에 의해 끌려들어가는 방식으로 증착되며,상기 제3 전기적 전도층의 재료는 상기 리세스 구조 및 상기 리세스 구조에 인접하는 영역 중 적어도 하나에 한정되어, 상기 제3 전기적 전도층과 상기 제1 및 제2 전기적 전도층들 간의 전기적 용량(electrical capacitance)을 감소시키는 것을 특징으로 하는 전자 디바이스.
- 제 84항에 따른 전자 디바이스를 복수개 포함하는 논리 회로.
- 제 91항에 있어서,상기 디바이스들은 공통 기판 위에 형성되는 것을 특징으로 하는 논리 회로.
- 제 91항에 있어서,상기 디바이스들은 유기 재료의 공통 층 내에 형성되는 것을 특징으로 하는 논리 회로.
- 제 84항에 따른 전자 디바이스를 복수개 포함하는 디스플레이.
- 제 84항에 따른 전자 디바이스를 복수개 포함하는 메모리.
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