JPS61272776A - マトリクス型表示装置 - Google Patents
マトリクス型表示装置Info
- Publication number
- JPS61272776A JPS61272776A JP60114632A JP11463285A JPS61272776A JP S61272776 A JPS61272776 A JP S61272776A JP 60114632 A JP60114632 A JP 60114632A JP 11463285 A JP11463285 A JP 11463285A JP S61272776 A JPS61272776 A JP S61272776A
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- JP
- Japan
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- gate electrode
- electrode line
- type display
- matrix type
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は表示装置に関し、特に液晶やエレクトロクロミ
ック材料を用いたマトリクス型派示装置に使用される薄
膜トランジスタ（以後ＴＰＴと称する）アレイの構造に
係る。
ック材料を用いたマトリクス型派示装置に使用される薄
膜トランジスタ（以後ＴＰＴと称する）アレイの構造に
係る。
従来、上記マトリクス型表示装置は、通常２枚の対向基
板間に液晶等の表示媒体を挾持し、この際少なくとも一
方の基板にマトリクス状に配列した画素電極を設け、こ
れと対向する基板には透明な対向電極を設けて、これら
電極間に介在する表示媒体とによシ多数の画素を構成す
る。そしてこれらの画素を選択的に動作させるために各
画素毎に、上記画素電極を一電極とするＴＰＴ、例えば
ＦＥＴやダイオード等の非線形スイッチング素子を設け
ている。
板間に液晶等の表示媒体を挾持し、この際少なくとも一
方の基板にマトリクス状に配列した画素電極を設け、こ
れと対向する基板には透明な対向電極を設けて、これら
電極間に介在する表示媒体とによシ多数の画素を構成す
る。そしてこれらの画素を選択的に動作させるために各
画素毎に、上記画素電極を一電極とするＴＰＴ、例えば
ＦＥＴやダイオード等の非線形スイッチング素子を設け
ている。
第１図囚にマトリクス型表示装置のＴＦＴアレイの従来
例を示す。同図ＣＢ）はＡ−Ａ練塀断面図である。従来
例では、ＴＰＴとしてＦＥＴ′ｊｋ使用している。図に
おいて、１．５は夫々格子状に多数配設されたゲート電
極線、及びソース電極線である＠ＦＩＴは、これらの電
極線の変差部近傍において、ソース電極線方向に上記ゲ
ート電極線ｌの突出部として設けられたゲート電極（図
示せず）と、これと上記ソース電極線５との間に夫々形
成されるゲート絶縁ＪｌｌｌＩ２と、半導体膜３、及び
マトリクス状に配設されるドレイン電極（画素電極とも
称する）４とで構成される。また、これらのＦＥＴを集
積する事によシ同図（４）に示されるＴＰＴプレイが構
成される−０そして、マトリクス型表示装置（図示せず
）は、透明なガラスを用いたＴＰＴアレイ基板６と、こ
れに対向する透明電極等の対向電極（図示せず）を有す
る対向基板（図示せず）、及びこの両差板間に挾持さね
る液晶等の表示媒体（図示せず）によシ主要構成がなさ
れる。
例を示す。同図ＣＢ）はＡ−Ａ練塀断面図である。従来
例では、ＴＰＴとしてＦＥＴ′ｊｋ使用している。図に
おいて、１．５は夫々格子状に多数配設されたゲート電
極線、及びソース電極線である＠ＦＩＴは、これらの電
極線の変差部近傍において、ソース電極線方向に上記ゲ
ート電極線ｌの突出部として設けられたゲート電極（図
示せず）と、これと上記ソース電極線５との間に夫々形
成されるゲート絶縁ＪｌｌｌＩ２と、半導体膜３、及び
マトリクス状に配設されるドレイン電極（画素電極とも
称する）４とで構成される。また、これらのＦＥＴを集
積する事によシ同図（４）に示されるＴＰＴプレイが構
成される−０そして、マトリクス型表示装置（図示せず
）は、透明なガラスを用いたＴＰＴアレイ基板６と、こ
れに対向する透明電極等の対向電極（図示せず）を有す
る対向基板（図示せず）、及びこの両差板間に挾持さね
る液晶等の表示媒体（図示せず）によシ主要構成がなさ
れる。
なお従来のマトリクス型表示装置においては、ゲート電
極線ｌ及びソース電極線５の膜厚は、厚くともｓ、ｏｏ
ｏＡ程度として形成されていた。
極線ｌ及びソース電極線５の膜厚は、厚くともｓ、ｏｏ
ｏＡ程度として形成されていた。
また装置の表示動作は、上記ＴＦＴアレイのＦＥＴを選
択的に動作制御し、対応する外部負荷、即ち画素電極４
と対向電極間に挾持される液晶等の表示媒体に電圧が印
加されると、透過率等において、周知の光学的特性変化
が生じ、これによシ所望の画素が表示動作される事とな
る。
択的に動作制御し、対応する外部負荷、即ち画素電極４
と対向電極間に挾持される液晶等の表示媒体に電圧が印
加されると、透過率等において、周知の光学的特性変化
が生じ、これによシ所望の画素が表示動作される事とな
る。
上述のように、従来のマトリクス型表示装置のＴＰＴプ
レイにおいては、信号制御用電極配線としての・ゲート
電極線、並びにキャリア供給源としてのソース電極線は
、薄膜として形成される構成 １となっている。
レイにおいては、信号制御用電極配線としての・ゲート
電極線、並びにキャリア供給源としてのソース電極線は
、薄膜として形成される構成 １となっている。
このため、表示画面の大面積化を図る上で、配線長並び
に配線数の増大から、これらの電極線の配線抵抗Ｒの増
大をきたし、適応が十分とれなかった。また更に、各電
極間あるいは配線間に生ずる寄生容量Ｃと前記配線抵抗
Ｒとによシ決定される時定数Ｃ−Ｈの増大が大きな問題
となシ、そのため、例えば動作周波数の高いＴＶ信号の
画像表示等への適用は困難であった。
に配線数の増大から、これらの電極線の配線抵抗Ｒの増
大をきたし、適応が十分とれなかった。また更に、各電
極間あるいは配線間に生ずる寄生容量Ｃと前記配線抵抗
Ｒとによシ決定される時定数Ｃ−Ｈの増大が大きな問題
となシ、そのため、例えば動作周波数の高いＴＶ信号の
画像表示等への適用は困難であった。
一方、ゲート電極線の低抵抗化を図るために、ゲート電
極線の膜厚を厚くして形成する場合、第２図に示される
ような従来構成をとると、ゲート電極の端部が下部のＴ
ＦＴアレイ基板に対し垂直の段差となって形成されるの
で、この段差部において、上部に形成されるゲート絶縁
膜や半導体膜にクラックや段切れが生じ、このためソー
ス電極線が断線に至ったシ、更にゲート電極線とソース
電極線間が短絡されるという問題があった。
極線の膜厚を厚くして形成する場合、第２図に示される
ような従来構成をとると、ゲート電極の端部が下部のＴ
ＦＴアレイ基板に対し垂直の段差となって形成されるの
で、この段差部において、上部に形成されるゲート絶縁
膜や半導体膜にクラックや段切れが生じ、このためソー
ス電極線が断線に至ったシ、更にゲート電極線とソース
電極線間が短絡されるという問題があった。
本発明は、かかる問題を解決するためになされたもので
、ゲート電極線及びソース電極線の低抵抗化を図ると共
に、上述のようなゲート電極端部における断線並びに短
絡等の問題が解消された、電気的特性及び信頼性に優れ
るマトリクス型表示装置を提供する事を目的とする。
、ゲート電極線及びソース電極線の低抵抗化を図ると共
に、上述のようなゲート電極端部における断線並びに短
絡等の問題が解消された、電気的特性及び信頼性に優れ
るマトリクス型表示装置を提供する事を目的とする。
この発明に係るマトリクス型表示装置のＴＦＴアレイは
、絶縁性基板上に°１方向に配設されるゲート電極線、
及びその後膣ゲート電極線と直交するよう配設されるソ
ース電極線とを、低抵抗の電極材料を用い膜厚を厚く構
成すると共に、前記ゲート電極線にテーパーエッチを施
こすよう構成したものである。
、絶縁性基板上に°１方向に配設されるゲート電極線、
及びその後膣ゲート電極線と直交するよう配設されるソ
ース電極線とを、低抵抗の電極材料を用い膜厚を厚く構
成すると共に、前記ゲート電極線にテーパーエッチを施
こすよう構成したものである。
〔作用〕
この発明においては、ＴＦＴアレイで格子状に形成され
るゲート電極線とソース電極線とを、低抵抗の電極材料
を用い膜厚を厚くして構成するため、各配線抵抗が低抵
抗となシ、同時に電極線間及び電極間の寄生容量と上記
配線抵抗とで決まる時定数が十分小さくなる。また、前
記ゲート電極にテーパーエッチを施こす構成とするので
、厚膜化による端部の段差効果が軽減され、従って積層
されるゲート絶縁膜、半導体膜、ソース電極線、それに
ドレイン電極において段切れ等の発生が（制される。
るゲート電極線とソース電極線とを、低抵抗の電極材料
を用い膜厚を厚くして構成するため、各配線抵抗が低抵
抗となシ、同時に電極線間及び電極間の寄生容量と上記
配線抵抗とで決まる時定数が十分小さくなる。また、前
記ゲート電極にテーパーエッチを施こす構成とするので
、厚膜化による端部の段差効果が軽減され、従って積層
されるゲート絶縁膜、半導体膜、ソース電極線、それに
ドレイン電極において段切れ等の発生が（制される。
第１図（４）、及び同図ω）に本発明の一実施例をりす
。以下、図についてマトリクス型表示装置のＴＦＴアレ
イの構成を具体的に説明する。なお、本実施例では従来
例と同様、ＴＦＴＶｃＦＥＴを１いているが、ＴＦＴア
レイの構成の特徴を主体２して述べる。
。以下、図についてマトリクス型表示装置のＴＦＴアレ
イの構成を具体的に説明する。なお、本実施例では従来
例と同様、ＴＦＴＶｃＦＥＴを１いているが、ＴＦＴア
レイの構成の特徴を主体２して述べる。
６はＴＰＴプレイ基板で、ガラス等の透明で千清な高絶
縁唸材料が用いられる。そして、このｊ板上にゲート電
極線ｌを形成する。即ち、本実赤例では電極材料として
、Ｍ等の金属、金属合金２び金属化合物を用い、これら
を真空蒸着技術に」シ膜厚約２μｍ程度として成膜した
後、ホトリソ上ラフイー技術によシゲート電極用素線（
図示せずをライン状に形成する。次に、プラズマエッチ
ニゲによる等方性エツチング等により前記電極用濁線に
テーパーエッチを施こしゲート電極線ｌとして形成する
。本実施例では、第１図（６）に示すよ＝雫 に、そ
の断面形態が台形となるように形成する。
縁唸材料が用いられる。そして、このｊ板上にゲート電
極線ｌを形成する。即ち、本実赤例では電極材料として
、Ｍ等の金属、金属合金２び金属化合物を用い、これら
を真空蒸着技術に」シ膜厚約２μｍ程度として成膜した
後、ホトリソ上ラフイー技術によシゲート電極用素線（
図示せずをライン状に形成する。次に、プラズマエッチ
ニゲによる等方性エツチング等により前記電極用濁線に
テーパーエッチを施こしゲート電極線ｌとして形成する
。本実施例では、第１図（６）に示すよ＝雫 に、そ
の断面形態が台形となるように形成する。
また、本実施例ではゲート電極用素線を上記の如くライ
ン状に形成するので、テーパーエッチやＴｍ 述の各
構成要素は容易に積層形成される事となる。
ン状に形成するので、テーパーエッチやＴｍ 述の各
構成要素は容易に積層形成される事となる。
次にこの上に、５ｉ０２ 、５ｆｓＮａ等の絶縁膜をプ
ラズマＣＶＤ技術等により２．０００λ程度形成した後
。
ラズマＣＶＤ技術等により２．０００λ程度形成した後
。
弓 パターニングを行ないゲート絶縁膜２として形成
する。そしてａ−８ｉ 、 Ｐｏ１ｙ−８ｔ ＊ ；ｂ
るいはＣｄ Ｓｓ等の半導体膜をＣＶＤ技術で成膜し、
パターニング グによシＴＦ’−Ｔアレイの所定位置
に半導体膜３を１（積層し形成する。そして次に、前記
ゲート電極線１ ｌと同様の電極材料を用い、真空蒸
着技術、及びヒ ° ホトリソグラフィー技術によりソ
ース電極線５が形成される。なお、このソース電極線５
には、第１−（４）に示す如く前記半導体膜３０片方の
傾斜部） に−重重なるよう前記ゲート電極線ｌと同
方向に突出部が設けられ、これによシソ−スミ極（図示
せず）が構成される。そして、上記の如き格子条の電極
線間の所望位置に透明なドレイン電極（画素電極）４を
マトリクス状に配設する。またこのドレイン電極４には
、同時に前記半導体膜３の他の傾斜部に一部重畳する突
出部（図示せず）が形成されている。
する。そしてａ−８ｉ 、 Ｐｏ１ｙ−８ｔ ＊ ；ｂ
るいはＣｄ Ｓｓ等の半導体膜をＣＶＤ技術で成膜し、
パターニング グによシＴＦ’−Ｔアレイの所定位置
に半導体膜３を１（積層し形成する。そして次に、前記
ゲート電極線１ ｌと同様の電極材料を用い、真空蒸
着技術、及びヒ ° ホトリソグラフィー技術によりソ
ース電極線５が形成される。なお、このソース電極線５
には、第１−（４）に示す如く前記半導体膜３０片方の
傾斜部） に−重重なるよう前記ゲート電極線ｌと同
方向に突出部が設けられ、これによシソ−スミ極（図示
せず）が構成される。そして、上記の如き格子条の電極
線間の所望位置に透明なドレイン電極（画素電極）４を
マトリクス状に配設する。またこのドレイン電極４には
、同時に前記半導体膜３の他の傾斜部に一部重畳する突
出部（図示せず）が形成されている。
ところで上記のように本実施例では、ゲート電極線１と
ソース電極線５とを、ＡＩ！等の金属、金属合金、及び
金属化合物を用い、厚みが２μｍ程度の低抵抗の電極と
して構成しているが、抵抗値のみならず下部のＴＦＴア
レイ基板６あるいは上部のゲート絶縁膜２との密着性、
化学的安定性、さらにパターン加工性等の電極材料とし
ての要件が満足されれば、他の電極材料によっても置換
出来、また更に両電極線を異なる材料によって構成する
事も出来る。
ソース電極線５とを、ＡＩ！等の金属、金属合金、及び
金属化合物を用い、厚みが２μｍ程度の低抵抗の電極と
して構成しているが、抵抗値のみならず下部のＴＦＴア
レイ基板６あるいは上部のゲート絶縁膜２との密着性、
化学的安定性、さらにパターン加工性等の電極材料とし
ての要件が満足されれば、他の電極材料によっても置換
出来、また更に両電極線を異なる材料によって構成する
事も出来る。
また、ゲート電極線の断面形態を台形としているが、三
角形等の形態にしても良い事は勿論である。
角形等の形態にしても良い事は勿論である。
また更に、ＴＦＴアレイ基板としてガラス以外の他の透
明な絶縁材料によって構成する事も出来る。
明な絶縁材料によって構成する事も出来る。
なお、装置の表示動作は第２図で説明した如く行なわれ
る。
る。
以上のように本発明によれば、ＦＥＴで構成されるマト
リクス型表示装置のＴＦＴアレイにおいては、ゲート電
極線及びソース電極線の膜厚は従来のものに比べ４〜１
０倍程度厚く、しかも密着性を保って形成されるため、
各配線抵抗は１桁以上低くなシ、表示画面の大面積化を
図る上で極めて有効となる。またそれと同時に、電極間
及び配線間に生ずる寄生容量Ｃと電極配線抵抗Ｒとで決
まる時定数Ｃ−Ｒも従来のものよ９１桁以上小さく出来
るので、高速動作が可能とな、９ＴＶ信号などの画像表
示装置にも十分適用出来るという効果もある。
リクス型表示装置のＴＦＴアレイにおいては、ゲート電
極線及びソース電極線の膜厚は従来のものに比べ４〜１
０倍程度厚く、しかも密着性を保って形成されるため、
各配線抵抗は１桁以上低くなシ、表示画面の大面積化を
図る上で極めて有効となる。またそれと同時に、電極間
及び配線間に生ずる寄生容量Ｃと電極配線抵抗Ｒとで決
まる時定数Ｃ−Ｒも従来のものよ９１桁以上小さく出来
るので、高速動作が可能とな、９ＴＶ信号などの画像表
示装置にも十分適用出来るという効果もある。
さらに、ゲート電極線にテーパーエッチを施こす構成と
するので、厚膜とする事による端部の段差効果が軽減さ
れ、従ってゲート絶縁膜、半導体膜、ソース電極線、更
にドレイン電極が上部に無理なく積層されるため、各層
でのクラックや段切れ発生が抑制され、ソース電極線の
断線、更にゲ−ト電極線とソース電極線間の短絡が防止
出来るという効果を有する。
するので、厚膜とする事による端部の段差効果が軽減さ
れ、従ってゲート絶縁膜、半導体膜、ソース電極線、更
にドレイン電極が上部に無理なく積層されるため、各層
でのクラックや段切れ発生が抑制され、ソース電極線の
断線、更にゲ−ト電極線とソース電極線間の短絡が防止
出来るという効果を有する。
第１図（４）、（Ｂ）は、この発明の一実施例を説明す
るマトリクス型表示装置のＴＦＴアレイの部分平面図と
同図のＡ−Ａ線断面図、第２図（４）、（Ｂ）は。 従来のＴＦＴアレイの構成を説明する部分平面図と同図
のＢ−Ｂ線断面図である・ １・・・ゲート電極線、２・・・ゲート絶縁膜、３・・
・半導体膜、４・・・ドレイン電極（画素電極）、５・
・・ソース電極線、６・・・ＴＦＴアレイ基板。 なお、各図中同一符号は同一または相当部分を示す。
るマトリクス型表示装置のＴＦＴアレイの部分平面図と
同図のＡ−Ａ線断面図、第２図（４）、（Ｂ）は。 従来のＴＦＴアレイの構成を説明する部分平面図と同図
のＢ−Ｂ線断面図である・ １・・・ゲート電極線、２・・・ゲート絶縁膜、３・・
・半導体膜、４・・・ドレイン電極（画素電極）、５・
・・ソース電極線、６・・・ＴＦＴアレイ基板。 なお、各図中同一符号は同一または相当部分を示す。
Claims (5)
- （１）絶縁性基板上にソース電極線とゲート電極線とを
夫々上下に格子状に配設し、それらの層状交差部近傍に
ＴＥＴを形成するマトリクス型表示装置のＴＦＴアレイ
において、上記ゲート電極線及びソース電極線とを、低
抵抗の電極材料を用い膜厚を厚くして形成すると共に、
前記ゲート電極線にテーパーエッチを施こすよう構成し
た事を特徴とするマトリクス型表示装置。 - （２）前記ゲート電極線の電極材料を、Ａｌ等の金属、
金属合金、及び金属化合物とすると共に、電極の膜厚を
２μｍ以上として構成した事を特徴とする特許請求の範
囲第１項記載のマトリクス型表示装置。 - （３）前記ゲート電極線の断面形態を台形とするよう構
成した事を特徴とする特許請求の範囲第１項または第２
項記載のマトリクス型表示装置。 - （４）前記ゲート電極線をライン状に形成すると共に、
所定のマトリクス状ＴＥＴ配設位置において、該ゲート
電極線方向に前記ソース電極線の突出部を設け、これを
ソース電極として構成した事を特徴とする特許請求の範
囲第１項、第２項または第３項記載のマトリクス型表示
装置。 - （５）前記絶縁性基板を、透明な絶縁材料で構成した事
を特徴とする特許請求の範囲前各項記載のマトリクス型
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114632A JPS61272776A (ja) | 1985-05-28 | 1985-05-28 | マトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114632A JPS61272776A (ja) | 1985-05-28 | 1985-05-28 | マトリクス型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61272776A true JPS61272776A (ja) | 1986-12-03 |
Family
ID=14642690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60114632A Pending JPS61272776A (ja) | 1985-05-28 | 1985-05-28 | マトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61272776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005536880A (ja) * | 2002-08-20 | 2005-12-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 薄膜トランジスタ |
-
1985
- 1985-05-28 JP JP60114632A patent/JPS61272776A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005536880A (ja) * | 2002-08-20 | 2005-12-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 薄膜トランジスタ |
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