JP2005536880A - 薄膜トランジスタ - Google Patents

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Abstract

ＴＦＴの製造方法は、数ナノメートルの半径の先端部１３を有する頂部領域１２に向かって延在する傾斜した側縁部４Ａ，４Ｂを備えたゲート４を形成するように基板１上の基層構造体９をエッチングすることと、傾斜した側縁部及び頂部領域の上に非晶質シリコンのチャネル層６を堆積することと、頂部領域及び側縁部を覆うようにチャネル層の上に金属層８を堆積することと、頂部領域における金属層８がマスキング材料を介して突出し、マスキング材料から立ち上がるように、導電性材料の上にマスキング材料の層１４を与え、それを選択的にエッチングすることと、それらの間に短いチャネル長Ｌを伴って傾斜した縁部の上に存在する分離した、自己整合的に位置合わせされたソース及びドレイン領域８Ａ、８Ｂを与えるように頂部領域においてマスキング材料１４を介して突出する金属８を選択的にエッチングすることとを有する。

Description

本発明は、例えばアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）又は他のフラットパネルディスプレイに用いられ得る薄膜トランジスタ（ＴＦＴ）の製造に関する。
当該技術分野においてよく知られているように、ＴＦＴは、ディスプレイの各画素の状態を制御又は検知するために液晶又は他のフラットパネルディスプレイにおいて用いられる。上記ＴＦＴは、例えばＵＳ−Ａ−５１３０８２９公報に記載されているように、非晶質又は多結晶の半導体薄膜を用いてガラス又はプラスチック材料のような安価な絶縁性基板上に製造され得る。
ＴＦＴは、異なる材料の層の連続的な堆積により形成され、従来、フォトリソグラフィプロセスにより規定されるチャネル長を持つ一般的に横方向に配されたトランジスタが作製される。より短いチャネル長は、浮遊容量を低減し、ディスプレイの開口率を増大させるので概して好ましい。
縦型ＴＦＴは、横方向のフォトリソグラフィ及びエッチングにより作製される場合よりも短いチャネル長を伴って作製され得る。縦型ＴＦＴの製造では、チャネル長は、通常基板に対してほぼ垂直な面において規定される。基板上にゲートが形成され、このゲートの上面から縦方向に延在する側縁部の１つに沿って下方に広がると共に、基板と水平方向に交差して広がるように非晶質シリコン層が堆積される。上記非晶質シリコン層の下方に広がる部分は、縦方向に広がるチャネル及びゲートの上に存在するチャネルの部分を与え、基板は、チャネルの端部にソース及びドレイン領域を与えるようにエキシマレーザを用いてアニールされ得る。M. Matsumura & A. SaitohのSymp. Proc. Vol.467 (1997), p821を参照されたい。
代替の縦型ＴＦＴの製造技術では、Uchida等のJap. Jrnl. Appl. Phys., 25, 9 Sept 1986, ppL798-L800に記載されているように、ゲートにより与えられる縦型の階段部（step）が材料のエッチングを防止するために用いられ得る。上記ゲートにより与えられる階段部は、700 IBM Technical Disclosure Bulletin 29 (1986) Oct., No.5, NY, USA及びHansel等の米国特許第４６３３２８４号公報に記載されているように、ソース及びドレイン電極を堆積する際にシャドーマスクとして機能するためにも用いられ得る。しかしながら、上記縦型の階段部の構造の製造の間に発生する不均一なプロセス特性に起因する問題が生じ得る。他の欠点は、ソースが近い距離でゲートの上に存在し、これが、例えば列（column）を正しい電圧に充電するために必要な時定数を増大させることによってディスプレイの性能を低下させる大きな浮遊容量の原因となることである。
他のＴＦＴは、ＵＳ−Ａ−５３４０７５８公報に記載されている。この構成では、まず、上面を有し、この上面から対向配置された、傾斜した側縁部が基板に向かって下方に広がるメサ型のゲートが絶縁性基板上に設けられる。続いて、チャネルを与える層が上記傾斜した側縁部を含むゲート領域を覆って堆積される。その後、得られた構造を覆って金属化層が堆積される。その後、デバイスは、フォトレジストを用いて平坦化され、ゲートを覆う堆積された金属化部の最も上部のフラットな面を伴うレベルまで厚さを低減される。これは、フォトレジストに窓部を生成し、自己整合的に位置合わせされたマスクとして用いられ、このマスクを介して上記金属化層がゲートの傾斜面の上に存在する分離したソース及びドレイン領域を形成するようにエッチングされる。
このデバイスの問題は、該デバイスが著しく横方向に広がり、実現され得る最小化の程度を制限することである。
本発明の目的は、改善された、短いチャネル長が実現されることを可能にする改善されたＴＦＴの製造プロセスを提供することにある。
本発明によれば、頂部領域に向かって延在する傾斜した側縁部を備えたゲートを形成するように基板上の基層構造体（base layer structure）をエッチングすることと、上記傾斜した側縁部及び上記頂部領域の上にチャネル層を形成するための材料を堆積することと、上記頂部領域及び上記側縁部を覆うように上記チャネル層の上に導電性の材料を堆積することと、上記頂部領域における上記導電性の材料がマスキング材料を介して突出し、上記マスキング材料から立ち上がる（upstand）ように、上記導電性の材料の上に当該マスキング材料の層を与えることと、上記傾斜した縁部の上に存在する分離したソース及びドレイン領域を与えるように上記頂部領域において上記マスキング材料を介して突出する上記導電性の材料を選択的にエッチングすることとを有するＴＦＴの製造方法が提供される。
上記頂部領域においてレジストを介して導電性の材料を突出させることにより、導電性の材料は改善された非常に短いチャネル長を実現するやり方でエッチングされ得る。
本発明によれば、上記基層構造体のエッチングは、数ナノメートルの半径を持つ先端部が頂部領域に形成されるように行われ得る。このエッチングは、９０度よりも小さい角度で傾斜する側縁部を生成し得る。
本発明は、また、基板と、上記基板の上に存在し、互いに向かって傾斜した側縁部を備えたゲートと、上記ゲートの上に存在するチャネル領域と、上記側縁部の上にそれぞれ存在するソース及びドレイン領域とを有するＴＦＴであって、上記側縁部の間の上記頂部領域における数ナノメートルの半径の先端部の形成を含むエッチングプロセスにより上記基板上に上記ゲートが形成されたＴＦＴを提供する。
上記先端部は、チャネル領域が与えられる前、又は所謂鈍った先端部が鋭い先端部と同じやり方であるが、頂部領域に鈍った先端部が形成されるように短いエッチング時間で形成される前に除去され得る。
上記チャネル層が絶縁性の材料の上に存在し、ドープされた半導体材料の層がチャネル層の上に存在し、ソース及びドレイン領域が形成されている導電性の材料の層がドープされた半導体材料の上に存在する状態で、上記ゲートの上に絶縁性の材料の層が存在し得る。
上記チャネル領域は非晶質シリコンを有していてもよく、上記絶縁性の層は窒化ケイ素を有していてもよく、上記ドープされた半導体層はｎ型にドープされたシリコンを有していてもよい。
本発明がより完全に理解されるために、添付の図面を参照して本発明の実施の形態が説明される。
図１を参照すると、ＡＭＬＣＤパネルは、光学的に透明であり得る電気絶縁性基板１の上に形成されており、電気絶縁性基板１には、ＬＣＤの画素Ｐのアクティブスイッチングマトリクスがそれ自体は当該技術分野においてよく知られているやり方で設けられている。本願出願人のＥＰ−Ａ−０６２９００３公報を参照されたい。上記基板は、例えばシリコン上の液晶ディスプレイのための半導体性又は短絡を防止するために他の導電素子及びＴＦＴの下部に絶縁層を伴う半導体性でもあり得る。画素Ｐｘ，ｙは、矩形のｘ，ｙアレイ状に配され、ｘ駆動回路２及びｙ駆動回路３により動作する。
例として画素Ｐ０，０を考えると、画素Ｐ０，０は、駆動ラインｘ０に接続されたゲートと駆動ラインｙ０に結合されたソースとを備えたＴＦＴ０，０により異なる光透過率の間においてスイッチングされる液晶表示素子Ｌ０，０を含んでいる。上記ラインｘ０，ｙ０に適切な電圧を印加することにより、トランジスタＴＦＴ０，０がオン及びオフにスイッチングされ、ＬＣＤ素子Ｌ０，０の動作を制御する。ディスプレイの画素Ｐのそれぞれが同様の構成であり、ｘ駆動回路２及びｙ駆動回路３の動作中、各画素がそれ自体はよく知られているやり方で一行毎に走査され得ることは理解されるであろう。
図２は、図１に示されている画素Ｐのために用いられる本発明によるＴＦＴの一例を横断面図で示している。このＴＦＴは、基板１上に形成された導電性のゲート領域４を有している。ゲート領域４は、図２に示されているように三角形の断面の鋭くとがったリッジ部を有している。上記ゲート４を覆って、窒化ケイ素を有するゲート絶縁層５が堆積されている。ゲート絶縁体５の上には、トランジスタのチャネルを形成するように非晶質シリコン層６が存在している。非晶質シリコン６の上にはｎ＋にドープされた領域が存在し、このｎ型にドープされたシリコン層７の上にはソース及びドレイン電極８Ａ，８Ｂが存在している。このトランジスタは、２０〜４０ナノメートルのオーダーのチャネル長Ｌを有している。この値は、堆積される材料の厚さ、先端部の鋭さ及び同業者には明らかである他の要因にも依存する。
図３を参照して上記ＴＦＴの製造方法が説明される。図３Ａに示されているように、図２に示されているゲート４を形成する目的のために基板１に基層構造体９，１０が与えられる。この基層構造体は、フォトレジスト１０により表面を覆われた導電性材料の層９を有している。導電性材料９は、金属層９、例えばＡｌ、Ａｌ（１％Ｔｉ）のようなＡｌ合金、Ｃｒ又はＴａを有しており、約１ないし２ミクロンの厚さに堆積される。この厚さは、必要な行ラインの抵抗（及び必要な先端部の高さ）に依存する。ディスプレイが大きいほど行ラインの抵抗は低くなるべきである。
フォトレジスト１０は、通常のフォトリソグラフィ技術によりゲート４が形成されるべき領域に矩形のパッド１０を形成するようにパターニングされる。フォトレジスト１０の矩形領域の図３Ａに示されている幅の寸法ｗの一例は０．５〜２ミクロンであり、（図３Ａの断面図の紙面に対して垂直な）その長さは該ゲート４に接続されるＬＣＤ画素を動作させるのに十分な電流充電パスを与えるように選択される（例えば５ミクロン）。
その後、金属層９は、エッチングされ、フォトレジスト１０の領域の部分を除いて除去される。この部分では、金属９は、ゲート４として役割を果たす図３Ｂに示されている鋭くとがった構造を形成するようにエッチングされる。等方性エッチングを利用すると上記鋭くとがった構造の形成が起こるが、横方向のエッチング速度が下方へのエッチング速度よりも遅いようにエッチング条件が調整される、すなわちエッチングプロセスが異方性であることが好ましい。Ａｌ（又はＡｌ合金）層１０に対して、例えば、４０℃の温度において約２０：１：１：２の比のオルトリン酸、硝酸、酢酸及び水による湿式エッチングが用いられ得る。代替として、例えば１：４の比のＣｌ２及びＢＣｌ３による乾式エッチングが行われ得る。三角形の断面の構造４は、１ないし２ミクロンの寸法の矩形の基部１１を備え、数ナノメートルの半径の先端部１３を含む頂部領域１２までにわたる対向する、傾斜した側縁部４Ａ，４Ｂを有している。傾斜した側縁部４Ａ，４Ｂの間の角度は９０°よりも小さく、典型的には３０°ないし６０°の範囲内である。
その後、図３Ｃに示されているように、ゲート誘電体５が、窒化ケイ素の層の形態で４０ないし２００ナノメートルの厚さまで塗布される。
図３Ｄを参照すると、トランジスタのチャネルを形成するために用いられる真性非晶質シリコン層６が、通常のＣＶＤ技術により４０ないし２００ナノメートルの厚さまで堆積される。その後、ＣＶＤによりｎ＋にドープされたシリコン層７が４０ないし１００ナノメートルの厚さまで塗布される。
その後、図３Ｅに示されているように、ＣＶＤ又はスパッタリングにより金属層８が０．２５ないし１ミクロンの厚さまで塗布される。層８に関する好適な材料は、Ａｌ、Ａｌ（１％Ｔｉ）、Ｃｒ、Ｍｏ及びＴａである。この層８は、ゲート領域４の傾斜した側縁部４Ａ，４Ｂを覆って広がる連続する層として堆積され、後に連続する層８を個々のトランジスタのソース及びドレイン８Ａ，８Ｂを形成する個々の電極に分離するためのプロセスが行われる。これは、ソース及びドレイン電極の横方向の広がりを規定するための層８の通常のフォトグラフィックパターニングを含むと共に、図１に示されている個々の駆動ラインｘ，ｙへのソース及びドレイン電極の接続も含んでおり、ソース及びドレイン電極はこの工程の一部として堆積及びパターニングされ得る。
また、本発明によれば、ソース電極８Ａとドレイン電極８Ｂとの間に図２に示されているチャネルＬを開けるためのプロセスが行われる。これはより詳細に説明される。
図３Ｆを参照すると、上記構造体にフォトレジスト１４がスピンコートされ、その後、図３Ｇに示されているように、頂部領域１２が現れるように例えば酸素プラズマを用いてエッチバックされる。露出した頂部領域１２は、周囲のフォトレジスト１４´を介して広がっており、周囲のフォトレジスト１４´から立ち上がっている。代替として、上記先端部を除去するために、露光されたフォトレジスト層１４を現像する際、上記頂部領域を覆うより狭い領域が除去されるが、図３Ｇに示されているように試料を覆うフォトレジストのバルクは残るよう紫外光を用いて図３Ｆに示されている構造全体に投光することが可能である。
その後、図３Ｈに示されているように、個々のソース及びドレイン電極８Ａ，８Ｂと、これらの電極の非晶質シリコン層６のチャネル領域とを形成するように、層８，７の露出部分及び層６の一部を連続的に除去するよう頂部領域１２がエッチング除去される。これは、例えば４：１の比のＨＣｌ及びＳＦ６による非晶質Ｓｉに対する乾式エッチングを用いて行われ得る。
上記プロセスは、ソース及びドレイン電極８Ａ，８Ｂが更なるフォトマスクの登録（registry）を必要としない自己整合的なエッチングプロセスにより形成されるという利点を有している。
その後、図２の構成に対応する図３ＩのＴＦＴの構造を生成するように残りのフォトレジスト１４が除去される。
結果として得られる構造が図４において模式的な斜視図で示されている。この図から、ゲートは、ソース及びドレイン領域８Ａ，８Ｂがその傾斜した側縁部に形成された状態でリッジ構造として延在していることが分かる。
結果として得られるＴＦＴのチャネル長は、幾つかの因子の関数である。それらのうちの最も重要なものの１つは、上記頂部領域上のフォトレジストの除去の深さ、すなわち図３Ｆの構成と図３Ｇの構成との間において除去されるフォトレジストの量である。
本発明の範囲内において上述したＴＦＴに対する種々の変形が存在する。例えば、図５に示されているように、ゲート領域４は、層５，６，７及び８の堆積の前に先端部１３が鈍るように形成され得る。その場合、所謂鈍った先端部は上記鋭い先端部と同じやり方で形成されるようである。しかしながら、エッチング時間は、鋭い先端部が形成されないように短くされる。上記鈍らせることは、代替としてフラットな上部領域１５を与えるための選択的なエッチングにより行われ得る。これは、図２のデバイスと比較してより長いチャネル長Ｌを引き起こす。また、これは、図２に示されている鋭い先端部と比較して、動作中にチャネル領域Ｌにおけるより均一な電界を引き起こす。
有利なことに、非晶質シリコン層６は、低い、例えば０．２ｃｍ２／Ｖｓよりも低い移動度を有し得る。「移動度」という語は、ＴＦＴ内部の任意の接触抵抗の影響を排除するＴＦＴのチャネル領域における非晶質シリコンの電界効果移動度を意味している。低い移動度のチャネル領域を持つことの利点は、ＷＯ０２／０９１４７５公報に開示されており、この公報を参照されたい。簡単に言えば、これらの利点は漏れ電流の低減を含んでいる。本発明により実現される短いチャネル長からもたらされるスイッチング速度の増大は、低い移動度を持つ半導体材料の使用からもたらされるスイッチング速度の低減に勝っている。
図６に示されている他の変更では、ゲートを与える三角形の断面の領域が絶縁領域１６の上に存在する金属領域４´により構成される。これは、上記最初の基層構造体がエッチングされる際に図６に示されているゲート４´の下方に存在する絶縁層から領域１６が形成されるように、絶縁層（図示せず）が図３Ａに示されている金属層９の下方に存在するよう上記構造体を構成することにより形成され得る。このやり方では、図２及び図４に示されているデバイスと比較してＴＦＴのソース／ドレインに対するゲートの浮遊容量が低減され得る。
本発明によるＴＦＴは、ＡＭＬＣＤデバイス、とりわけＬＣ−ＴＶの用途に対して特に使い道がある。本発明による製造技術は、ゲートの位置を規定する図３Ａの最初の工程のみがフォトリソグラフィにより行われることを必要とし、ソース、ドレイン、ゲート及びチャネルの関係を規定する残りの全ての工程が自己整合技術により実現されるという利点を有している。
本願明細書の開示を読むことから、当業者には他の変形例及び変更が明らかであろう。そのような変形例及び変更は、ＴＦＴを有する電子デバイス、他の半導体デバイス及びその構成部品の設計、製造及び使用において既に知られている同等の特徴及び他の特徴を含んでいてもよく、本明細書において既に説明された特徴の代わりに又はそれに加えて用いられてもよい。
本発明によるＴＦＴを採用したＡＭＬＣＤの模式図である。 本発明によるＴＦＴの断面図である。 図２に示されているＴＦＴに関するプロセス工程を示している。 図２に示されているＴＦＴに関するプロセス工程を示している。 図２に示されているＴＦＴに関するプロセス工程を示している。 図２に示されているＴＦＴに関するプロセス工程を示している。 図２に示されているＴＦＴに関するプロセス工程を示している。 図２に示されているＴＦＴに関するプロセス工程を示している。 図２に示されているＴＦＴに関するプロセス工程を示している。 図２に示されているＴＦＴに関するプロセス工程を示している。 図２に示されているＴＦＴに関するプロセス工程を示している。 図３を参照して説明されたプロセスにより製造されたＴＦＴの模式的な斜視図である。 図２に示されているＴＦの変形例の模式的な断面図である。 ＴＦＴの他の変形例の模式的な断面図である。

Claims (21)

  1. 頂部領域に向かって延在する傾斜した側縁部を備えたゲートを形成するように基板上の基層構造体をエッチングすることと、
    前記傾斜した側縁部及び前記頂部領域の上にチャネル層を形成するための材料を堆積することと、
    前記頂部領域及び前記側縁部を覆うように前記チャネル層の上に導電性の材料を堆積することと、
    前記頂部領域における前記導電性の材料がマスキング材料を介して突出し、前記マスキング材料から立ち上がるように、前記導電性の材料の上に当該マスキング材料の層を与えることと、
    前記傾斜した縁部の上に存在する分離したソース及びドレイン領域を与えるように前記頂部領域において前記マスキング材料を介して突出する前記導電性の材料を選択的にエッチングすることと
    を有するＴＦＴの製造方法。
  2. 前記頂部領域を覆うように前記マスキング材料を与え、その後、前記頂部領域における前記導電性の材料が前記マスキング材料を介して突出し、前記マスキング材料から立ち上がるように前記マスキング材料を選択的に除去することを含む請求項１記載の方法。
  3. 前記マスキング材料がフォトレジストを有すると共に、前記フォトレジストを用いて前記導電性の材料を覆うように前記基板を回転させることを含む請求項２記載の方法。
  4. 前記頂部領域を露出させるように前記フォトレジストを選択的にエッチングすることを含む請求項３記載の方法。
  5. 前記基層構造体の前記エッチングは、数ナノメートルの半径を持つ先端部が前記頂部領域に形成されるように行われる請求項１ないし４のいずれか１項に記載の方法。
  6. 数ナノメートルの半径の先端部を含む頂部領域に向かって延在する傾斜した側縁部を備えた基部領域を形成するように基板上の基層構造体をエッチングすることと、
    前記頂部領域及び前記傾斜した側縁部の上にチャネル層を形成するための材料を堆積することと、
    前記チャネル層の上に導電性の材料を堆積することと、
    前記傾斜した縁部の上に存在する分離したソース及びドレイン領域を与えるように前記頂部領域の前記導電性の材料を選択的にエッチングすることと、
    前記基部領域にゲートを与えることと
    を有するＴＦＴの製造方法。
  7. 前記チャネル層を堆積する前に前記先端部を除去することを含む請求項５又は６記載の方法。
  8. 前記ゲートの上に電気絶縁層を堆積することと、前記絶縁層の上に前記チャネル層を堆積することとを含む請求項１ないし７のいずれか１項に記載の方法。
  9. 前記チャネル層の上にドープされた半導体層を堆積することと、前記ドープされた半導体層の上の層の導電性の材料を堆積することとを含む請求項８記載の方法。
  10. 前記側縁部が９０度よりも小さい角度で傾斜するように前記基層構造体のエッチングを行うことを含む請求項１ないし９のいずれか１項に記載の方法。
  11. 前記基層構造体のエッチングが、前記基層構造体の領域をマスクすることと、前記マスクされた領域において前記基層構造体からリッジ構造が形成されるように前記基層構造体をエッチングすることとを含む請求項１ないし１０のいずれか１項に記載の方法。
  12. 前記基層構造体が絶縁性の材料の層の上に存在する導電性の材料の層を有すると共に、前記基層構造体のエッチングが前記基層構造体からリッジ構造を形成するように行われる請求項１ないし１１のいずれか１項に記載の方法。
  13. 請求項１ないし１２のいずれか１項に記載の方法により製造されたＴＦＴ。
  14. 請求項１３記載のＴＦＴを含むデバイス。
  15. 請求項１ないし１２のいずれか１項に記載の方法により製造された複数のＴＦＴを含むＡＭＬＣＤ。
  16. 基板と、前記基板の上に存在し、互いに向かって傾斜した側縁部を備えたゲートと、前記ゲートの上に存在するチャネル領域と、前記側縁部の上にそれぞれ存在するソース及びドレイン領域とを有するＴＦＴであって、
    前記側縁部の間の前記頂部領域における数ナノメートルの半径の先端部の形成を含むエッチングプロセスにより前記基板上に前記ゲートが形成されたＴＦＴ。
  17. 前記チャネル領域が与えられる前に前記先端部が除去された請求項１６記載のＴＦＴ。
  18. 前記ゲートの上に絶縁性の材料の層が存在し、前記チャネル領域が前記絶縁性の材料の上に存在し、ドープされた半導体材料の層が前記チャネル領域の上に存在し、前記ソース及びドレイン領域が形成されている導電性の材料の層が前記ドープされた半導体材料の上に存在する請求項１６又は１７記載のＴＦＴ。
  19. 前記チャネル領域が真性非晶質シリコンを有する請求項１６ないし１８のいずれか１項に記載のＴＦＴ。
  20. 前記絶縁性の層が窒化ケイ素を有する請求項１８記載のＴＦＴ。
  21. 前記ドープされた半導体材料がｎ型にドープされたシリコンを有する請求項１８記載のＴＦＴ。
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