JP4954497B2 - 半導体装置及び半導体装置の作製方法 - Google Patents
半導体装置及び半導体装置の作製方法 Download PDFInfo
- Publication number
- JP4954497B2 JP4954497B2 JP2005146852A JP2005146852A JP4954497B2 JP 4954497 B2 JP4954497 B2 JP 4954497B2 JP 2005146852 A JP2005146852 A JP 2005146852A JP 2005146852 A JP2005146852 A JP 2005146852A JP 4954497 B2 JP4954497 B2 JP 4954497B2
- Authority
- JP
- Japan
- Prior art keywords
- concentration impurity
- impurity region
- film
- gate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 88
- 238000004519 manufacturing process Methods 0.000 title description 10
- 239000012535 impurity Substances 0.000 claims description 64
- 238000000034 method Methods 0.000 claims description 49
- 238000005530 etching Methods 0.000 claims description 44
- 230000015572 biosynthetic process Effects 0.000 claims description 21
- 230000008569 process Effects 0.000 claims description 13
- 239000010408 film Substances 0.000 description 220
- 239000010410 layer Substances 0.000 description 58
- 239000000758 substrate Substances 0.000 description 41
- 230000015654 memory Effects 0.000 description 28
- 239000011229 interlayer Substances 0.000 description 24
- 238000012545 processing Methods 0.000 description 20
- 229910052721 tungsten Inorganic materials 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 239000000463 material Substances 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000004973 liquid crystal related substance Substances 0.000 description 12
- 239000003870 refractory metal Substances 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 230000009467 reduction Effects 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 239000000956 alloy Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 229910052750 molybdenum Inorganic materials 0.000 description 7
- 238000000059 patterning Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 229910052715 tantalum Inorganic materials 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 238000000605 extraction Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 239000004033 plastic Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 238000005984 hydrogenation reaction Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 150000002894 organic compounds Chemical class 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005281 excited state Effects 0.000 description 2
- 230000005283 ground state Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000000565 sealant Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010281 constant-current constant-voltage charging Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- -1 halogen fluoride Chemical class 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004020 luminiscence type Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- VEDJZFSRVVQBIL-UHFFFAOYSA-N trisilane Chemical compound [SiH3][SiH2][SiH3] VEDJZFSRVVQBIL-UHFFFAOYSA-N 0.000 description 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Description
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
特に、マトリクス状に配置された表示画素毎にＴＦＴからなるスイッチング素子を設けたアクティブマトリクス型の液晶表示装置が盛んに開発されている。
アクティブマトリクス型の液晶表示装置においては、画素部において有効画面領域を広げる開発が進められている。有効画面領域の面積を大きくするには画素部に配置されるＴＦＴ（画素ＴＦＴ）の占める面積をできるだけ小さくする必要に迫られている。また、製造コストの低減を図るために駆動回路を画素部と同一基板上に作り込む開発も進められている。
液晶表示装置に搭載される液晶モジュールには、機能ブロックごとに画像表示を行う画素部や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素部を制御するための駆動回路が一枚の基板上に形成される。
同一基板上に駆動回路と画素部を形成した場合、駆動回路をＴＡＢ方式で実装したものと比べて、額縁部と呼ばれる画素領域以外の領域が占める面積が大きくなる傾向がある。額縁部の面積を小さくするために、駆動回路を構成する回路規模を小さくする必要にも迫られている。
画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶表示装置の画素ＴＦＴは交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。
また、トランジスタサイズの縮小を図るため、ゲート電極の線幅を微細化する技術がいくつか提案されている。
例えば、特許文献１には、ＦＥＴにおいて、段差部側壁に蒸着した金属のサイドウォールをゲートとして用いる技術が記載されている。
また、特許文献２には、サイドウォール状のゲート電極とする薄膜トランジスタ（ＴＦＴ）が提案されている。
特開平４−２１２４２８号公報
特開２００３−２８２８８１
上述した特許文献１や特許文献２に記載されているサイドウォール状のゲート電極は、形状や厚みにばらつきが生じやすい。また、特許文献１や特許文献２に記載されているサイドウォール状のゲート電極とコンタクトを取るためには、通常のコンタクトホールを形成する方法では困難であり、ゲート電極とは異なる導電材料の配線を重ねて直接コンタクトを取る必要がある。従って、異種金属間接触抵抗の影響によりコンタクト抵抗の増大を招いてしまう。加えて、上述した特許文献１や特許文献２は、ゲート電極とゲート配線を形成するために多くの工程（少なくとも２回の成膜工程）を必要としている。加えて、特許文献１や特許文献２に記載されているサイドウォールを形成するための段差を形成する工程も必要である。
また、特許文献２に記載のＴＦＴにおいては、半導体層が段差部を跨ぐように配置されているため、結晶化工程において均一な結晶性を有する半導体層を得ることは困難である。
ＴＦＴにおいては、ゲート配線幅にチャネル幅は依存しており、チャネル長は長くなってしまっていた。従ってＴＦＴのオン電流の増大を困難なものとしている。また、ＴＦＴのチャネル長を短くすることができないため、ゲート容量を減少させにくく、ＴＦＴを含む集積回路の動作の高速化を妨げている。
本発明は、比較的少ない工程でゲート電極の線幅を微細化し、チャネル長の微細なＴＦＴを備えた半導体装置およびその作製方法を提供する。
本発明は、配線の線幅を微細化するため、ＴＦＴにおける配線の断面形状を意図的に３つの内角をもつ形状、代表的には三角形状とすることを特徴の一つとしている。レジストマスクを後退させながら導電膜のエッチングを行い、断面形状が三角形状の電極を形成する。エッチングにより三角形状の電極が形成された段階でレジストマスクは消失しており、レジスト除去工程が省略できる。なお、本明細書において、断面形状とは基板の主平面に垂直な面で切断した断面形状を指している。
また、本明細書において、三角形とは、一直線上にない３つの点のそれぞれを結ぶ線分によってできる図形であり、３つの内角をもつものを指している。例えば、図１３（Ａ）に示すような二等辺三角形、図１３（Ｂ）に示すような直角三角形、正三角形、鋭角三角形、鈍角三角形などが挙げられる。また、本明細書において、三角形状とは、図１３（Ｃ）に示すような底辺以外の２辺が湾曲した三角形形状も含む。また、本発明の配線の断面構造において、三角形状の角が丸みを帯びていてもよい。
本明細書で開示する発明の構成は、絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを複数備えた半導体装置であり、
前記半導体層は、前記ゲート電極と重なるチャネル形成領域と、前記ゲート電極と一部重なる低濃度不純物領域と、高濃度不純物領域からなるソース領域及びドレイン領域とを有し、
前記チャネル形成領域と重なるゲート電極の一部は、３つの内角をもつ断面形状を有することを特徴とする半導体装置である。
前記半導体層は、前記ゲート電極と重なるチャネル形成領域と、前記ゲート電極と一部重なる低濃度不純物領域と、高濃度不純物領域からなるソース領域及びドレイン領域とを有し、
前記チャネル形成領域と重なるゲート電極の一部は、３つの内角をもつ断面形状を有することを特徴とする半導体装置である。
具体的にはＴＦＴのゲート電極を３つの内角をもつ形状、代表的には三角形状として１μｍ以下に微細化し、チャネル長の短いＴＦＴを実現する。本発明により、オン電流の増大（チャネル長の短縮化、寄生抵抗の低減化）やゲート容量の低減（チャネル長の短縮化）が実現し、高速動作する回路（代表的にはＣＭＯＳ回路やＮＭＯＳ回路）を得ることができる。
高速駆動が必要とされる半導体集積回路（ＣＰＵやメモリなど）の一部のＴＦＴにおいて、ゲート電極を三角形状として高速動作を図ってもよい。また、表示装置において、スイッチング素子となるＴＦＴのゲート電極を三角形状とすることによって、鏡面反射を防ぎ、ＴＦＴ上方からの外光を散乱させることもできる。
また、他の発明の構成は、絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを複数備えた半導体装置であり、
前記半導体層と重なるゲート電極の一部は３つの内角をもつ断面形状であり、
前記ゲート電極と一体形成されたゲート配線は、台形の断面形状であることを特徴とする半導体装置である。
前記半導体層と重なるゲート電極の一部は３つの内角をもつ断面形状であり、
前記ゲート電極と一体形成されたゲート配線は、台形の断面形状であることを特徴とする半導体装置である。
レジストマスク幅およびエッチング条件を調節することにより、ＴＦＴの半導体層と重なる部分およびその周辺のみ三角形状とし、延在するゲート配線の断面形状は台形とすることもできる。工程数を増やすことなく、微細なゲート電極（三角形状）を得ることができ、且つ、ゲート配線（台形状）は上層の配線とコンタクトを取ることができる。また、ゲート配線全体を微細とするのではなく、一部を微細なものとするため、低抵抗な配線をも実現する。
また、線幅１μｍ以下の微細な配線とすると、断線の恐れがある。平均の配線幅より配線の端部は幅を太くすることによってエッチング量を均一なものとする。また、下地膜に段差があると断線の恐れがあるため、平坦な面に三角形状の配線を形成することが好ましい。従って、下地に段差のある部分は台形状とし、平坦な部分のみを三角形状とした配線としてもよい。
また、上記構成において、前記ゲート電極または前記ゲート配線における断面が三角形状である部分の膜厚は、断面が台形である部分の膜厚と同一であることを特徴の一つとしている。線幅１μｍ以下の微細な配線とした場合に断線を防ぐため、三角形状である部分の膜厚は、断面が台形である部分の膜厚が同一となるようにレジストマスク幅およびエッチング条件を調節してもよい。
また、三角形状の部分における膜厚（三角形の高さに相当）と台形の部分における膜厚（台形の高さに相当）とを異ならせることも可能である。上記構成において、前記ゲート電極または前記ゲート配線における断面が三角形状である部分の膜厚は、断面が台形である部分の膜厚より薄いことも特徴の一つとしている。複数回のエッチングにより、三角形状の部分における膜厚を台形の部分における膜厚よりも薄くすることができる。三角形状の部分における膜厚を台形の部分における膜厚よりも薄くすることによってカバレッジを良好なものとすることができる。
また、ゲート電極の材料としては、ヒロックの発生が少ない高融点金属を含む材料を用いることが好ましい。ヒロックの発生が少ない高融点金属は、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｏなどから選ばれる１種、またはこれらの合金を用いる。また、微細な配線が下地膜から剥離するのを防止するために窒化物膜（窒化金属膜、または窒化珪素膜など）でゲート電極を囲む構造とすることが好ましい。また、上記各構成において、前記ゲート電極の側面及び下面は窒化珪素膜で囲まれていることを特徴の一つとしている。
また、上記各構成において、前記ＴＦＴのチャネル長は０．１μｍ〜１μｍであることを特徴の一つとしている。
また、上記各構成において、前記ゲート電極はゲート配線から分岐しており、ゲート配線の幅は、ゲート電極の幅より広いことを特徴の一つとしている。
また、ゲート電極を平面上に２つ並列配置して２つのチャネル形成領域を有するダブルゲート構造とする場合、ゲート電極間隔を狭めることが困難であり、カバレッジ不良を生じやすい。そこで、第１のマスクを用いた第１のエッチングにより台形状の配線を得た後、第２のマスクを用いてレジストマスクを形成し、第２のエッチングを行って三角形状となるよう加工して分割し、複数のゲート電極を形成してもよい。また、３つ以上複数のチャネル形成領域を有するマルチゲート構造としてもよい。
また、他の発明の構成は、絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを複数備えた半導体装置であり、 前記半導体層は、前記ゲート電極と重なる複数のチャネル形成領域を有し、前記半導体層と重なる複数のゲート電極は３つの内角をもつ断面形状であり、前記ゲート電極と一体形成されたゲート配線は、台形の断面形状であることを特徴とする半導体装置である。
本発明により、オン電流の増大（チャネル長の短縮化、寄生抵抗の低減化）やゲート容量の低減（チャネル長の短縮化）が実現し、高速動作する回路（代表的にはＣＭＯＳ回路やＮＭＯＳ回路）を得ることができる。
本発明の実施形態について、以下に説明する。
（実施の形態１）図１（Ａ）〜図１（Ｄ）に本発明の半導体装置の作製工程の断面図を示す。ここでは、微細化が必要な箇所のみを三角形状とし、それ以外の箇所は台形状とする配線を同時に形成する例を示す。
まず、図１（Ａ）に示すように絶縁表面を有する基板１０上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯxＮy）等の絶縁膜から成る下地絶縁膜１１を形成する。代表的な一例は下地絶縁膜１１として２層構造から成り、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜を５０〜１００ｎｍ、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜を１００〜１５０ｎｍの厚さに積層形成する構造が採用される。また、下地絶縁膜１１の一層として膜厚１０ｎｍ以下の窒化シリコン膜（ＳｉＮ膜）、或いは酸化窒化珪素膜（ＳｉＮxＯy膜（Ｘ＞Ｙ））を用いることが好ましい。
次いで、下地絶縁膜上に非晶質構造を有する半導体膜を形成する。半導体膜は、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などを公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って結晶構造を有する半導体膜を得る。
また、成膜条件を適宜調整して、成膜を行うだけで結晶構造を有する半導体膜（多結晶シリコン膜、微結晶半導体膜（マイクロクリスタル半導体膜、セミアモルファス半導体膜とも呼ぶ）など）を得てもよい。例えば、成膜室に珪化物気体（モノシラン、ジシラン、トリシランなど）とフッ素（或いはフッ化ハロゲンガス）を原料ガスとして導入し、プラズマを発生させて結晶構造を含む半導体膜を被処理基板に直接成膜する。
次いで、フォトリソ技術を用いてパターニングを行い、半導体層１２を得る。パターニングにおけるレジストマスク形成を行う前には半導体層を保護するためにオゾン含有水溶液、または酸素雰囲気でのＵＶ照射によってオゾンを発生させて酸化膜を形成している。ここでの酸化膜はレジストのぬれ性を向上させる効果もある。
なお、必要があれば、パターニングを行う前に、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを上記酸化膜を介して行う。上記酸化膜を介してドーピングを行った場合には、酸化膜を除去し、再度オゾン含有水溶液によって酸化膜を形成する。
次いで、パターニング時に発生する不要物（レジスト残りやレジスト剥離液など）を除去する洗浄を行った後、ゲート絶縁膜１３となる珪素を主成分とする絶縁膜を形成する。ゲート絶縁膜１３は、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯxＮy）等の絶縁膜の単層、またはこれらの積層を用いる。
次いで、ゲート絶縁膜１３の表面を洗浄した後、スパッタ法や蒸着法や気相成長法を用いて高融点金属膜と、窒化物膜からなる積層膜を形成する。高融点金属膜としては、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｏなどから選ばれる１種、またはこれらの合金を用いる。高融点金属膜からの拡散防止のためにバリア膜として窒化物膜を形成する。加えて、窒化物膜は、高融点金属膜とゲート絶縁膜との密着性の向上の効果が得られる。ここでは、３０ｎｍ〜１００ｎｍのＴａＮ（窒化タンタル）からなる下層膜１４と、３００ｎｍ〜４００ｎｍのＷ（タングステン）からなる上層膜１５との積層を成膜する。タングステン膜は、スパッタ法、または気相成長法（ＣＶＤ）で形成することができる。なお、反応性イオンエッチングを行う場合、ＣＶＤ法で得られるタングステン膜はスパッタ法で得られるタングステン膜よりも約３倍速い速度でエッチングされる。
次いで、フォトリソ技術を用いてレジストマスク１６ａ、１６ｂを形成する。（図１（Ａ））なお、レジストマスク１６ａ、１６ｂは一体化されたパターンとする。微細なＴＦＴを形成したい箇所（代表的にはゲート電極）は、後のエッチングで三角形状となるような微細な幅のレジストマスク１６ａとする。微細な幅のレジストマスク１６ａはレーザ描画法を用いて露光を行ってもよい。また、後の工程で上層の配線とコンタクトを取る箇所（代表的にはゲート配線、引き出し配線）は、後のエッチングで台形状となるような幅のレジストマスク１６ｂを形成する。これらのレジストマスクの幅は、高融点金属材料や、レジスト材料や、エッチング条件を適宜選択し、決定すればよい。
次いで、レジストマスクを後退させながらエッチングを行い、ゲート電極１８ａ、ゲート配線１８ｂを形成する。（図１（Ｂ））なお、ゲート電極１８ａとゲート配線１８ｂは一体化された配線パターンとする。ここでのエッチングによって、微細な幅のレジストマスク１６ａは後退により消失し、一方、レジストマスク１６ｂはエッチングにより後退して残存したレジストマスク１６ｃとなる。
実際にパターニング実験を行った。図２（Ｂ）は、ガラス基板上にスパッタ法でタングステン膜を形成し、０．６μｍ幅の線状のレジストパターンを用いてドライエッチングを行い、得られた三角形状のタングステン膜パターン（線幅０．１６μｍ）の写真図である。なお、図２（Ａ）は模式図を示しており、基板表面１０００と、電極側面部１００１とを図示している。
また、図３（Ｂ）は、ガラス基板上にスパッタ法でタングステン膜を形成し、０．７μｍ幅の線状のレジストパターンを用いてドライエッチングを行い、得られた台形状のタングステン膜パターン（線幅０．３μｍ）の写真図である。なお、図３（Ａ）は模式図を示しており、基板表面１１００と、電極側面部１１０１と、電極上面部のレジスト１１０２とを図示している。
実験では、０．６μｍ幅の線状のレジストパターンによって０．１６μｍ幅の三角形状配線が得られたが、特に限定されず、材料及び膜厚やエッチング条件によって適宜設定することができる。上記実験では、レジスト幅が０．７μｍ幅以上とすることで台形状の配線が得られたが、さらに等方性エッチングを行うことで台形状の配線を三角形状の配線に加工することも可能である。例えば、１μｍ幅のレジストパターンを用いてエッチングを行い、幅０．６μｍの台形状の配線を得た後、０．２μｍ分に相当する等方性エッチングを行えば約０．２μｍ幅の三角形状の配線を得ることもできる。ただし、等方性エッチングを行うため、膜厚、即ち三角形の高さも薄くなる。
また、本明細書中で幅とは下地膜と接している下辺の幅を指しており、三角形状であれば底辺に相当する長さ、台形状であれば下辺に相当する長さを指すものとする。
また、後で形成するコンタクトホールを直径１μｍと設定する場合、マージンを考慮すると台形上辺の長さを３μｍとすることが好ましく、図１中、鎖線右側の配線幅は、約３．２μｍ以上とすることが好ましい。
ここでは、１回のエッチングで０．１６μｍ幅の三角形状のゲート電極部と、３．２μｍ幅の台形状のゲート配線とを一体形成する。なお、基板上面から見ると、太い台形状のゲート配線から細い三角形状のゲート電極が分岐している。本明細書中では、配線のうち、半導体層と重なる部分およびその近傍の部分をゲート電極と呼び、それ以外の部分をゲート配線と呼ぶ。
次いで、レジスト剥離液による剥離処理、またはアッシング処理を行ってレジストマスク１６ｃを除去し、半導体層１２にｎ型を付与する不純物元素（Ｐ、Ａｓ等）、或いはｐ型を付与する不純物元素（Ｂなど）を適宜添加する。（図１（Ｃ））イオンドーピング法またはイオン注入法によりゲート絶縁膜１３を介して半導体層に添加する。また、マスクを設けて選択的にドーピングを行ってもよく、チャネル形成領域２２とドレイン領域２１（またはソース領域２０）との間にＬＤＤ領域１９ａ、１９ｂを有する低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造としてもよい。この構造はチャネル形成領域２２と、高濃度に不純物元素を添加して形成するソース領域２０またはドレイン領域２１との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。
ここでは図１（Ｃ）に示すように、三角形状である上層１８ａの端部または下層端部を通過させて、リンのドーピングを行うことによって、高濃度不純物領域２０、２１と、三角形状のゲート電極と一部重なる低濃度不純物領域１９ａ、１９ｂが自己整合的に形成できる。図１（Ｃ）に示す構造は、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ構造と呼んでいる。
また、配線の変質や剥離を防ぐため、ドーピングの前に窒化絶縁膜からなる層間絶縁膜を形成してもよい。この場合、ドーピング工程は、ゲート絶縁膜及び層間絶縁膜を介して半導体層に添加する。
以降の工程は、第１の層間絶縁膜２３を形成し、水素化処理および活性化処理を行う。そして、第２の層間絶縁膜２４を形成した後、ソース領域、ドレイン領域に達するコンタクトホールを形成する。また、三角形状としたゲート電極と上方の配線や電極とのショートを防ぐため、第２の層間絶縁膜２４としては、塗布法で得られる絶縁膜を用いることが好ましい。
そして、導電膜を成膜してパターニングを行ってソース電極２５、ドレイン電極２６を形成してＴＦＴ（ｎチャネル型ＴＦＴ）を完成させる。また、同時に引き出し電極２７も形成する。（図１（Ｄ））ソース電極２５、ドレイン電極２６、引き出し電極２７は、Ｍｏ、Ｔａ、Ｗ、Ｔｉ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。例えば、Ｔｉ膜と、純Ａｌ膜と、Ｔｉ膜との３層構造、或いはＴｉ膜と、ＮｉとＣを含むＡｌ合金膜と、Ｔｉ膜との３層構造を用いる。さらに後の工程で層間絶縁膜等を形成することを考慮して、電極断面形状をテーパー形状とすることが好ましい。
また、本発明は図１（Ｄ）のＴＦＴ構造に限定されず、必要があればゲート電極と重ならないＬＤＤ領域を設けてもよいし、ＬＤＤ領域のないＴＦＴとしてもよい。
また、ここではｎチャネル型ＴＦＴを用いて説明したが、ｎ型不純物元素に代えてｐ型不純物元素を用いることによってｐチャネル型ＴＦＴを形成することができることは言うまでもない。また、マスクを用いてｎ型不純物元素とｐ型不純物元素とを打ち分けることによって同一基板上にｎチャネル型ＴＦＴと、ｐチャネル型ＴＦＴとを作り込むことができる。
本発明で得られるゲート配線は、部分的に微細な箇所（断面が三角形状の電極）を有し、且つ、コンタクトホールを介して上層配線との接続が可能である。
また、ゲート電極を三角形状とすることで、ゲート電極と、上方に位置するソース電極（およびドレイン電極）との距離が長い場所ができるため、寄生容量の低減が図れる。寄生容量を考慮して距離を持たせる必要がなくなるため、ゲート電極を三角形状とすることで、ソース電極とドレイン電極との間隔を狭めることができ、さらなる微細化を図ることができる。配線間隔を狭めた場合、矩形形状の配線だと電極上端部が上層の配線と近付き、寄生容量が形成されやすい。
本発明により、チャネル形成領域２２のチャネル長の短縮化が図れ、オン電流の増大やゲート容量の低減が実現し、高速動作する半導体集積回路（ＣＰＵやメモリーなど）をガラス基板（またはプラスチック基板）上に得ることができる。
また、液晶表示装置のスイッチング素子に適用すれば、画素部に配置するＴＦＴの微細化が図れるため、開口率を向上させることができる。画素部のゲート電極は微細であるが、ゲート配線はなお、液晶表示装置においては、ゲート配線の取り出しは画素部の外側で行われることが多い。また、液晶表示装置の駆動回路に適用すれば、高速動作、且つ、狭額縁化を実現できる。
また、ＥＬ素子を有する発光表示装置に適用すれば、同様に画素部に配置するＴＦＴの微細化が図れるため、開口率を向上させることができる。発光表示装置においては、１つの画素に複数のＴＦＴを配置し、複数のＴＦＴを互いに接続して画素回路を構成するためにゲート電極のコンタクトを１つの画素内で行う。同様に、発光表示装置の駆動回路に適用すれば、高速動作、且つ、省スペース化された駆動回路を画素回路と同一基板上に形成することができる。
なお、有機化合物を含む層を発光層とするＥＬ素子は、有機化合物を含む層（以下、ＥＬ層と記す）が陽極と、陰極との間に挟まれた構造を有し、陽極と陰極とに電界を加えることにより、ＥＬ層からルミネッセンス（Electro Luminescence）が発光する。またＥＬ素子からの発光は、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがある。
また、本発明の発光装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、発光装置のソース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。
さらに、ビデオ信号がデジタルの発光装置において、画素に入力されるビデオ信号が定電圧（ＣＶ）のものと、定電流（ＣＣ）のものとがある。ビデオ信号が定電圧のもの（ＣＶ）には、発光素子に印加される信号の電圧が一定のもの（ＣＶＣＶ）と、発光素子に印加される信号の電流が一定のもの（ＣＶＣＣ）とがある。また、ビデオ信号が定電流のもの（ＣＣ）には、発光素子に印加される信号の電圧が一定のもの（ＣＣＣＶ）と、発光素子に印加される信号の電流が一定のもの（ＣＣＣＣ）とがある。
また、回路設計や作製工程が複雑になるが、同一基板上にＴＦＴを含む回路でＣＰＵ、表示部、及びメモリを作り込むこともできる。
（実施の形態２）三角形状の配線または電極を実現する作製方法は、実施の形態１に示した方法に限定されず、他の方法で得ることもできる。ここでは、他の一例として、フォトマスクを２枚使用してゲート電極のみを複数回エッチング加工して三角形状のゲート電極を形成する。また、オフ電流値を十分低くするため、２つのチャネル形成領域を有するダブルゲート構造を形成する例を図４に示す。
実施の形態１に示す１回のエッチングでレジストを後退させる方法ではダブルゲート構造を形成する場合、２つのチャネル形成領域の間隔を狭めることが困難である。そこで、予めテーパーを有する配線を形成しておき、その後、分断するようなエッチングを行って２つの三角形状を有する電極を形成する。
まず、実施の形態１と同様に絶縁表面を有する基板４１０上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯxＮy）等の絶縁膜から成る下地絶縁膜４１１を形成する。
次いで、実施の形態１と同様に下地絶縁膜上に非晶質構造を有する半導体膜を形成し、フォトリソ技術を用いてパターニングを行い、半導体層４１２を得る。次いで、実施の形態１と同様にゲート絶縁膜４１３となる珪素を主成分とする絶縁膜を形成する。
次いで、ゲート絶縁膜４１３の表面を洗浄した後、スパッタ法や蒸着法や気相成長法を用いて高融点金属膜からなる単層膜を形成する。高融点金属膜としては、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｏなどから選ばれる１種、またはこれらの合金を用いる。高融点金属膜からの拡散防止のために、積層構造として、下層のバリア膜として窒化物膜を形成してもよい。次いで、フォトリソ技術を用いてレジストマスクを形成する。
次いで、レジストマスクを後退させながらエッチングを行い、第１の形状の電極４１４、４１５を形成する。（図４（Ａ））図４（Ａ）では、エッチングで後退して残ったレジストマスク４１６を示している。
次いで、レジストマスク４１６を除去して新たにレジストマスク４１７を形成する。（図４（Ｂ））ここで、レジストマスクの開口端が、第１の形状の電極４１４のテーパー部分に位置するようにする。従って、テーパー部分は長いことが好ましく、マスクのアライメント精度を考慮すると、少なくとも３μｍ程度とする。なお、図５（Ａ）はレジストマスク４１６を除去した段階の上面図を示しており、同一の箇所には同じ符号を用いている。また、図５（Ａ）における第１の形状の電極４１４上の点線は、上面と斜面の境界を示しており、点線の外側は斜面である。
次いで、エッチングを行い、電極４１４を２つのゲート電極４１８ａ、４１８ｂに分断する。この２回目のエッチングで三角形状とする。ここでは、カバレッジを良好なものとするため、テーパ形状としているが、側面が垂直となるようエッチングしてもよい。側面が垂直となるようにエッチングした場合、ゲート電極４１８ａ、４１８ｂの三角形状は垂直三角形となる。
次いで、レジストマスクを除去した後、窒化絶縁膜からなる第１の層間絶縁膜４２３を形成する。次いで、半導体層４１２にｎ型を付与する不純物元素（Ｐ、Ａｓ等）、或いはｐ型を付与する不純物元素（Ｂなど）を適宜添加する。（図４（Ｄ））イオンドーピング法またはイオン注入法によりゲート絶縁膜４１３および第１の層間絶縁膜４２３を介して半導体層に添加する。なお、図５（Ｂ）はレジストマスクを除去した段階の上面図を示しており、同一の箇所には同じ符号を用いている。また、点線Ａ−Ｂで切断した断面が図４（Ｄ）に相当する。ここでは、図５（Ｂ）に示すように配線に開口をあけることによってダブルゲート構造としている。
ここでは図４（Ｄ）に示すように、三角形状である４１８ａ、４１８ｂの端部を通過させて、リンのドーピングを行うことによって、高濃度不純物領域４２０、４２１ａ、４２１ｂと、三角形状のゲート電極と一部重なる低濃度不純物領域４１９ａ、４１９ｂが自己整合的に形成できる。
また、マスクを設けて選択的にドーピングを行ってもよく、低濃度不純物領域の形成ためのドーピングと、高濃度不純物領域の形成のためのドーピングとを別々に行ってもよい。
次いで、水素化処理および活性化処理を行う。そして、第２の層間絶縁膜４２４を形成した後、ソース領域、ドレイン領域に達するコンタクトホールを形成する。また、三角形状としたゲート電極と上方の配線や電極とのショートを防ぐため、第２の層間絶縁膜４２４としては、塗布法で得られる絶縁膜を用いることが好ましい。
そして、導電膜を成膜してパターニングを行ってソース電極４２５、ドレイン電極４２６を形成してＴＦＴ（ｎチャネル型ＴＦＴ）を完成させる。また、同時に引き出し電極４２７も形成する。（図４（Ｅ））ソース電極４２５、ドレイン電極４２６、引き出し電極４２７は、Ｍｏ、Ｔａ、Ｗ、Ｔｉ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。例えば、Ｔｉ膜と、純Ａｌ膜と、Ｔｉ膜との３層構造、或いはＴｉ膜と、ＮｉとＣを含むＡｌ合金膜と、Ｔｉ膜との３層構造を用いる。さらに後の工程で層間絶縁膜等を形成することを考慮して、電極断面形状をテーパー形状とすることが好ましい。
また、本発明は図４（Ｅ）のＴＦＴ構造に限定されず、必要があればゲート電極と重ならないＬＤＤ領域を設けてもよいし、ＬＤＤ領域のないＴＦＴとしてもよい。
本発明で得られるゲート配線は、部分的に微細な箇所（断面が三角形状の電極）を有し、且つ、コンタクトホールを介して上層配線との接続が可能である。
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
ここでは三角形状の電極を用いた薄膜トランジスタレイアウトの一例を示す。
ここでは三角形状の電極を用いた薄膜トランジスタレイアウトの一例を示す。
図６（Ａ）は液晶表示装置の画素部に配置するスイッチング素子にＴＦＴを用いてレイアウトを行った上面図である。
図６（Ａ）に示すように、ゲート配線は、半導体層と重なっている部分で細くなっており、細くなった部分が三角形状のゲート電極６０５ａ、６０５ｂとなっている。また、ソース配線６０８はソース領域またはドレイン領域６０２と接続されている。また、画素電極６１１もソース領域またはドレイン領域６０２と接続されている。６０９は隣接する画素のソース配線である。
また、図６（Ｂ）は、図６（Ａ）中の点線Ｃ−Ｄで切断した断面図を示している。
図６（Ｂ）で示すように、絶縁表面を有する基板上には、無機絶縁膜からなる下地膜６０１と、少なくともチャネル形成領域形成領域６０３ａ、６０３ｂおよびソース領域またはドレイン領域６０２を含む活性層と、活性層を覆うゲート絶縁膜６０４と、ゲート電極６０５ａ、６０５ｂと、ゲート電極を覆う層間絶縁膜６０６、６０７、６１０が設けられている。
断面が三角形状となっているゲート電極６０５ａ、６０５ｂは、チャネル形成領域６０３ａ、６０３ｂとゲート絶縁膜６０４を介して重なっている。ゲート電極６０５ａ、６０５ｂを三角形状とすることで微細化し、チャネル形成領域６０３ａ、６０３ｂのチャネル長の短縮化を図っている。
ゲート電極６０５ａ、６０５ｂは、平坦な活性層上に配置して、活性層の端面での段差の部分は太い電極（断面形状は台形）としている。また、ゲート電極の端部は、エッチングによって先細り、尖った上面形状とならないように三角形状の部分より太くしている。
図６（Ａ）に示すようにゲート配線全体を微細とするのではなく、ゲート電極の一部を微細なものとするため、低抵抗な配線をも実現する。
また、層間絶縁膜６０６は、ゲート絶縁膜から剥離するのを防止するために窒化物膜（窒化金属膜、または窒化珪素膜など）とすることが好ましい。また、層間絶縁膜６０６は、後に塗布法による層間絶縁膜６０７を形成する際に強度の弱い三角形状のゲート電極を保護する効果もある。
また、図６（Ａ）のレイアウトに特に限定されず、活性層の端面での段差を乗り越える三角形状の電極を形成してもよい。図６（Ｃ）は、図６（Ａ）と異なる他のレイアウトの一例を示している。
図６（Ｃ）においては、活性層の端面での段差を乗り越える三角形状の電極６１５ａ、６１５ｂを形成している。
また、本実施の形態は実施の形態１または実施の形態２と自由に組み合わせることができる。
（実施の形態４）
本実施の形態では、エッチングによってゲート配線での厚さと、ゲート配線と同一材料からなるゲート電極での厚さを異ならせる例を図７を用いて説明する。
本実施の形態では、エッチングによってゲート配線での厚さと、ゲート配線と同一材料からなるゲート電極での厚さを異ならせる例を図７を用いて説明する。
まず、実施の形態１と同様に、絶縁表面を有する基板７１０上に下地絶縁膜７１１、半導体層７１２を形成する。
次いで、パターニング時に発生する不要物（レジスト残りやレジスト剥離液など）を除去する洗浄を行った後、第１のゲート絶縁膜７１３ａとなる珪素を主成分とする絶縁膜を形成する。第１のゲート絶縁膜７１３ａは、酸化シリコン膜、または酸化窒化シリコン膜（ＳｉＯxＮy：Ｘ＞Ｙ）等の絶縁膜を用いる。
次いで、第２のゲート絶縁膜７１３ｂとなる珪素を主成分とする絶縁膜を連続的に形成する。第２のゲート絶縁膜７１３ｂは、窒化シリコン膜、または酸化窒化シリコン膜（ＳｉＯxＮy：Ｘ＜Ｙ）等の絶縁膜を用いる。
次いで、ゲート絶縁膜７１３ｂの表面を洗浄した後、スパッタ法や蒸着法や気相成長法を用いて高融点金属膜７１４を形成する。高融点金属膜としては、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｏなどから選ばれる１種、またはこれらの合金を用いる。
次いで、フォトリソ技術を用いてレジストマスク７１６ａ、７１６ｂを形成する。（図７（Ａ））なお、レジストマスク７１６ａ、７１６ｂは一体化されたパターンとする。微細なＴＦＴを形成したい箇所（代表的にはゲート電極）は、後のエッチングで三角形状となるような微細な幅のレジストマスク７１６ａとする。
次いで、レジストマスクを後退させながらエッチングを行い、三角形状の電極７１５ａ、台形状の配線７１５ｂを形成する。（図７（Ｂ））なお、三角形状の電極７１５ａと台形状の配線７１５ｂは一体化された配線パターンとする。また、ここでのエッチングと同時、或いはエッチング処理を別途行って第２のゲート絶縁膜７１３ｃを形成する。ここでのエッチングによって、微細な幅のレジストマスク７１６ａは後退により消失し、一方、レジストマスク７１６ｂはエッチングにより後退して残存したレジストマスク７１６ｃとなる。
次いで、レジストマスク７１６ｃを残存させたまま、等方性のエッチングを行い、線幅を細らせるとともに、三角形状の電極の高さが低減されたゲート電極７１５ｃを得る。（図７（Ｃ））また、台形状のゲート配線７１５ｄは線幅が細くなっただけで膜厚は変化しない。なお、ここでのエッチングでは第２のゲート絶縁膜７１３ｃはエッチングされない条件で行う。三角形状の電極の高さが低減されたゲート電極７１５ｃとすることでカバレッジを良好なものとすることができる。
次いで、配線の変質や剥離を防ぐため、窒化絶縁膜からなる第１の層間絶縁膜７２３を形成する。第２のゲート絶縁膜７１３ｃは窒化珪素膜または窒化酸化珪素膜であるので、第１の層間絶縁膜７２３と密着性の向上が図れ、望ましい。また、第２のゲート絶縁膜７１３ｃの端部は、ゲート電極７１５ｃの端部から離れており、第２のゲート絶縁膜７１３ｃの上面が第１の層間絶縁膜７２３と接する領域が広いため、ゲート電極７１５ｃを包み込んで保護されている。第１の層間絶縁膜７２３は後に行われるドーピングによるダメージから配線や電極を保護する効果もある。
次いで、レジスト剥離液による剥離処理、またはアッシング処理を行ってレジストマスク７１６ｃを除去し、半導体層７１２にｎ型を付与する不純物元素（Ｐ、Ａｓ等）、或いはｐ型を付与する不純物元素（Ｂなど）を適宜添加する。（図７（Ｄ））第２のゲート絶縁膜の存在している箇所と、第１のゲート絶縁膜のみの箇所とでドーピングのされ方が変化し、高濃度不純物領域７２０、７２１と、低濃度不純物領域７１９ａ、７１９ｂが自己整合的に形成できる。ここでのドーピング工程は、イオンドーピング法またはイオン注入法により、ゲート絶縁膜及び第１の層間絶縁膜を介して半導体層に添加する。
図７（Ｄ）に示す構造は、ＬＤＤ領域をチャネル形成領域の両側に配置させた、いわゆるＬＤＤ構造である。
以降の工程は、水素化処理および活性化処理を行う。そして、第２の層間絶縁膜７２４を形成した後、ソース領域、ドレイン領域に達するコンタクトホールを形成する。また、三角形状としたゲート電極と上方の配線や電極とのショートを防ぐため、第２の層間絶縁膜７２４としては、塗布法で得られる絶縁膜を用いることが好ましい。
そして、導電膜を成膜してパターニングを行ってソース電極７２５、ドレイン電極７２６を形成してＴＦＴ（ｎチャネル型ＴＦＴ）を完成させる。また、同時に引き出し電極２７も形成する。（図７（Ｅ））ソース電極７２５、ドレイン電極７２６、引き出し電極７２７は、Ｍｏ、Ｔａ、Ｗ、Ｔｉ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。例えば、Ｔｉ膜と、純Ａｌ膜と、Ｔｉ膜との３層構造、或いはＴｉ膜と、ＮｉとＣを含むＡｌ合金膜と、Ｔｉ膜との３層構造を用いる。さらに後の工程で層間絶縁膜等を形成することを考慮して、電極断面形状をテーパー形状とすることが好ましい。
また、本発明は図７（Ｅ）のＴＦＴ構造に限定されず、必要があればゲート電極と重なるＬＤＤ領域を設けてもよいし、ＬＤＤ領域のないＴＦＴとしてもよい。
また、ここではｎチャネル型ＴＦＴを用いて説明したが、ｎ型不純物元素に代えてｐ型不純物元素を用いることによってｐチャネル型ＴＦＴを形成することができることは言うまでもない。また、マスクを用いてｎ型不純物元素とｐ型不純物元素とを打ち分けることによって同一基板上にｎチャネル型ＴＦＴと、ｐチャネル型ＴＦＴとを作り込むことができる。
また、回路設計や作製工程が複雑になるが、同一基板上にＴＦＴを含む回路でＣＰＵ、表示部、及びメモリを作り込むこともできる。
また、本実施の形態は実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせることができる。
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
本実施例では、絶縁表面を有する基板（代表的にはガラス基板、プラスチック基板）上に上記実施の形態１乃至４で得られるＴＦＴを含む回路でＣＰＵやメモリーを構成する例を図８を用いて説明する。
８０１は中央処理部（ＣＰＵとも呼ばれる）、８０２は制御部、８０３は演算部、８０４は記憶部（メモリーとも呼ばれる）、８０５は入力部、８０６は出力部（表示部など）である。
演算部８０３と制御部８０２とを合わせたものが、中央処理部８０１であり、演算部８０３は、加算、減算の算術演算やＡＮＤ、ＯＲ、ＮＯＴなどの論理演算を行う算術論理演算部（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ：ＡＬＵ）、演算のデータや結果を一時格納する種々のレジスタ、入力される１の個数を数え上げるカウンタなどから成り立っている。
演算部８０３を構成する回路、例えば、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、バッファ回路、またはレジスタ回路などはＴＦＴで構成することができ、高い電界効果移動度を得るため、連続発振型のレーザー光を用いて結晶化を行った半導体膜をＴＦＴの活性層として作製すればよい。アモルファスシリコン膜に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよいし、アモルファスシリコン膜を加熱してポリシリコン膜を得た後に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよいし、アモルファスシリコン膜に触媒となる金属元素を添加した後、加熱してポリシリコン膜を得た後に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよい。本実施例において、演算部８０３を構成するＴＦＴのチャネル長方向とレーザービームの走査方向とを揃える。
また、制御部８０２は記憶部８０４に格納された命令を実行して、全体の動作を制御する役割を担っている。制御部８０２はプログラムカウンタ、命令レジスタ、制御信号生成部からなる。また、制御部８０２もＴＦＴで構成することができ、連続発振型のレーザー光を用いて結晶化を行った半導体膜をＴＦＴの活性層として作製すればよい。本実施例において、制御部８０２を構成するＴＦＴのチャネル長方向とレーザービームの走査方向とを揃える。
また、記憶部８０４は、計算を行うためのデータと命令を格納する場所であり、ＣＰＵで頻繁に実行されるデータやプログラムが格納されている。記憶部８０４は、主メモリ、アドレスレジスタ、データレジスタからなる。さらに主メモリに加えてキャッシュメモリを用いてもよい。これらのメモリは、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリなどで形成すればよい。また、記憶部８０４もＴＦＴで構成する場合には、連続発振型のレーザー光を用いて結晶化を行った半導体膜をＴＦＴの活性層として作製することができる。本実施例において、記憶部８０４を構成するＴＦＴのチャネル長方向とレーザービームの走査方向とを揃える。
また、入力部８０５は外部からデータやプログラムを取り込む装置である。また、出力部８０６は結果を表示するための装置、代表的には表示装置である。
ＴＦＴのチャネル長方向とレーザービームの走査方向を揃えることによって各ＴＦＴの電気特性バラツキの少ないＣＰＵを絶縁基板上に作り込むことができる。また、同一基板上にＣＰＵと表示部とを作り込むことができる。表示部においても各画素に配置される複数のＴＦＴのチャネル長方向とレーザービームの走査方向を揃えることが好ましい。
また、本実施例においては、実施の形態１に従い、ゲート電極の断面形状を三角形状として、チャネル長を０．２μｍ〜１μｍとすることによって高速動作する回路（ＣＰＵなど）を作製している。
また、回路設計や作製工程が複雑になるが、同一基板上にＣＰＵと表示部とメモリとを作り込むこともできる。
こうして、絶縁基板上に高速動作可能であり、且つ、電気特性バラツキの少ない半導体装置を完成することができる。
また、本実施例は、実施の形態１乃至３のいずれか一と自由に組み合わせることができる。
本実施例では、絶縁表面を有する基板上に、画素部、画素を駆動する駆動回路、及び画像処理回路とを少なくとも形成した半導体装置の構成例と、消費電力を削減する動作方法について説明する。
図９に示すのはガラス基板上に形成された表示部を有するシステムの一例であって、ガラス基板上には、画素部９０１、ソース線駆動回路９０２、ゲート線駆動回路９０３、機能の異なる３つの画像処理回路９０４、９０５、９０６、メモリ９０７、インターフェース回路９０８、電源供給タイミング制御回路９０９が設けられている。本半導体装置は、液晶表示装置であっても、ＥＬ材料を用いた発光表示装置であっても構わない。
図９に示したブロック図において、画素部９０１は画像を表示する部分であり、ソース線駆動回路９０２、及びゲート線駆動回路９０３は、画素を駆動する駆動回路である。画像データはソース線駆動回路９０２に入力される。また、インターフェース回路９０８は外部から画像データ、あるいは画像の基となるデータを入力し、適切な内部信号に変換した後、ソース線駆動回路９０２、画像処理回路９０４、９０５、９０６、もしくはメモリ９０７に出力する。
本半導体装置の機能として、３つの画像処理回路９０４〜９０６とメモリ９０７を用いた様々な画像処理を行う半導体装置を考えることができる。例えば、これらの画像処理回路の１つもしくは複数を用いることによって、画像の歪み補正、リサイズ、モザイク処理、スクロール、反転といった画像変換や、マルチウィンドウ処理、メモリ９０７を用いた画像生成、及びこれらの複合処理等を考えることができる。
これに対応して、様々な動作モードが考えられ、本構成の半導体装置においては、画像処理回路９０４、９０５、９０６が有するレジスタ及びラッチ回路に、不揮発性を有するラッチ回路を適用することが有効である。つまり、不揮発性を有するラッチ回路によって、画像処理回路９０４、９０５、９０６の論理状態が復元可能である構成が有効である。こうすることにより、画像処理回路９０４、９０５、９０６の動作状態を保持したまま電源を遮断することが可能となり、使用しない画像処理回路の電源を遮断することが可能となる。その結果、消費電力の削減が可能となる。
また、待機時においても、システムの状態を保持したままで、電源供給を止めることができるため、待機時と動作時の高速な移行と、待機時の消費電力の削減を同時に実現することが可能となる。
動作モードの切り替え制御は、電源供給タイミング制御回路９０９によって行う。具体的には、動作モードに対応して、モードの切り替え前後に、使用しない画像処理回路に対して格納手続と復元手続を行えばよい。
なお、本実施例では、画像処理回路９０４、９０５、９０６全体を復元可能な場合を説明したが、必ずしもこれに限定されない。画像処理回路９０４、９０５、９０６を構成する一部の回路（例えば回路Ｃとする）の論理状態を復元可能とする構成であっても構わない。その場合、回路Ｃを使用する時のみに回路Ｃに電源を供給することが可能となり、消費電力の削減が可能となる。
なお、不揮発性を有するラッチ回路を、インターフェース回路、あるいはソース線駆動回路、ゲート線駆動回路に対して適用することも可能である。その結果、それぞれの論理回路が動作しない時には、その論理回路の電源を遮断することで消費電力を削減することが可能となる。
本実施例における様々な回路（画素部９０１、ソース線駆動回路９０２、ゲート線駆動回路９０３、機能の異なる３つの画像処理回路９０４〜９０６、メモリ９０７、インターフェース回路９０８、電源供給タイミング制御回路９０９）は、実施の形態１乃至３に従って得られる高速動作可能なＴＦＴで作製することができる。
なお、本実施例は、実施の形態１乃至３、実施例１のいずれの構成とも自由に組み合わせることが可能である。
本実施例では、画素部とＣＭＯＳ回路部と端子部とを同一基板上に形成する例を図１０に示す。本実施例では画素部におけるＴＦＴのゲート電極の断面形状は台形状とし、ＣＰＵやメモリの一部を構成するＣＭＯＳ回路部においては、ＴＦＴのゲート電極の断面形状は三角形状としている。
基板１６１０上に下地絶縁膜を形成した後、各半導体層を形成する。次いで、半導体層を覆うゲート絶縁膜を形成した後、各ゲート電極、端子電極を形成する。本実施例では、いくつかのＴＦＴのゲート電極の断面形状を三角形状とすることでチャネル長の短縮化を図っている。
次いで、ｎチャネル型ＴＦＴ１６３６を形成するため、半導体にｎ型を付与する不純物元素（代表的にはリン、またはＡｓ）をドープし、ｐチャネル型ＴＦＴ１６３７を形成するため、半導体にｐ型を付与する不純物元素（代表的にはボロン）をドープしてソース領域およびドレイン領域、必要であればＬＤＤ領域を適宜形成する。ｎチャネル型ＴＦＴ１６３６やｐチャネル型ＴＦＴ１６３７は、実施の形態１乃至３のいずれか一に従って形成すればよい。一部のゲート電極を三角形状に加工することによってマスクを増やすことなく、半導体集積回路の一部の回路を高速動作する回路とすることができる。
次いで、層間絶縁膜となる高耐熱性平坦化膜１６１６を形成する。高耐熱性平坦化膜１６１６としては、塗布法によって得られるシリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される絶縁膜を用いる。
次いで、マスクを用いてＳｉＮＯ膜および高耐熱性平坦化膜にコンタクトホールを形成すると同時に周縁部の高耐熱性平坦化膜を除去する。１回のエッチングでテーパー形状としてもよいし、複数のエッチングによってテーパー形状にしてもよい。
次いで、高耐熱性平坦化膜１６１６をマスクとしてエッチングを行い、露呈している水素を含むＳｉＮＯ膜、またはゲート絶縁膜を選択的に除去する。
次いで、導電膜を形成した後、マスクを用いてエッチングを行い、ドレイン配線やソース配線を形成する。
次いで、透明導電膜からなる第１の電極１６２３、即ち、有機発光素子の陽極（或いは陰極）を形成する。同時に端子電極の上にも透明導電膜を形成する。
以降の工程は、公知の方法で絶縁物１６２９、有機化合物を含む層１６２４、導電膜からなる第２の電極１６２５、透明保護層１６２６を形成し、封止基板１６３３をシール材１６２８で貼り合わせて発光素子を封止する。なお、シール材１６２８で囲まれた領域には透明な充填材１６２７を充填する。最後にＦＰＣ１６３２を異方性導電膜１６３１により公知の方法で端子電極と貼りつける。端子電極は、透明導電膜を用いることが好ましく、ゲート配線と同時に形成された端子電極上に形成する。
以上の工程によって、発光素子がマトリクス状に配置された画素部とＣＭＯＳ回路と端子部とを同一基板上に形成する。本実施例に示すように同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを作製することができるため、駆動回路や保護回路を作り込むことができ、駆動用のＩＣチップの実装部品を少なくすることができる。
なお、本実施例は、実施の形態１乃至３、実施例１、実施例２のいずれの構成とも自由に組み合わせることが可能である。
本発明を実施して得たＴＦＴを組み込むことによって様々な電子機器を作製することができる。電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ））等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１１、図１２に示す。
図１１（Ａ）はテレビであり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明はテレビに内蔵している半導体集積回路、および表示部２００３に適用し、駆動部の小さなテレビを実現することができる。なお、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用のテレビが含まれる。
図１１（Ｂ）はデジタルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明は、デジタルカメラに内蔵されている半導体集積回路（メモリやＣＰＵなど）、および表示部２１０２に適用し、回路面積が小さく高精細なデジタルカメラとすることができる。
図１１（Ｃ）はパーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明は、パーソナルコンピュータに内蔵されている半導体集積回路（メモリやＣＰＵなど）、および表示部２２０３に適用し、表示部に配置されるＴＦＴと、ＣＰＵを構成するＣＭＯＳ回路とを同一基板上に作り込むことが可能となり、回路面積が小さいパーソナルコンピュータを実現することができる。
図１１（Ｄ）は電子書籍であり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明は、電子書籍に内蔵されている半導体集積回路（メモリやＣＰＵなど）、および表示部２３０２に適用し、回路面積が小さい電子書籍を実現することができる。
図１１（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。本発明は画像再生装置に内蔵されている半導体集積回路（メモリやＣＰＵなど）、および表示部Ａ、Ｂ２４０３、２４０４に適用し、回路面積が小さい画像再生装置を実現することができる。
図１１（Ｆ）は携帯型のゲーム機器であり、本体２５０１、表示部２５０５、操作スイッチ２５０４等を含む。本発明はゲーム機器に内蔵されている半導体集積回路（メモリやＣＰＵなど）、および表示部２５０５に適用し、表示部に配置されるＴＦＴと、ＣＰＵを構成するＣＭＯＳ回路とを同一基板上に作り込むことが可能となり、回路面積が小さい携帯型のゲーム機器を実現することができる。
図１１（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。本発明は、ビデオカメラに内蔵されている半導体集積回路（メモリやＣＰＵなど）、および表示部２６０２に適用し、回路面積が小さいビデオカメラを実現することができる。
図１１（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明は、携帯電話に内蔵されている半導体集積回路（メモリやＣＰＵや高周波回路など）、および表示部２７０３に適用し、回路面積が小さな携帯電話を実現できる。
また、図１２は、腕に取り付け可能な携帯型のコンピュータであり、本体２９０１、表示部２９０２、スイッチ２９０３、操作キー２９０４、スピーカー部２９０５等を含む。表示部２９０２はタッチパネルとして様々な入力や操作が可能である。なお、ここでは図示しないが、携帯型のコンピュータの温度上昇を抑える冷却機能や、赤外線ポートや、高周波回路などの通信機能を具備している。
人の腕２９００に触れても違和感を感じないように人の腕と触れる部分はプラスチックなどのフィルムで覆われていることが好ましい。従って、プラスチック基板上に半導体集積回路（メモリやＣＰＵなど）、および表示部２９０２を形成することが望ましい。また、人の腕２９００に沿って本体２９０１の外形を湾曲させてもよい。
本発明は、図１２に示すように携帯型のコンピュータに内蔵されている半導体集積回路（メモリやＣＰＵや高周波回路など）、および表示部２９０２およびスピーカ部２９０５の制御回路などに適用し、回路面積が小さい携帯型のコンピュータを実現することができる。
なお、本実施例は、実施の形態１乃至３、実施例１、実施例２、実施例３のいずれの構成とも自由に組み合わせることが可能である。
本発明により、比較的少ない工程でゲート電極の線幅を微細化し、チャネル長の微細なＴＦＴを得ることができ、製造コストを低減することができる。また、マスクを増やすことなく、半導体集積回路の一部の回路を高速動作する回路（代表的にはＣＭＯＳ回路やＮＭＯＳ回路）とすることができる。
１０：基板
１２：半導体層
１３：ゲート絶縁膜
１６ａ、１６ｂ：レジストマスク
１８ａ：ゲート電極（三角形状）
１８ｂ：ゲート配線（台形状）
１２：半導体層
１３：ゲート絶縁膜
１６ａ、１６ｂ：レジストマスク
１８ａ：ゲート電極（三角形状）
１８ｂ：ゲート配線（台形状）
Claims (3)
- 半導体層、ゲート絶縁膜、及びゲート電極を有し、
前記半導体層は、第１及び第２の高濃度不純物領域、前記第１の高濃度不純物領域と前記第２の高濃度不純物領域との間のチャネル形成領域、並びに前記第１の高濃度不純物領域と前記チャネル形成領域との間の低濃度不純物領域を有し、
前記ゲート電極の端部はテーパー部を有し、
前記ゲート電極のテーパー部のうち、前記第１の高濃度不純物領域側の第１のテーパー部は、前記第２の高濃度不純物領域側の第２のテーパー部より傾斜が緩やかであり、
前記第１のテーパー部と、前記低濃度不純物領域とは、少なくとも一部が重なっていることを特徴とする半導体装置。 - 半導体層、ゲート絶縁膜、並びに第１及び第２のゲート電極を有し、
前記半導体層は、第１及び第２の高濃度不純物領域、前記第１の高濃度不純物領域と前記第２の高濃度不純物領域との間の第３の高濃度不純物領域、前記第１の高濃度不純物領域と前記第３の高濃度不純物領域との間の第１のチャネル形成領域、前記第２の高濃度不純物領域と前記第３の高濃度不純物領域との間の第２のチャネル形成領域、前記第１の高濃度不純物領域と前記第１のチャネル形成領域との間の第１の低濃度不純物領域、並びに前記第２の高濃度不純物領域と前記第２のチャネル形成領域との間の第２の低濃度不純物領域を有し、
前記第１及び第２のゲート電極の端部はテーパー部を有し、
前記第１のゲート電極のテーパー部のうち、前記第１の高濃度不純物領域側の第１のテーパー部は、前記第３の高濃度不純物領域側の第２のテーパー部より傾斜が緩やかであり、
前記第２のゲート電極のテーパー部のうち、前記第２の高濃度不純物領域側の第３のテーパー部は、前記第３の高濃度不純物領域側の第４のテーパー部より傾斜が緩やかであり、
前記第１のテーパー部と、前記第１の低濃度不純物領域とは、少なくとも一部が重なっており、
前記第２のテーパー部と、前記第２の低濃度不純物領域とは、少なくとも一部が重なっていることを特徴とする半導体装置。 - 半導体層上にゲート絶縁膜を介して導電膜を形成する第１の工程と、
前記導電膜を第１のレジストマスクを用いてエッチングして、一方の端部に第１のテーパー部を有し、且つ他方の端部に第３のテーパー部を有する導電層を形成する第２の工程と、
前記導電層を第２のレジストマスクを用いて分断するようにエッチングして、前記第１のテーパー部と前記第１のテーパー部より傾斜が急な第２のテーパー部とを有する第１のゲート電極、及び前記第３のテーパー部と前記第３のテーパー部より傾斜が急な第４のテーパー部とを有する第２のゲート電極を形成する第３の工程と、
前記第１及び第２のゲート電極をマスクとして前記半導体層に不純物元素を添加し、前記第１のテーパー部側の第１の高濃度不純物領域、前記第３のテーパー部側の第２の高濃度不純物領域、前記第１の高濃度不純物領域と前記第２の高濃度不純物領域との間の第３の高濃度不純物領域、前記第１のテーパー部と少なくとも一部が重なる第１の低濃度不純物領域、及び前記第３のテーパー部と少なくとも一部が重なる第２の低濃度不純物領域を形成する第４の工程と、を有することを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005146852A JP4954497B2 (ja) | 2004-05-21 | 2005-05-19 | 半導体装置及び半導体装置の作製方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004152433 | 2004-05-21 | ||
| JP2004152433 | 2004-05-21 | ||
| JP2005146852A JP4954497B2 (ja) | 2004-05-21 | 2005-05-19 | 半導体装置及び半導体装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2006013461A JP2006013461A (ja) | 2006-01-12 |
| JP2006013461A5 JP2006013461A5 (ja) | 2008-06-26 |
| JP4954497B2 true JP4954497B2 (ja) | 2012-06-13 |
Family
ID=35780266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005146852A Active JP4954497B2 (ja) | 2004-05-21 | 2005-05-19 | 半導体装置及び半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4954497B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204476A (ja) * | 1988-02-09 | 1989-08-17 | Nec Corp | 半導体装置及びその製造方法 |
| JP3474604B2 (ja) * | 1993-05-25 | 2003-12-08 | 三菱電機株式会社 | 薄膜トランジスタおよびその製法 |
| JP3164756B2 (ja) * | 1995-08-30 | 2001-05-08 | 京セラ株式会社 | 多層薄膜回路の形成方法 |
| JP3963974B2 (ja) * | 1995-12-20 | 2007-08-22 | 株式会社半導体エネルギー研究所 | 液晶電気光学装置 |
| JP4485078B2 (ja) * | 2000-01-26 | 2010-06-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4748873B2 (ja) * | 2001-04-06 | 2011-08-17 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US20060157709A1 (en) * | 2002-08-20 | 2006-07-20 | Koninklijke Philips Electronics N.V. | Thin film transistor |
-
2005
- 2005-05-19 JP JP2005146852A patent/JP4954497B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006013461A (ja) | 2006-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7319236B2 (en) | Semiconductor device and electronic device | |
| JP5600762B2 (ja) | 半導体装置 | |
| JP4485078B2 (ja) | 半導体装置の作製方法 | |
| KR100767612B1 (ko) | 반도체 장치 및 제조 방법 | |
| JP2022177075A (ja) | 半導体装置 | |
| JP3989763B2 (ja) | 半導体表示装置 | |
| JP5448278B2 (ja) | 半導体装置の作製方法 | |
| JP5371144B2 (ja) | 半導体装置及び半導体装置の作製方法、並びに電子機器 | |
| JP4433405B2 (ja) | 半導体装置の製造方法 | |
| US7306982B2 (en) | Method of manufacturing a semiconductor device | |
| JP2002203862A (ja) | 半導体装置およびその作製方法 | |
| JP2008047913A (ja) | 薄膜トランジスタデバイスを含む画像表示システムとその製造方法 | |
| US20060197088A1 (en) | Semiconductor device and manufacturing method of the same | |
| JP5121145B2 (ja) | 半導体装置の作製方法 | |
| JP2002057339A (ja) | 薄膜半導体装置 | |
| US7432138B2 (en) | Thin film transistor substrate and manufacturing method for the same | |
| JP5046565B2 (ja) | 半導体装置の作製方法 | |
| JP4801249B2 (ja) | 半導体装置の作製方法 | |
| JP4583797B2 (ja) | 半導体装置の作製方法 | |
| JP2005064344A (ja) | 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置及び電子機器 | |
| JP4954497B2 (ja) | 半導体装置及び半導体装置の作製方法 | |
| JP4387090B2 (ja) | 半導体装置の作製方法 | |
| JP4485481B2 (ja) | 半導体装置の作製方法 | |
| JP2008083731A (ja) | 半導体装置 | |
| JP4704363B2 (ja) | 半導体装置の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080514 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080514 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111024 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111115 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120313 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120314 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4954497 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |