JP2002057339A - 薄膜半導体装置 - Google Patents

薄膜半導体装置

Info

Publication number
JP2002057339A
JP2002057339A JP2000241984A JP2000241984A JP2002057339A JP 2002057339 A JP2002057339 A JP 2002057339A JP 2000241984 A JP2000241984 A JP 2000241984A JP 2000241984 A JP2000241984 A JP 2000241984A JP 2002057339 A JP2002057339 A JP 2002057339A
Authority
JP
Japan
Prior art keywords
thin film
film transistor
gate electrode
pixel
impurity region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000241984A
Other languages
English (en)
Inventor
Masabumi Kunii
正文 国井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000241984A priority Critical patent/JP2002057339A/ja
Priority to TW090118806A priority patent/TW550819B/zh
Priority to US09/921,532 priority patent/US6563136B2/en
Priority to KR1020010048185A priority patent/KR100831881B1/ko
Publication of JP2002057339A publication Critical patent/JP2002057339A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate

Abstract

(57)【要約】 【課題】 低電圧で駆動可能な回路用薄膜トランジスタ
とリーク電流の小さい画素用薄膜トランジスタを同一基
板上に集積化して、低消費電力駆動及び高品質画像表示
に適した薄膜半導体装置を提供する。 【解決手段】 薄膜半導体装置の画素アレイ部は、画素
電極１１とこれをスイッチング駆動する画素用の薄膜ト
ランジスタＴＦＴ−ＰＸＬとを含み、周辺回路部は、画
素用の薄膜トランジスタを駆動するために回路用の薄膜
トランジスタＴＦＴ−ＣＫＴで構成された駆動回路を含
む。各薄膜トランジスタは、半導体薄膜５と、ゲート電
極１と、これらの間に介在するゲート絶縁膜２，３とを
重ねた積層構造を有する。半導体薄膜５は、ゲート電極
１の端部Ｅより内側に位置するチャネル領域ｃｈと、チ
ャネル領域の外側に続く低濃度不純物領域ＬＤＤと、低
濃度不純物領域の外側に続く高濃度不純物領域Ｓ／Ｄ
と、低濃度不純物領域と高濃度不純物領域を隔てる濃度
境界Ｂとを有する。ゲート電極の端部Ｅを基準にして測
った濃度境界Ｂの位置Ｘは、ＴＦＴ−ＣＫＴの方が、Ｔ
ＦＴ−ＰＸＬよりも、内側に設定されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
を集積形成した薄膜半導体装置に関する。より詳しく
は、画素アレイ部とその周辺に配された周辺回路部とを
備え、アクティブマトリクス型の液晶表示装置の駆動基
板などに用いられる薄膜半導体装置に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置の
スイッチング素子として薄膜トランジスタが広く用いら
れている。特に、薄膜トランジスタの活性層となる半導
体薄膜には従来から多結晶シリコンが採用されている。
多結晶シリコン薄膜トランジスタは、スイッチング素子
に用いられるばかりでなく、回路素子としても利用で
き、同一基板上にスイッチング素子と合わせて周辺駆動
回路を内蔵できる。又、多結晶シリコン薄膜トランジス
タは微細化が可能な為、画素構造におけるスイッチング
素子の占有面積を縮小でき画素の高開口率化が達成でき
る。この様に、アクティブマトリクス型の液晶表示装置
は小型且つ高精彩のディスプレイであることから、その
用途が例えばビデオカムコーダやデジタルカメラなど携
帯機器のモニタに適している。更には、携帯用電話端末
のモニタ用途にも適している。
【０００３】
【発明が解決しようとする課題】ところで、従来の多結
晶シリコン薄膜トランジスタは、９〜１５Ｖ程度の比較
的高い電圧で駆動させることが必要である。しかしなが
ら、携帯電話端末などの様に消費電力の低減化が求めら
れる携帯機器においては、係る高電圧駆動は液晶ディス
プレイが消費する電力の増大化を招き、好ましくない。
アクティブマトリクス型の液晶ディスプレイの低消費電
力化には、多結晶シリコン薄膜トランジスタを低電圧で
駆動することが必要となる。この為に、特に周辺駆動回
路の多結晶シリコン薄膜トランジスタでは、低電圧であ
っても大電流駆動が可能となる様に改善する必要があ
る。
【０００４】一方、ガラス転移点が６００〜７００℃程
度のガラス基板を使用する、所謂低温プロセスで作成さ
れた多結晶シリコン薄膜トランジスタは、特にＮチャネ
ル型でホットキャリア耐圧が低い。ホットキャリアによ
る劣化を防ぐ為には、薄膜トランジスタの少なくともド
レイン端に低濃度不純物領域（ＬＤＤ領域）を設けて、
ドレイン端における電界集中を緩和させるという対策が
講じられている。しかしながら、ドレイン端にＬＤＤ領
域を設けると、必然的に薄膜トランジスタのオン電流の
低下を招く。これは、低電圧駆動でも大電流を流せる様
にして薄膜トランジスタの低消費電力化を達成する上で
障害になる。
【０００５】そこで、ホットキャリアによる劣化抑制と
オン電流の増大化を同時に満足させる薄膜トランジスタ
の構造が、例えば特開平９−４５９３０号公報に開示さ
れている。これによると、ＬＤＤ領域の一部とゲート電
極の一部をオーバーラップさせる薄膜トランジスタの構
造が提案されている。しかしながら、ＬＤＤ領域とゲー
ト電極との相対的な位置関係が、薄膜トランジスタの動
作特性に及ぼす影響は開示されていない。
【０００６】画素アレイ部と周辺回路部を同一の基板上
に集積形成したアクティブマトリクス型液晶表示装置で
は、周辺駆動回路に形成される回路用薄膜トランジスタ
は一般にオン電流が高いことが要求される。一方、画素
アレイ部に形成されて画素電極のスイッチングに用いら
れる画素用薄膜トランジスタは、リーク電流（オフ電
流）が低いことが要求される。この様に、回路用薄膜ト
ランジスタと画素用薄膜トランジスタとでは、自ずと要
求される特性が異なる。この問題に対処すべく、種々の
技術が特開平６−８８９７２号公報、ＷＯ９８／１３９
１１号公報、特開平１０−１８９９９８号公報などに開
示されている。しかしながら、これらの対策は実用的な
観点からは必ずしも満足できるレベルにあるとは言えな
い。
【０００７】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はアクティブマトリクス型液晶表示装
置などに使われる薄膜半導体装置に集積形成される薄膜
トランジスタの構造を改善することにより、低電圧で駆
動可能な回路用薄膜トランジスタとリーク電流の小さい
画素用薄膜トランジスタを同一基板上に集積化して、低
消費電力駆動及び高品質画像表示に適した薄膜半導体装
置を提供することを目的とする。係る目的を達成する為
に以下の手段を講じた。即ち、本発明は、画素アレイ部
とその周辺に配された周辺回路部とを有し、前記画素ア
レイ部は、画素電極とこれをスイッチング駆動する画素
用の薄膜トランジスタとを含み、前記周辺回路部は、該
画素用の薄膜トランジスタを駆動するために回路用の薄
膜トランジスタで構成された駆動回路を含み、各薄膜ト
ランジスタは、半導体薄膜と、ゲート電極と、これらの
間に介在するゲート絶縁膜とを重ねた積層構造を有し、
前記半導体薄膜は、ゲート電極の端部より内側に位置す
るチャネル領域と、該チャネル領域の外側に続く低濃度
不純物領域と、該低濃度不純物領域の外側に続く高濃度
不純物領域と、該低濃度不純物領域と該高濃度不純物領
域を隔てる濃度境界とを有する薄膜半導体装置におい
て、該ゲート電極の端部を基準にして測った該濃度境界
の位置は、前記回路用の薄膜トランジスタの方が、前記
画素用の薄膜トランジスタよりも、内側に設定されてい
ることを特徴とする。
【０００８】好ましくは、前記回路用の薄膜トランジス
タの該濃度境界はゲート電極の端部よりも内側に位置す
る一方、前記画素用の薄膜トランジスタの該濃度境界は
ゲート電極の端部よりも外側に位置する。或いは、前記
回路用の薄膜トランジスタの該濃度境界はゲート電極の
端部よりも第一の距離だけ外側に位置し、前記画素用の
薄膜トランジスタの該濃度境界はゲート電極の端部より
も第二の距離だけ外側に位置し、該第一の距離が該第二
の距離に比べ短い。場合によっては、前記回路用の薄膜
トランジスタは、ドレイン側に低濃度不純物領域を有す
る一方、ソース側に低濃度不純物領域を有さない。好ま
しくは、各薄膜トランジスタは、ゲート絶縁膜を介して
ゲート電極の上に半導体薄膜を重ねたボトムゲート型の
積層構造を有する。
【０００９】本発明によれば、ゲート電極の端部を基準
にして計った濃度境界の位置は、回路用の薄膜トランジ
スタの方が、画素用の薄膜トランジスタよりも内側に設
定されている。低濃度不純物領域（ＬＤＤ領域）と高濃
度不純物領域（ドレイン領域、ソース領域）を隔てる濃
度境界が、ゲート電極の端部よりも内側に入る程、オン
電流が大きくなることを本特許出願の発明者は見出し
た。又、濃度境界がゲート電極の端部よりも外側になる
程、リーク電流が小さくなることを見出した。この様
に、ゲート電極の端部に対する濃度境界の位置を調整す
ることで、回路用薄膜トランジスタ及び画素用薄膜トラ
ンジスタ共に動作特性を最適化することが可能である。
この結果、画素アレイ部における画像品位を維持しつ
つ、周辺回路部の低消費電力化を図ることが可能であ
る。
【００１０】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１は、本発明に係る薄膜半
導体装置の第一実施形態の一例を示す模式的な部分断面
図である。図示する様に、本薄膜半導体装置は、画素ア
レイ部とその周辺に配された周辺回路部とを有する。画
素アレイ部は、画素電極１１と、これをスイッチング駆
動する画素用の薄膜トランジスタ（ＴＦＴ−ＰＸＬ）を
含む。本実施形態では、ＴＦＴ−ＰＸＬはデュアルゲー
ト型のボトムゲート構造を有し、Ｎチャネル型である。
一方、周辺回路部は、画素用薄膜トランジスタＴＦＴ−
ＰＸＬを駆動する為に回路用の薄膜トランジスタ（ＴＦ
Ｔ−ＣＫＴ）で構成された駆動回路を含む。図では、シ
ングルゲート型でボトムゲート構造を有し、Ｎチャネル
型のＴＦＴ−ＣＫＴ一個のみを示す。各薄膜トランジス
タＴＦＴ−ＰＸＬ、ＴＦＴ−ＣＫＴは、半導体薄膜５と
ゲート電極１とこれらの間に介在するゲート絶縁膜
（２，３）とを重ねた積層構造を有する。半導体薄膜５
は例えば多結晶シリコンからなる。ゲート絶縁膜は、ゲ
ート窒化膜２とゲート酸化膜３の積層構造からなる。
尚、これらの薄膜トランジスタＴＦＴ−ＰＸＬ及びＴＦ
Ｔ−ＣＫＴは、ガラスなどからなる絶縁性の基板０の上
に集積形成されている。
【００１１】半導体薄膜５は、各薄膜トランジスタの素
子領域に合わせて島状にパタニングされている。パタニ
ングされた半導体薄膜５は、ゲート電極１の端部Ｅより
内側に位置するチャネル領域ｃｈと、チャネル領域ｃｈ
の外側に続く低濃度不純物領域（ＬＤＤ領域）と、低濃
度不純物領域（ＬＤＤ領域）の外側に続く高濃度不純物
領域（ソース領域Ｓ及びドレイン領域Ｄ）と、低濃度不
純物領域と高濃度不純物領域を隔てる濃度境界Ｂとを有
する。尚、各薄膜トランジスタのチャネル領域ｃｈはス
トッパー膜６で保護されている。係る構成を有する薄膜
トランジスタＴＦＴ−ＰＸＬ，ＴＦＴ−ＣＫＴは、層間
絶縁膜７及び保護膜８で被覆されている。保護膜８の上
には、配線電極９が形成されている。各配線電極９は、
層間絶縁膜７及び保護膜８に開口したコンタクトホール
を介して、各薄膜トランジスタのソース領域Ｓやドレイ
ン領域Ｄに電気接続している。配線電極９は、平坦化膜
１０により被覆されている。その上には、画素電極１１
がパタニング形成されている。
【００１２】本発明の特徴事項として、ゲート電極の端
部Ｅを基準にして計った濃度境界Ｂの位置Ｘは、回路用
薄膜トランジスタＴＦＴ−ＣＫＴの方が、画素用薄膜ト
ランジスタＴＦＴ−ＰＸＬよりも、内側に設定されてい
る。即ち、Ｘ１，Ｘ２＜Ｘ３，Ｘ４，Ｘ５，Ｘ６の関係
を満たす様に、各薄膜トランジスタを集積形成する。即
ち、図１において、左側の薄膜トランジスタは周辺回路
用のＮチャネルＴＦＴ−ＣＫＴであり、右側は二個のゲ
ート電極１が共通電位にあるマルチゲート型の画素用薄
膜トランジスタＴＦＴ−ＰＸＬとなっている。ここで、
周辺回路用のＰチャネルＴＦＴ−ＣＫＴは図示を省略し
てある。各薄膜トランジスタのゲート電極端Ｅと濃度境
界（以下、ＬＤＤ端と呼ぶ場合がある）Ｂとの距離を、
図の左からＸ１，Ｘ２，Ｘ３，Ｘ４，Ｘ５，Ｘ６の様に
定めてある。Ｘ１，Ｘ２はＴＦＴ−ＣＫＴのゲート端Ｅ
とＬＤＤ端Ｂの距離を示し、Ｘ３〜Ｘ６は画素用薄膜ト
ランジスタＴＦＴ−ＰＸＬのゲート端ＥとＬＤＤ端Ｂの
距離を示す。ＴＦＴ−ＣＫＴはオン電流が高いことが要
請される一方、ＴＦＴ−ＰＸＬはリーク電流が低いこと
が優先される。この条件を満たす様に、左右それぞれの
ゲート端Ｅを座標原点とし、ゲート電極１の内側を負、
外側を正の様な座標を取ると、０＜Ｘ１，Ｘ２＜Ｘ３，
Ｘ４，Ｘ５，Ｘ６に示す関係があればよい。
【００１３】図２は、本発明に係る薄膜半導体装置の第
二実施形態の一例を示す模式的な部分断面図である。図
１に示した第一実施形態と対応する部分には対応する参
照番号を付して理解を容易にしている。本実施形態で
は、回路用薄膜トランジスタＴＦＴ−ＣＫＴの濃度境界
Ｂはゲート電極の端部Ｅよりも内側に位置する一方、画
素用薄膜トランジスタＴＦＴ−ＰＸＬの濃度境界Ｂは各
ゲート電極１の端部Ｅよりも外側に位置する。即ち、Ｘ
１，Ｘ２＜０＜Ｘ３，Ｘ４，Ｘ５，Ｘ６の様な関係にな
っている。これに対し、先に説明した第一実施形態で
は、ＴＦＴ−ＣＫＴのＬＤＤ端はゲート電極端よりも第
一の距離だけ外側に位置し、ＴＦＴ−ＰＸＬのＬＤＤ端
はゲート電極端よりも第二の距離だけ外側に位置してい
る。即ち、ＴＦＴ−ＣＫＴ及びＴＦＴ−ＰＸＬの何れに
おいても、ＬＤＤ端はゲート電極端よりも外側である。
ここで、第一の距離が第二の距離に比べて短くなる様に
設定されている。
【００１４】図３は、本発明に係る薄膜半導体装置の第
三実施形態の一例を示す模式的な部分断面図である。図
１及び図２に示した先の実施形態と対応する部分には対
応する参照番号を付して理解を容易にしている。本実施
形態では、ＴＦＴ−ＣＫＴは、ドレインＤ側に低濃度不
純物領域（ＬＤＤ領域）を有する一方、ソースＳ側に低
濃度不純物領域（ＬＤＤ領域）を有さない。係る非対称
構造のＴＦＴ−ＣＫＴは、オン電流の流れ方向が常に一
定となる回路の部分に使うことができる。換言すると、
ドレイン側が固定されている場合で、その電界集中を緩
和する為にＬＤＤ領域を設ける一方、ソース領域側から
は低濃度不純物領域を除くことでオン電流をより多く取
れる様にしている。この第三実施形態においても、Ｘ２
＜Ｘ３，Ｘ４，Ｘ５，Ｘ６の関係を満たす様にして、Ｔ
ＦＴ−ＣＫＴ側ではオン電流を大きく取り、ＴＦＴ−Ｐ
ＸＬ側ではリーク電流を抑制している。
【００１５】図４〜図７を参照して、本発明の原理的な
説明を行なう。図４〜図６は、薄膜トランジスタのＬＤ
Ｄ構造を表わし、図７は図４〜図６に示した各ＬＤＤ構
造に対応した薄膜トランジスタのドレイン電流／ゲート
電圧特性を示してある。図４〜図６において、ゲート端
Ｅの座標を原点（０）とし、ゲート端Ｅの外側を正方向
に取り内側を負方向に取って、Ｘ＝ＬＤＤ端Ｂ−ゲート
端Ｅで定義する。図４に示したＬＤＤ構造では、チャネ
ル領域ｃｈの長手方向に沿ったＬＤＤ領域の先端Ｂが、
ゲート端Ｅの外側に来ている場合であり、Ｘ＞０であ
る。このＬＤＤ構造に対応するドレイン電流／ゲート電
圧特性を、図７のカーブａに示す。ゲート電圧が負の
時、ゲート電極とＬＤＤ領域のオーバーラップ部分で
は、ＬＤＤ領域がゲート電界の影響を受けて反転層を形
成するが、ゲート端より外側のＬＤＤ領域ではゲート電
界の影響を受けないのでＬＤＤ領域は高抵抗を保ち、ゲ
ート端の電界は低く抑えられる。従って、図４のＬＤＤ
構造では、オフ領域は充分にリーク電流が低いが、ＬＤ
Ｄ抵抗が高い為オン電流は低下する。従って、図４に示
したＬＤＤ構造は、画素用薄膜トランジスタに適してい
る。
【００１６】これに対し、図６に示す構造では、ＬＤＤ
端Ｂがゲート端Ｅの内側にあり、Ｘ＜０の場合である。
このＬＤＤ構造に対応する特性曲線を図７のｃに示す。
ＬＤＤ領域は完全にゲート電極とオーバーラップしてい
るので、ゲート電圧が負の時ＬＤＤ領域全体が反転層を
形成する。この為、ドレイン端でのバンドは大きく曲げ
られ、ドレイン端での電界集中が大きくなる。従って、
ゲートバイアスを負方向に増大させていくと、トンネル
電流に起因したリーク電流が増える。しかし、ゲートバ
イアスが正の飽和電流領域ではＬＤＤが変調を受け蓄積
層を形成するので、ＬＤＤ抵抗の寄与はなくなりオン電
流は増大する。又、ホットキャリアに関しては、その発
生領域がサブスレッシャルド領域であることからゲート
バイアスが浅い領域に相当し、従ってホットキャリア発
生領域でＬＤＤはほとんど変調を受けない。この為、Ｌ
ＤＤ領域はドレイン端の電界緩和に充分寄与する。即
ち、図６に示したＬＤＤ構造は、ホットキャリアの発生
を抑えながら飽和領域でのオン電流を増大させることが
可能であり、周辺回路用の薄膜トランジスタに適してい
る。
【００１７】図５は、ゲート端ＥとＬＤＤ端Ｂが一致す
る場合を示しており、Ｘ＝０である。このＬＤＤ構造に
対応した薄膜トランジスタのドレイン電流／ゲート電圧
特性は図７のカーブｂに示されている。この場合、飽和
領域における電流は図４の構造に比較して大きく増大
し、図６の構造に近づく。リーク電流に関しては図４に
示した構造と図６に示した構造の中間となる。
【００１８】図８〜図１０を参照して、本発明に係る薄
膜半導体装置の製造方法の一例を具体的に説明する。本
例では、ガラス基板０の上に低温プロセスでボトムゲー
ト型の薄膜トランジスタを集積形成している。図では右
半分にマルチゲート構造の画素用薄膜トランジスタを形
成し、左側には回路用の薄膜トランジスタ二個を形成し
ている。一方がＮチャネル型であり、他方がＰチャネル
型である。（ａ）に示す様に、まずガラスなどの絶縁基
板０上に、Ｍｏ，Ｔｉ，Ｔａ，Ｗなどの高融点金属を３
０〜３００ｎｍの厚みで成膜し、パタニングしてゲート
電極１を形成する。
【００１９】次いで（ｂ）に示す様に、プラズマＣＶ
Ｄ、常圧ＣＶＤ、減圧ＣＶＤなどでゲート窒化膜（Ｓｉ
Ｎx ）２を５０ｎｍの厚みで成膜し、更に連続してゲー
ト酸化膜（ＳｉＯ2 ）３を約１００ｎｍの厚みで成膜す
る。更にこの上に、連続的に非晶質シリコンからなる半
導体薄膜４を約３０〜８０ｎｍの厚みで成膜する。ここ
で、プラズマＣＶＤ法を用いた場合は、膜中の水素を脱
離させる為、窒素雰囲気中又は真空中で４００〜４５０
℃、一時間程度のアニールを行なう。この脱水素アニー
ルの後、エキシマレーザアニール（ＥＬＡ）で、非晶質
シリコンを多結晶シリコンに転換する。エキシマレーザ
アニールは、エキシマレーザ光を非晶質シリコンに照射
し、一旦溶融した後冷却過程で多結晶シリコンに転換す
るものである。
【００２０】この後（ｃ）に示す様に、ＳｉＯ2 を約１
００〜３００ｎｍの厚みで成膜し、裏面露光技術により
パタニングしてストッパー膜６に加工する。即ち、Ｓｉ
Ｏ2の上にフォトレジストを塗布した後、ゲート電極１
をマスクとして基板０の裏面側から露光処理を施し、フ
ォトレジストをゲート電極１に整合したパタンに加工す
る。このフォトレジストのパタンをマスクとして、下地
のＳｉＯ2 をエッチングすることで、各ゲート電極１に
整合したストッパー膜６を形成することができる。
【００２１】図９の（ｄ）に進み、ストッパ膜６をマス
クとして例えば不純物燐（Ｐ）を比較的低濃度で注入
し、ＬＤＤ領域を形成する。このＬＤＤイオン注入は基
板０の全面に対して行なわれる。従って、ストッパー膜
６で被覆されていない半導体薄膜５の部分は全て低濃度
不純物領域となり、ストッパー膜６で被覆された部分が
チャネル領域ｃｈとして残されることになる。ＬＤＤイ
オン注入における加速電圧は５〜１０ｋｅＶ、ドーズ量
は５×１０12〜１．５×１０13／ｃｍ2 程度である。
【００２２】続いて工程（ｅ）に進み、ＮチャネルＴＦ
Ｔを形成する為のイオン注入を行なう。即ち、Ｐｃｈ−
ＴＦＴ−ＣＫＴとなる部分をレジストＲＳＴ１で被覆す
る一方、Ｎｃｈ−ＴＦＴ−ＣＫＴ及びＮｃｈ−ＴＦＴ−
ＰＸＬとなる部分を、所定のレジストマスクＲＳＴ２，
ＲＳＴ３及びＲＳＴ４で被覆する。これらのレジストマ
スクＲＳＴ１〜ＲＳＴ４を介して不純物燐（Ｐ）を高濃
度で注入し、Ｎｃｈ−ＴＦＴのソース領域Ｓ及びドレイ
ン領域Ｄを形成する。本例では、不純物燐を加速電圧１
０ｋｅＶでドーズ量１×１０15／ｃｍ2 に設定して多結
晶半導体薄膜５に打ち込んだ。図から明らかな様に、レ
ジストマスクＲＳＴ２，ＲＳＴ３，ＲＳＴ４で被覆され
た部分が最終的なＬＤＤ領域となる。本例では、Ｎｃｈ
−ＴＦＴ−ＣＫＴのＬＤＤ領域がゲート電極１の内側と
なる一方、Ｎｃｈ−ＴＦＴ−ＰＸＬのＬＤＤ領域がゲー
ト電極１の外側となる様に、レジストマスクＲＳＴのパ
タンを設計してある。この様に、ボトムゲート型の薄膜
トランジスタでは、ソース／ドレイン形成用のフォトレ
ジストのパタンにより、容易に回路用薄膜トランジスタ
と画素用薄膜トランジスタとの間でＬＤＤ長を最適に調
整することが可能である。
【００２３】次いで（ｆ）に進み、使用済みとなったレ
ジストマスクＲＳＴ１〜ＲＳＴ４を剥離した後、Ｐチャ
ネル薄膜トランジスタ形成用のレジストマスクＲＳＴ５
を作成し、Ｎｃｈ−ＴＦＴをマスクしておく。ＲＳＴ５
を介して不純物ボロン（Ｂ）を例えば加速電圧が１０ｋ
ｅＶでドーズ量を１×１０15／ｃｍ2 程度に設定し多結
晶半導体薄膜５に打ち込む。これによりソース領域Ｓ及
びドレイン領域Ｄが形成される。Ｎｃｈ−ＴＦＴ−ＣＫ
Ｔと異なり、Ｐｃｈ−ＴＦＴ−ＣＫＴではＬＤＤ領域を
設けていない。一般に、Ｎチャネル薄膜トランジスタは
ドレイン端の電界集中を緩和する為にＬＤＤ構造は必須
であるが、Ｐチャネル型の薄膜トランジスタでは必ずし
もＬＤＤ領域を設ける必要はない。但し、Ｐチャネル型
の薄膜トランジスタにＬＤＤ領域を設けてもよいことは
言うまでもない。又、ＴＦＴ−ＰＸＬについても、図示
のＮチャネル型に代えてＰチャネル型の薄膜トランジス
タを用いてもよい。この場合でも、本発明を満たす様
に、ＬＤＤ長は回路用薄膜トランジスタで短くする一
方、画素用薄膜トランジスタで長くすることが好まし
い。
【００２４】図１０の工程（ｇ）に進み、使用済みとな
ったレジストマスクＲＳＴ５を剥離した後、ＥＬＡ、急
速加熱法（ＲＴＡ）、炉アニールなどで半導体薄膜５に
打ち込まれた不純物を活性化する。この後、半導体薄膜
５を島状にエッチングし、各薄膜トランジスタの素子領
域を形成する。この時、ストッパー膜６を構成するＳｉ
Ｏ2 の内不要となって残されていた部分も同時にエッチ
ング除去される。半導体薄膜５及びストッパ膜ー６の上
に、ＳｉＯ2 からなる層間絶縁膜７を１００〜２００ｎ
ｍの厚みで成膜する。更に連続して、ＳｉＮx からなる
保護膜８を同じく１００〜２００ｎｍの厚みで成膜す
る。この後、基板０を窒素雰囲気中で３５０〜４００℃
二時間程度アニールし、保護膜８又は層間絶縁膜７に含
有されていた水素を半導体薄膜５中に導入する。
【００２５】最後に（ｈ）に示す様に、層間絶縁膜７及
び保護膜８にコンタクトホールを開口した後、例えばア
ルミニウムをスパッタで形成し、所定の形状に加工して
配線電極９とする。この上にアクリル系の有機樹脂又は
ＳＯＧを塗布して平坦化膜１０を形成する。この平坦化
膜１０にコンタクトホールを開口した後、その上にＩＴ
Ｏ又はＩＸＯなどの透明導電膜を成膜し、所定の形状に
パタニングして画素電極１１とする。以上により、画素
用のＮチャネル薄膜トランジスタ（Ｎｃｈ−ＴＦＴ−Ｐ
ＸＬ）と回路用の薄膜トランジスタ（Ｎｃｈ−ＴＦＴ−
ＣＫＴ，Ｐｃｈ−ＴＦＴ−ＣＫＴ）からなる薄膜半導体
装置の完成となる。
【００２６】図１１は、本発明に係る薄膜半導体装置の
第四実施形態の一例を示す模式的な部分断面図である。
図１に示した先の実施形態と対応する部分には対応する
参照番号を付して理解を容易にしている。本実施形態
は、ボトムゲート構造ではなくトップゲート構造を採用
している。即ち、絶縁基板０の上に下地の窒化膜６ａ及
び酸化膜６ｂを形成した後、その上に多結晶シリコンか
らなる半導体薄膜５を各ＴＦＴの素子領域に合わせてパ
タニング形成してある。各素子領域はゲート絶縁膜２３
で被覆されており、その上にゲート電極１が形成されて
いる。本実施形態でも、Ｎチャネル型の回路用薄膜トラ
ンジスタ（Ｎｃｈ−ＴＦＴ−ＣＫＴ）のＬＤＤ端位置Ｘ
２は、Ｎチャネル型の画素用薄膜トランジスタ（Ｎｃｈ
−ＴＦＴ−ＰＸＬ）のＬＤＤ端位置Ｘ３に比べて短くな
っている。即ち、Ｘ２＜Ｘ３の関係が成立しており、回
路用薄膜トランジスタのオン電流が大きくなる一方、画
素用薄膜トランジスタのリーク電流が小さくなってい
る。
【００２７】図１２は、本発明に係る薄膜半導体装置を
駆動基板にして組立てられたアクティブマトリクス型の
液晶表示装置の一例を示す模式的な斜視図である。図示
する様に、本液晶表示装置は一対の絶縁基板０，１０２
と両者の間に保持された電気光学物質１０３とを備えた
パネル構造を有する。電気光学物質１０３としては、液
晶材料を用いる。下側の絶縁基板０には画素アレイ部１
０４と周辺回路部とが集積形成されている。周辺回路部
は垂直駆動回路１０５と水平駆動回路１０６とに分かれ
ている。又、絶縁基板０の周辺部上端には外部接続用の
端子部１０７が形成されている。端子部１０７は配線１
０８を介して垂直駆動回路１０５及び水平駆動回路１０
６に接続している。画素アレイ部１０４には行状のゲー
ト配線１０９と列状の信号配線１１０が形成されてい
る。両配線の交差部には画素電極１１とこれを駆動する
薄膜トランジスタＴＦＴが形成されている。薄膜トラン
ジスタＴＦＴのゲート電極は対応するゲート配線１０９
に接続され、ドレイン領域は対応する画素電極１１に接
続され、ソース領域は対応する信号配線１１０に接続し
ている。ゲート配線１０９は垂直駆動回路１０５に接続
する一方、信号配線１１０は水平駆動回路１０６に接続
している。画素電極１１をスイッチング駆動する薄膜ト
ランジスタ及び垂直駆動回路１０５と水平駆動回路１０
６に含まれる薄膜トランジスタは、本発明に従ってＬＤ
Ｄ長が各々最適化されたものである。
【００２８】
【発明の効果】以上説明した様に、本発明によれば、周
辺駆動回路用の薄膜トランジスタに対しては高いオン電
流を保ち、画素用の薄膜トランジスタに対してはリーク
電流を低く保つことが容易に実現できる。本発明によ
り、低電圧で駆動可能な周辺回路とリーク電流の小さい
画素用薄膜トランジスタを同一基板上に集積化すること
が可能となり、低消費電力駆動及び高品質表示の液晶表
示装置が実現できる。これにより、液晶ディスプレイの
低消費電力化に大きく貢献できる。又、より高機能な回
路を集積化して、液晶ディスプレイに内蔵することもで
きる。高機能回路を内蔵した所謂システムディスプレイ
の実現に本発明は大きく貢献する。
【図面の簡単な説明】
【図１】本発明に係る薄膜半導体装置の第一実施形態を
示す部分断面図である。
【図２】第二実施形態を示す部分断面図である。
【図３】第三実施形態を示す部分断面図である。
【図４】ＬＤＤ構造の一例を示す模式図である。
【図５】ＬＤＤ構造の他の例を示す模式図である。
【図６】ＬＤＤ構造の別の例を示す模式図である。
【図７】図４〜図６に示したＬＤＤ構造に対応した薄膜
トランジスタのドレイン電流／ゲート電圧特性を示すグ
ラフである。
【図８】本発明に係る薄膜半導体装置の製造方法を示す
工程図である。
【図９】本発明に係る薄膜半導体装置の製造方法を示す
工程図である。
【図１０】本発明に係る薄膜半導体装置の製造方法を示
す工程図である。
【図１１】本発明に係る薄膜半導体装置の第四実施形態
を示す部分断面図である。
【図１２】本発明に係る液晶表示装置の一例を示す模式
的な斜視図である。
【符号の説明】
０・・・基板、１・・・ゲート電極、２・・・ゲート窒
化膜、３・・・ゲート酸化膜、５・・・半導体薄膜、６
・・・ストッパー膜、７・・・層間絶縁膜、８・・・保
護膜、９・・・配線電極、１０・・・平坦化膜、１１・
・・画素電極
フロントページの続き Ｆターム(参考） 2H092 GA59 JA26 JA40 JA46 KA05 MA07 MA13 MA27 MA30 NA26 PA06 5C094 AA02 AA22 AA25 BA03 BA43 CA19 CA24 DA14 DA15 DB01 EA04 EA07 EB02 FB12 FB14 FB15 5F048 AA07 AB07 AB10 AC04 BA16 BB01 BB09 BB12 BC01 BC03 BC06 BC16 BC18 BD04 BF16 5F110 AA06 AA09 BB02 BB04 CC02 CC08 DD02 EE04 EE28 FF02 FF03 FF09 FF29 FF30 FF32 GG02 GG13 GG25 GG45 HJ01 HJ04 HJ13 HJ23 HL03 HL23 HM15 NN03 NN04 NN14 NN23 NN24 NN27 NN72 NN78 PP03 PP35 QQ09 QQ12 QQ23

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 画素アレイ部とその周辺に配された周辺
    回路部とを有し、 前記画素アレイ部は、画素電極とこれをスイッチング駆
    動する画素用の薄膜トランジスタとを含み、 前記周辺回路部は、該画素用の薄膜トランジスタを駆動
    するために回路用の薄膜トランジスタで構成された駆動
    回路を含み、 各薄膜トランジスタは、半導体薄膜と、ゲート電極と、
    これらの間に介在するゲート絶縁膜とを重ねた積層構造
    を有し、 前記半導体薄膜は、ゲート電極の端部より内側に位置す
    るチャネル領域と、該チャネル領域の外側に続く低濃度
    不純物領域と、該低濃度不純物領域の外側に続く高濃度
    不純物領域と、該低濃度不純物領域と該高濃度不純物領
    域を隔てる濃度境界とを有する薄膜半導体装置におい
    て、 該ゲート電極の端部を基準にして測った該濃度境界の位
    置は、前記回路用の薄膜トランジスタの方が、前記画素
    用の薄膜トランジスタよりも、内側に設定されているこ
    とを特徴とする薄膜半導体装置。
  2. 【請求項２】 前記回路用の薄膜トランジスタの該濃度
    境界はゲート電極の端部よりも内側に位置する一方、前
    記画素用の薄膜トランジスタの該濃度境界はゲート電極
    の端部よりも外側に位置することを特徴とする請求項１
    記載の薄膜半導体装置。
  3. 【請求項３】 前記回路用の薄膜トランジスタの該濃度
    境界はゲート電極の端部よりも第一の距離だけ外側に位
    置し、前記画素用の薄膜トランジスタの該濃度境界はゲ
    ート電極の端部よりも第二の距離だけ外側に位置し、該
    第一の距離が該第二の距離に比べ短いことを特徴とする
    請求項１記載の薄膜半導体装置。
  4. 【請求項４】 前記回路用の薄膜トランジスタは、ドレ
    イン側に低濃度不純物領域を有する一方、ソース側に低
    濃度不純物領域を有さないことを特徴とする請求項１記
    載の薄膜半導体装置。
  5. 【請求項５】 各薄膜トランジスタは、ゲート絶縁膜を
    介してゲート電極の上に半導体薄膜を重ねたボトムゲー
    ト型の積層構造を有することを特徴とする請求項１記載
    の薄膜半導体装置。
  6. 【請求項６】 所定の間隙を介して互いに接合した一対
    の基板と、該間隙に保持された液晶とからなり、 一方の基板は、画素アレイ部とその周辺に配された周辺
    回路部とを有する一方、他方の基板は該画素アレイ部に
    対向する電極を有し、 前記画素アレイ部は、画素電極とこれをスイッチング駆
    動する画素用の薄膜トランジスタとを含み、 前記周辺回路部は、該画素用の薄膜トランジスタを駆動
    するために回路用の薄膜トランジスタで構成された駆動
    回路を含む液晶表示装置であって、 各薄膜トランジスタは、半導体薄膜と、ゲート電極と、
    これらの間に介在するゲート絶縁膜とを重ねた積層構造
    を有し、 前記半導体薄膜は、ゲート電極の端部より内側に位置す
    るチャネル領域と、該チャネル領域の外側に続く低濃度
    不純物領域と、該低濃度不純物領域の外側に続く高濃度
    不純物領域と、該低濃度不純物領域と該高濃度不純物領
    域を隔てる濃度境界とを有し、 該ゲート電極の端部を基準にして測った該濃度境界の位
    置は、前記回路用の薄膜トランジスタの方が、前記画素
    用の薄膜トランジスタよりも、内側に設定されているこ
    とを特徴とする液晶表示装置。
  7. 【請求項７】 前記回路用の薄膜トランジスタの該濃度
    境界はゲート電極の端部よりも内側に位置する一方、前
    記画素用の薄膜トランジスタの該濃度境界はゲート電極
    の端部よりも外側に位置することを特徴とする請求項６
    記載の液晶表示装置。
  8. 【請求項８】 前記回路用の薄膜トランジスタの該濃度
    境界はゲート電極の端部よりも第一の距離だけ外側に位
    置し、前記画素用の薄膜トランジスタの該濃度境界はゲ
    ート電極の端部よりも第二の距離だけ外側に位置し、該
    第一の距離が該第二の距離に比べ短いことを特徴とする
    請求項６記載の液晶表示装置。
  9. 【請求項９】 前記回路用の薄膜トランジスタは、ドレ
    イン側に低濃度不純物領域を有する一方、ソース側に低
    濃度不純物領域を有さないことを特徴とする請求項６記
    載の液晶表示装置。
  10. 【請求項１０】 各薄膜トランジスタは、ゲート絶縁膜
    を介してゲート電極の上に半導体薄膜を重ねたボトムゲ
    ート型の積層構造を有することを特徴とする請求項６記
    載の液晶表示装置。
  11. 【請求項１１】 画素アレイ部とその周辺に配された周
    辺回路部とを有し、前記画素アレイ部は、画素電極とこ
    れをスイッチング駆動する画素用の薄膜トランジスタと
    を含み、前記周辺回路部は、該画素用の薄膜トランジス
    タを駆動するために回路用の薄膜トランジスタで構成さ
    れた駆動回路を含む薄膜半導体装置の製造方法であっ
    て、 各薄膜トランジスタは、半導体薄膜と、ゲート電極と、
    これらの間に介在するゲート絶縁膜とを積層して形成
    し、 前記半導体薄膜には、ゲート電極の端部より内側に位置
    するチャネル領域と、該チャネル領域の外側に続く低濃
    度不純物領域と、該低濃度不純物領域の外側に続く高濃
    度不純物領域と、該低濃度不純物領域と該高濃度不純物
    領域を隔てる濃度境界とを形成し、 該ゲート電極の端部を基準にして測った該濃度境界の位
    置は、前記回路用の薄膜トランジスタの方が、前記画素
    用の薄膜トランジスタよりも、内側となる様に形成する
    ことを特徴とする薄膜半導体装置の製造方法。
  12. 【請求項１２】 前記回路用の薄膜トランジスタの該濃
    度境界はゲート電極の端部よりも内側に形成する一方、
    前記画素用の薄膜トランジスタの該濃度境界はゲート電
    極の端部よりも外側に形成することを特徴とする請求項
    １１記載の薄膜半導体装置の製造方法。
  13. 【請求項１３】 前記回路用の薄膜トランジスタの該濃
    度境界はゲート電極の端部よりも第一の距離だけ外側に
    形成し、前記画素用の薄膜トランジスタの該濃度境界は
    ゲート電極の端部よりも第二の距離だけ外側に形成し、
    該第一の距離が該第二の距離に比べ短くなる様にするこ
    とを特徴とする請求項１１記載の薄膜半導体装置の製造
    方法。
  14. 【請求項１４】 前記回路用の薄膜トランジスタは、ド
    レイン側に低濃度不純物領域を形成する一方、ソース側
    に低濃度不純物領域を形成しないことを特徴とする請求
    項１１記載の薄膜半導体装置の製造方法。
  15. 【請求項１５】 前記薄膜トランジスタは、ゲート絶縁
    膜を介してゲート電極の上に半導体薄膜を重ねたボトム
    ゲート型に形成することを特徴とする請求項１１記載の
    薄膜半導体装置の製造方法。
  16. 【請求項１６】 所定の間隙を介して互いに接合した一
    対の基板と、該間隙に保持された液晶とからなり、一方
    の基板は、画素アレイ部とその周辺に配された周辺回路
    部とを有する一方、他方の基板は該画素アレイ部に対向
    する電極を有し、前記画素アレイ部は、画素電極とこれ
    をスイッチング駆動する画素用の薄膜トランジスタとを
    含み、前記周辺回路部は、該画素用の薄膜トランジスタ
    を駆動するために回路用の薄膜トランジスタで構成され
    た駆動回路を含む液晶表示装置の製造方法であって、 各薄膜トランジスタは、半導体薄膜と、ゲート電極と、
    これらの間に介在するゲート絶縁膜とを積層して形成
    し、 前記半導体薄膜には、ゲート電極の端部より内側に位置
    するチャネル領域と、該チャネル領域の外側に続く低濃
    度不純物領域と、該低濃度不純物領域の外側に続く高濃
    度不純物領域と、該低濃度不純物領域と該高濃度不純物
    領域を隔てる濃度境界とを形成し、 該ゲート電極の端部を基準にして測った該濃度境界の位
    置は、前記回路用の薄膜トランジスタの方が、前記画素
    用の薄膜トランジスタよりも、内側となる様に形成する
    ことを特徴とする液晶表示装置の製造方法。
  17. 【請求項１７】 前記回路用の薄膜トランジスタの該濃
    度境界はゲート電極の端部よりも内側に形成する一方、
    前記画素用の薄膜トランジスタの該濃度境界はゲート電
    極の端部よりも外側に形成することを特徴とする請求項
    １６記載の液晶表示装置の製造方法。
  18. 【請求項１８】 前記回路用の薄膜トランジスタの該濃
    度境界はゲート電極の端部よりも第一の距離だけ外側に
    形成し、前記画素用の薄膜トランジスタの該濃度境界は
    ゲート電極の端部よりも第二の距離だけ外側に形成し、
    該第一の距離が該第二の距離に比べ短くなる様にするこ
    とを特徴とする請求項１６記載の液晶表示装置の製造方
    法。
  19. 【請求項１９】 前記回路用の薄膜トランジスタは、ド
    レイン側に低濃度不純物領域を形成する一方、ソース側
    に低濃度不純物領域を形成しないことを特徴とする請求
    項１６記載の液晶表示装置の製造方法。
  20. 【請求項２０】 前記薄膜トランジスタは、ゲート絶縁
    膜を介してゲート電極の上に半導体薄膜を重ねたボトム
    ゲート型に形成することを特徴とする請求項１６記載の
    液晶表示装置の製造方法。
JP2000241984A 2000-08-10 2000-08-10 薄膜半導体装置 Pending JP2002057339A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000241984A JP2002057339A (ja) 2000-08-10 2000-08-10 薄膜半導体装置
TW090118806A TW550819B (en) 2000-08-10 2001-08-01 Thin-film semiconductor device
US09/921,532 US6563136B2 (en) 2000-08-10 2001-08-03 Thin-film semiconductor device having a thin-film transistor for circuits that differs from a thin-film transistor for pixels
KR1020010048185A KR100831881B1 (ko) 2000-08-10 2001-08-10 박막 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000241984A JP2002057339A (ja) 2000-08-10 2000-08-10 薄膜半導体装置

Publications (1)

Publication Number Publication Date
JP2002057339A true JP2002057339A (ja) 2002-02-22

Family

ID=18733080

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000241984A Pending JP2002057339A (ja) 2000-08-10 2000-08-10 薄膜半導体装置

Country Status (4)

Country Link
US (1) US6563136B2 (ja)
JP (1) JP2002057339A (ja)
KR (1) KR100831881B1 (ja)
TW (1) TW550819B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011033703A (ja) * 2009-07-30 2011-02-17 Hitachi Displays Ltd 表示装置及びその製造方法
US8124975B2 (en) 2008-10-30 2012-02-28 Hitachi Displays, Ltd. Display device with multi-gate TFTs of a pixel region having different relative areas of gate regions with respect to channel regions of the TFTs
KR20210128503A (ko) * 2009-10-16 2021-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6680223B1 (en) * 1997-09-23 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW575777B (en) * 2001-03-30 2004-02-11 Sanyo Electric Co Active matrix type display device
TW508830B (en) * 2001-08-28 2002-11-01 Hannstar Display Corp Thin film transistor structure having four procedures of mask processing and the manufacturing method
JP4149168B2 (ja) * 2001-11-09 2008-09-10 株式会社半導体エネルギー研究所 発光装置
US7592980B2 (en) * 2002-06-05 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2004095671A (ja) * 2002-07-10 2004-03-25 Seiko Epson Corp 薄膜トランジスタ、スイッチング回路、アクティブ素子基板、電気光学装置、電子機器、サーマルヘッド、液滴吐出ヘッド、印刷装置、薄膜トランジスタ駆動発光表示装置
KR100906633B1 (ko) * 2003-01-08 2009-07-10 삼성전자주식회사 박막 트랜지스터 기판
KR100900404B1 (ko) * 2003-12-22 2009-06-02 엘지디스플레이 주식회사 액정표시소자의 제조 방법
US7532187B2 (en) * 2004-09-28 2009-05-12 Sharp Laboratories Of America, Inc. Dual-gate transistor display
US20060166415A1 (en) * 2004-06-07 2006-07-27 Sharp Laboratories Of America, Inc. Two-transistor tri-state inverter
US7407843B2 (en) * 2004-04-23 2008-08-05 Sharp Laboratories Of America, Inc. Four-transistor Schmitt trigger inverter
US20060068532A1 (en) * 2004-09-28 2006-03-30 Sharp Laboratories Of America, Inc. Dual-gate thin-film transistor
KR100601370B1 (ko) * 2004-04-28 2006-07-13 삼성에스디아이 주식회사 박막 트랜지스터 및 그를 이용한 유기 전계 발광 표시 장치
US7033870B1 (en) * 2004-11-29 2006-04-25 International Business Machines Corporation Semiconductor transistors with reduced gate-source/drain capacitances
EP1995787A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP4827499B2 (ja) * 2005-11-16 2011-11-30 キヤノン株式会社 電流駆動型装置及び表示装置
KR101343435B1 (ko) * 2006-08-09 2013-12-20 삼성디스플레이 주식회사 어레이 기판의 제조방법 및 이에 의해 제조된 어레이 기판
KR20110090408A (ko) 2010-02-03 2011-08-10 삼성전자주식회사 박막 형성 방법, 표시판용 금속 배선 및 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
CN103165471A (zh) * 2013-02-19 2013-06-19 京东方科技集团股份有限公司 薄膜晶体管及其制作方法和显示装置
JP6898211B2 (ja) * 2017-11-27 2021-07-07 浜松ホトニクス株式会社 光計測方法、光計測装置、光計測プログラム、及び光計測プログラムを記録する記録媒体

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999050911A2 (en) * 1998-03-28 1999-10-07 Koninklijke Philips Electronics N.V. Electronic devices comprising thin-film transistors

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3066036B2 (ja) * 1990-01-12 2000-07-17 株式会社日立製作所 半導体装置
JP2650543B2 (ja) * 1991-11-25 1997-09-03 カシオ計算機株式会社 マトリクス回路駆動装置
US5266507A (en) * 1992-05-18 1993-11-30 Industrial Technology Research Institute Method of fabricating an offset dual gate thin film field effect transistor
US5576556A (en) * 1993-08-20 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Thin film semiconductor device with gate metal oxide and sidewall spacer
JP3587537B2 (ja) * 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
KR100333153B1 (ko) * 1993-09-07 2002-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
JP3030368B2 (ja) * 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH07335904A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜半導体集積回路
JPH07135323A (ja) * 1993-10-20 1995-05-23 Semiconductor Energy Lab Co Ltd 薄膜状半導体集積回路およびその作製方法
JP3153065B2 (ja) * 1993-12-27 2001-04-03 株式会社半導体エネルギー研究所 半導体集積回路の電極の作製方法
JP3312083B2 (ja) * 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
US5789762A (en) * 1994-09-14 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor active matrix circuit
US6300659B1 (en) * 1994-09-30 2001-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and fabrication method for same
US5548132A (en) * 1994-10-24 1996-08-20 Micron Technology, Inc. Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions
US6599790B1 (en) * 1996-02-15 2003-07-29 Semiconductor Energy Laboratory Co., Ltd Laser-irradiation method and laser-irradiation device
JP3499381B2 (ja) * 1996-09-21 2004-02-23 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置およびその作製方法
JPH1197705A (ja) * 1997-09-23 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体集積回路
US6201260B1 (en) * 1997-09-25 2001-03-13 Kabushiki Kaisha Toshiba Thin film transistor and method of manufacturing the same
US6346730B1 (en) * 1999-04-06 2002-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999050911A2 (en) * 1998-03-28 1999-10-07 Koninklijke Philips Electronics N.V. Electronic devices comprising thin-film transistors

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8124975B2 (en) 2008-10-30 2012-02-28 Hitachi Displays, Ltd. Display device with multi-gate TFTs of a pixel region having different relative areas of gate regions with respect to channel regions of the TFTs
JP2011033703A (ja) * 2009-07-30 2011-02-17 Hitachi Displays Ltd 表示装置及びその製造方法
KR20210128503A (ko) * 2009-10-16 2021-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102462043B1 (ko) * 2009-10-16 2022-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US11756966B2 (en) 2009-10-16 2023-09-12 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device

Also Published As

Publication number Publication date
US6563136B2 (en) 2003-05-13
US20020068372A1 (en) 2002-06-06
TW550819B (en) 2003-09-01
KR20020013762A (ko) 2002-02-21
KR100831881B1 (ko) 2008-05-23

Similar Documents

Publication Publication Date Title
JP2002057339A (ja) 薄膜半導体装置
TW501282B (en) Method of manufacturing semiconductor device
JP5298094B2 (ja) 半導体装置及びその作製方法
US9035314B2 (en) Method for manufacturing an electrooptical device
KR100654927B1 (ko) 반도체 장치 및 그의 제작방법
JP4294622B2 (ja) 半導体装置の作製方法
JP4798907B2 (ja) 半導体装置
JP4084080B2 (ja) 薄膜トランジスタ基板の製造方法
US20070037309A1 (en) Semiconductor device and method for manufacturing the same
JP2003273361A (ja) 半導体装置およびその製造方法
JP4669834B2 (ja) 液晶表示装置の製造方法
JP4583540B2 (ja) 半導体装置およびその作製方法
JP4651773B2 (ja) 半導体装置の作製方法
JP2002151698A (ja) 半導体装置およびその作製方法
US6818922B2 (en) Thin film transistor array and driving circuit structure
JP4801262B2 (ja) 半導体装置の作製方法
JP4850763B2 (ja) 半導体装置の作製方法
JP5046439B2 (ja) 半導体装置の作製方法
JP4850328B2 (ja) 半導体装置の作製方法
JP2012089878A (ja) 発光装置
JP5292453B2 (ja) 半導体装置の作製方法
US6703266B1 (en) Method for fabricating thin film transistor array and driving circuit
JP4656685B2 (ja) 半導体装置
JP4641586B2 (ja) 半導体装置の作製方法
JP4257482B2 (ja) 薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070109

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090223

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090223

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20090225

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101022

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101102

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110315