JP3499381B2 - アクティブマトリクス型表示装置およびその作製方法 - Google Patents

アクティブマトリクス型表示装置およびその作製方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本明細書で開示する発明は、
アクティブマトリクス型の液晶表示装置の構成に関す
る。特に周辺駆動回路を一体化したアクティブマトリク
ス型の液晶表示装置の構成に関する。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
が知られている。これは、マトリクス状に配置された数
百×数百個の画素電極のそれぞれに薄膜トランジスタを
個別に配置した構造を有している。各画素に配置された
薄膜トランジスタは、各画素電極に出し入れする電荷を
制御する機能を有している。
【０００３】また最近では、周辺駆動回路一体型と称さ
れる構成が知られている。これは、画素マトリクス部と
周辺駆動回路部とを同一ガラス基板上に集積化したもの
である。この周辺駆動回路一体型の構成は、作製コスト
を低減でき、また全体の構成を小型化できるという有意
性がある。
【０００４】一般に画素マトリクス回路には、Ｐまたは
Ｎチャネル型の薄膜トランジスタの一方がスイッチング
素子として配置される。また、周辺駆動回路はＰチャネ
ル型とＮチャネル型とで構成される回路が配置される。
【０００５】
【発明が解決しようとする課題】上述したような周辺駆
動回路一体型の液晶表示装置においては、画素マトリク
ス回路と周辺駆動回路とに配置される薄膜トランジスタ
とが同一基板上に同時に平行して作製される。
【０００６】一般に、画素マトリクス回路と周辺駆動回
路とでは、要求されるトランジスタ特性が異なる。
【０００７】例えば、画素マトリクス回路に配置される
薄膜トランジスタは、それ程の高速動作は要求されない
が、画素電極における電荷保持機能が必要とされるた
め、厳しい低ＯＦＦ電流特性が要求される。
【０００８】他方、周辺駆動回路に配置される薄膜トラ
ンジスタは、高速動作や大電流を流すことができる特性
が優先的に要求される。特にバッファー回路を構成する
薄膜トランジスタには、高速動作を行わすことができ、
かつ大電流を流すことができる特性が要求される。
【０００９】また、周辺駆動回路に配置される薄膜トラ
ンジスタは、高速動作が要求される関係上、特性の劣化
の低いことも必要とされる。即ち、高速動作をさせれば
それだけ劣化の影響が顕在化するので、その影響が極力
すくないものが要求される。
【００１０】またＮチャネル型の薄膜トランジスタの移
動度は、Ｐチャネル型の薄膜トランジスタの移動度に比
較して２〜３倍高く、その違いを何らかの工夫により是
正することが求められている。
【００１１】本明細書で開示する発明は、上述した各種
要求事項を満足させ、全体としてバランスのとれた周辺
駆動回路一体型のアクティブマトリクス型液晶表示装置
を提供することを課題とする。
【００１２】
【課題を解決するための手段】本明細書で開示する発明
の一つは、図４にその具体的な構成例を示すように、同
一基板上に画素マトリクス部と周辺駆動回路部（図４に
は周辺駆動回路を構成するＮチャネルドライバー部とＰ
チャネルドライバー部とが示されている）とを配置した
構成を有し、前記画素マトリクス部にはオフセットゲイ
ト領域１３６を備えたＮチャネル型の薄膜トランジスタ
が配置され、前記周辺駆動回路には、チャネル領域１３
８とドレイン領域１１３との間にドレイン領域よりも低
濃度にＮ型を付与する不純物がドーピングされた低濃度
不純物領域１３０を備えたＮチャネル型の薄膜トランジ
スタが配置され、前記オフセットゲイト領域１３６の一
方に接してチャネル形成領域１３５が配置され、前記オ
フセットゲイト領域１３６の他方に接してドレイン領域
１１０が配置され、ていることを特徴とする。
【００１３】図４に示す構成においては、周辺駆動回路
を構成する要素として、Ｎチャネルドライバー部とＰチ
ャネルドライバー部とが示されている。周辺駆動回路の
概念には、画素マトリクス部を直接駆動する回路（一般
にドライバー回路と称される）以外にシフトレジスタ回
路、さらには各種情報処理回路や記憶回路が含まれる場
合がある。
【００１４】本明細書でいう周辺駆動回路とは、主にド
ライバー回路のことをいう。従って、上記の周辺駆動回
路を構成する要素の全てが本明細書で開示する発明の構
成を具備する必要はない。
【００１５】他の発明の構成は、図４にその具体的な構
成例を示すように、同一基板上に画素マトリクス部と周
辺駆動回路部とを配置した構成を有し、前記画素マトリ
クス部にはオフセットゲイト領域１３６を備えたＮチャ
ネル型の薄膜トランジスタが配置され、前記周辺駆動回
路には、チャネル領域１３８とドレイン領域１１３との
間にドレイン領域よりも低濃度にＮ型を付与する不純物
がドーピングされた低濃度不純物領域１３０を備えたＮ
チャネル型の薄膜トランジスタと、前記低濃度不純物領
域１３０が配置されていないＰチャネル型の薄膜トラン
ジスタとが配置され、前記オフセットゲイト領域１３６
の一方に接してチャネル形成領域１３５が配置され、前
記オフセットゲイト領域１３６の他方に接してドレイン
領域１１０が配置され、ていることを特徴とする。
【００１６】上記構成は、図４の例を見れば明らかなよ
うに、周辺駆動回路を構成するＮチャネルドライバー部
とＰチャネルドライバー部とにおいて、配置される薄膜
トランジスタの構造を異ならせたことである。
【００１７】即ち、Ｎチャネルドライバー部には、高信
頼性を付与するために１３０で示される低濃度不純物領
域を設けた薄膜トランジスタを配置し、Ｐチャネルドラ
イバー部には、Ｎチャネルドライバー部にドライブ能力
を近づけるために１３０で示されるような低濃度不純物
領域を設けない薄膜トランジスタを配置する。
【００１８】このようにすることで、周辺駆動回路のド
ライブ能力（画素マトリクス部を駆動する能力）を全体
として高め、また高信頼の高い構成とすることができ
る。
【００１９】図４に示すような構成を採用した場合、画
素マトリクス部とＮチャネルドライバー部とにおいて、
同じＮチャネル型の薄膜トランジスタであってもゲイト
電極部に含まれるＰ元素の濃度が異なるものとなる。
【００２０】画素マトリクス部においては、図１（Ｂ）
に示す工程においてのみＰのドーピングが行われる。こ
の工程においては、ゲイト電極はまだ形成されていな
い。（ゲイト電極は図２（Ｃ）に示す工程で形成され
る）
【００２１】従って、画素マトリクス部においては、ゲ
イト電極部にＰはドーピングされない。
【００２２】一方、Ｎチャネルドライバー部において
は、図１（Ｂ）と図３（Ｂ）に示す工程においてＰがド
ーピングされる。図３（Ｂ）に示す工程においては、ゲ
イト電極１２２とその周囲に形成された陽極酸化膜３２
とでなるゲイト電極部にもＰがドーピングされる。
【００２３】このように、画素マトリクス部に形成され
る薄膜トランジスタのゲイト電極部にはＰのドーピング
は行われない。よって、このゲイト電極部にはＰ元素は
存在しない。（少なくともバックグランドレベル以上の
濃度では存在しない）
【００２４】一方、Ｎチャネルドライバー部におけるＮ
チャネル型の薄膜トランジスタのゲイト電極部には、図
３（Ｂ）の工程において注入されたＰが存在する。
【００２５】このように、同じＮチャネル型の薄膜トラ
ンジスタであってもゲイト電極部に含まれるＰ元素の濃
度は異なるものとなる。
【００２６】なお、Ｎチャネルドライバー部のゲイト電
極部に含まれるＰの含有濃度は、図３（Ｂ）の工程にお
けるＰのドーピング条件に依存する。
【００２７】ここでは、ゲイト電極の周囲表面に陽極酸
化膜が形成されているので、それも含めてゲイト電極部
と表現している。例えば、陽極酸化膜が形成されておら
ず、不純物のドーピング時において、ゲイト電極が露呈
している場合には、ゲイト電極そのものがゲイト電極部
となる。
【００２８】また、図４に示すような構成を採用した場
合、画素マトリクス部に配置されたＮチャネル型の薄膜
トランジスタのソース領域１０８及びドレイン領域１１
０に比較して、周辺駆動回路に配置されたＮチャネル型
の薄膜トランジスタのソース領域１１１及びドレイン領
域１１３に含まれるＮ型を付与する不純物（この場合は
Ｐ）の濃度の方が高いものとなる。
【００２９】画素マトリクス部には、図４に示されるソ
ース領域１０８とドレイン領域１１０の領域に図１
（Ｂ）に示す工程においてのみＰのドーピングが行われ
る。
【００３０】一方で、Ｎチャネルドライバー回路におい
ては、図１（Ｂ）及び図３（Ｂ）に示す２工程におい
て、ソース領域１１１とドレイン領域１１３にＰがドー
ピングされる。
【００３１】即ち、図３（Ｂ）に示す工程における分だ
け、Ｎチャネルドライバー部の薄膜トランジスタ（周辺
駆動回路に配置されたＮチャネル型の薄膜トランジス
タ）のソース及びドレイン領域に含まれるＰ元素の濃度
が高いものとなる。
【００３２】他の発明の構成は、図１〜図４にその作製
工程の概略を示すように、同一基板１０１上に画素マト
リクス部と周辺駆動回路部（この場合Ｎチャネルドライ
バー部とＰチャネルドライバー部とで構成される）とを
作製する方法であって、前記画素マトリクス部に配置さ
れるＮチャネル型の薄膜トランジスタのソース領域１０
８及びドレイン領域１１０と前記周辺駆動回路に配置さ
れるＮチャネル型の薄膜トランジスタのソース領域１１
１及びドレイン領域１１３とをマスクを利用した非自己
整合プロセスにより形成する工程（図１（Ｂ））と、該
工程で形成されたソース及びドレイン領域と該２つの領
域間に存在する真性または実質的に真性な領域（１０９
及び１１２で示される領域）に対してレーザー光を同時
に照射する工程（図１（Ｃ））と、各薄膜トランジスタ
のゲイト電極を形成する工程（図２）と、前記周辺駆動
回路に配置されるＮチャネル型の薄膜トランジスタの低
濃度不純物領域１２８及び１３０をゲイト電極１２２を
利用した自己整合プロセスにより形成する工程（図３
（Ｂ））と、を有することを特徴とする。
【００３３】上記構成においては、図２に示すゲイト電
極の形成後、周辺駆動回路に配置されるＮチャネル型の
薄膜トランジスタを構成する活性層に対してソース及び
ドレイン領域を形成する条件よりも低ドーズ量でもって
Ｎ型を付与する不純物をドーピングする（図３（Ｂ）の
工程）ことにより、自己整合的に低濃度不純物領域１２
８及び１３０を形成する。
【００３４】このようにすることにより、画素マトリク
ス部と周辺駆動回路部とにおいて、同じＮチャネル型で
あっても目的とする特性を得るために異なる構造を有す
る薄膜トランジスタを作り分けることができる。
【００３５】
【発明の実施の形態】図４に示すように画素マトリクス
部、Ｎチャネルドライバー回路部、Ｐチャネルドライバ
ー回路部のそれぞれにおいて、薄膜トランジスタの構造
を異なるものとする。
【００３６】 即ち、画素マトリクス部においては、図
１（Ｂ）に示す非自己整合プロセスにおいて形成したソ
ース領域１０８とドレイン領域１１０、さらにレジスト
マスク１０５と図２に示す工程における形成されるゲイ
ト電極１２０の位置関係とにより、形成されるオフセッ
トゲイト領域１３４と１３６を備えたＮチャネル型の薄
膜トランジスタを配置する。
【００３７】こうような構成とすることで、画素マトリ
クス部に配置する薄膜トランジスタを低ＯＦＦ電流特性
を有したものとする。
【００３８】また、Ｎチャネルドライバー部において
は、図３（Ｂ）に示すゲイト電極１２２を利用した自己
整合プロセスを利用することで、低濃度不純物領域１２
８と１３０を形成したＮチャネル型の薄膜トランジスタ
を配置する。
【００３９】こうような構成とすることで、Ｎチャネル
ドライバー部に配置する薄膜トランジスタをドライブ能
力がそれほど低下せず、かつ高信頼性を有したものとす
る。
【００４０】また、Ｐチャネルドライバー部において
は、陽極酸化膜３３を利用したオフセットゲイト領域１
４０及び１４２を配置するだけの構成とし、高いドライ
ブ能力を得られるようにする。
【００４１】こうような構成とすることで、Ｎチャネル
ドライバー部に配置する薄膜トランジスタとのドライブ
能力の違いを是正した構成とする。
【００４２】
【実施例】
〔実施例〕図１〜図６に本実施例の作製工程を示す。本
実施例では、ガラス基板上に画素マトリクス部に配置さ
れるＮチャネル型の薄膜トランジスタと、該画素マトリ
クス部を駆動するための駆動回路（バッファー回路）を
構成するＰ及びＮチャネル型の薄膜トランジスタとを同
時に作製する工程を示す。
【００４３】図において、Ｎチャネルドライバー部とい
うのは、周辺駆動回路を構成するＮチャネル型の薄膜ト
ランジスタ部のことである。また、Ｐチャネルドライバ
ー部というのは、周辺駆動回路を構成するＰチャネル型
の薄膜トランジスタ部のことである。
【００４４】本実施例では、薄膜トランジスタの形式と
してゲイト電極は活性層の上方に存在するトップゲイト
型のものを示す。
【００４５】図１（Ａ）に示すようにガラス基板１０１
を利用する。ガラス基板の代わりに石英基板を利用して
もよい。
【００４６】まず、ガラス基板１０１上に図示しない下
地膜を成膜する。ここでは、下地膜としてスパッタ法に
よって、２０００Å厚の酸化珪素膜を成膜する。
【００４７】次にプラズマＣＶＤ法により図示しない非
晶質珪素膜を５００Åの厚さに成膜する。プラズマＣＶ
Ｄ法の代わりに減圧熱ＣＶＤ法を利用してもよい。本実
施例においては、真性または実質的に真性（人為的に導
電型を付与しないという意味）な非晶質珪素膜を成膜す
る。
【００４８】図示しない非晶質珪素膜を成膜したら、パ
ターニングを施すことにより、図１（Ａ）の１０２、１
０３、１０４で示すパターンを形成する。このパターン
は、それぞれ薄膜トランジスタの活性層となる。
【００４９】即ち、１０２が画素マトリクス部に配置さ
れる薄膜トランジスタの活性層であり、１０３がＮチャ
ネルドライバー部に配置される薄膜トランジスタの活性
層であり、１０４がＰチャネルドライバー部に配置され
る薄膜トランジスタの活性層である。このようにして図
１（Ａ）に示す状態を得る。
【００５０】次に図１（Ｂ）に示すようにレジストマス
ク１０５、１０６、１０７を配置する。そしてＰ（リ
ン）のドーピングを行う。このドーピングは、Ｎチャネ
ル型の薄膜トランジスタのソース及びドレイン領域を形
成する条件で行う。
【００５１】不純物のドーピング方法としては、プラズ
マドーピング法と呼ばれる方法とイオン注入法と呼ばれ
る方法とがある。プラズマドーピング法は、ＰＨ3 やＢ
2 Ｈ6 等のドーピングせんとする不純物元素を含んだガ
スを高周波電力等でプラズマ化し、そこから電界によ
り、不純物イオンを引出し、さらに電界により加速注入
する方法である。
【００５２】他方、イオン注入法は、上記ＰＨ3 やＢ2
Ｈ6 等のガスをプラズマ化し、そこから引き出されたイ
オンを磁場を用いた質量分離により選別し、その選別さ
れた不純物イオンを加速注入する方法である。
【００５３】本実施例では、大面積への対応が可能なプ
ラズマドーピング法を用いる。
【００５４】ヘビードーピングと記載されているのは、
後に再度行われるＰのドーピングに比較して、高いドー
ズ量でもってドーピングを行うことを便宜的を示すもの
である。またこの工程においてＰのドーピングされた領
域を便宜上Ｎ+ で表記する。
【００５５】図１（Ｂ）に示すように、この工程におい
ては、１０４の活性層パターンにはレジストマスク１０
７が存在する関係上Ｐイオンは注入されない。また、１
０９と１１２の領域もレジストマスクに遮蔽されてＰは
ドーピングされない。こうして１０９と１１２の領域は
Ｉ型（真性）領域として残存する。
【００５６】また、１０８、１１０、１１１、１１３の
各領域はＰがドーピングされてＮ+型となる。（厳密に
はこの後の活性化工程後にＮ+ 型となる）
【００５７】このドーピング工程は、非自己整合プロセ
スで行われる。非自己整合プロセスにおいては、マスク
合わせ精度が重要となる。
【００５８】このようにして、図１（Ｂ）に示す工程を
行ったら、レジストマスク１０５、１０６、１０７を除
去する。
【００５９】この状態においては、１０２、１０３、１
０４の各活性層パターンは非晶質状態である。
【００６０】そして図１（Ｃ）に示すように、レーザー
光の照射を行う。このレーザー光の照射は、 ・各活性層パターンの結晶化 ・注入されたＰの活性化 ・Ｐのドーピングによって損傷（イオンの衝撃により生
じる）した部分のアニール といった作用を有している。
【００６１】このレーザー光の照射によって、画素マト
リクス部においては、１０８、１１０で示されるＮ+ 型
領域の結晶化と活性化、さらに１０９で示されるＩ型領
域の結晶化とが同時に行われる。
【００６２】また、Ｎチャネルドライバー部において
は、１１１、１１３で示されるＮ+ 型領域の結晶化と活
性化、さらに１１２で示されるＩ型領域の結晶化とが同
時に行われる。
【００６３】また、Ｐチャネルドライバー部において
は、活性層パターン１０４の結晶化が行われる。Ｐチャ
ネルドライバー部においては、活性層パターン１０４に
不純物イオンが注入されていないので、結晶化だけが行
われる。
【００６４】図１（Ｃ）に示す工程において重要なの
は、画素マトリクス部とＮチャネルドライバー部とにお
いて、Ｎ+ 型領域とＩ型領域との接合部（境界部）およ
びその近傍にレーザー光が照射されることである。これ
は、接合付近における欠陥密度を減少させることに大き
な効果がある。
【００６５】後に詳述するが、上記の効果が得られるが
ために、画素マトリクス部に配置される薄膜トランジス
タは、良好な低ＯＦＦ電流特性を示すものとなる。
【００６６】次に図２（Ａ）に示すように、ゲイト電極
を構成するためのアルミニウム膜１１５を４０００Åの
厚さにスパッタ法によって成膜する。
【００６７】アルミニウム膜１１５を成膜したら、陽極
酸化法により陽極酸化膜１１６を形成する。ここでは、
陽極酸化膜１１６の膜厚は１００Åとする。この陽極酸
化膜１１６は、後の工程においてヒロックやウィスカー
の発生を抑制するために機能する。また、この陽極酸化
膜は、ゲイト電極から延在したゲイト線がその上に配置
される配線との間で上下間ショートを起こしてしまうこ
とを防止する機能もある。
【００６８】なお、ヒロックやウィスカーというのは、
アルミニウムの異常成長により発生する針状あるいは刺
状の突起物のことである。このヒロックやウィスカー
は、加熱処理やレーザー光の照射、さらに不純物元素の
ドーピングにおいて発生する。
【００６９】このようにして図２（Ａ）に示す状態を得
る。次に図２（Ｂ）に示すようにレジストマスク１１
７、１１８、１１９を配置する。このレジストマスク
は、ゲイト電極を形成するためのものである。
【００７０】次にレジストマスク１１７、１１８、１１
９を利用してパターニングを行う。こうして、図２
（Ｃ）に示す状態を得る。
【００７１】次にレジストマスク１１７、１１８、１１
９を除去することにより、図３（Ａ）に示す状態を得
る。
【００７２】図３（Ａ）に示す状態において、１２０が
画素マトリクス部の薄膜トランジスタのゲイト電極であ
る。１２１が該ゲイト電極の上部に残存した陽極酸化膜
である。
【００７３】図示されていないが、ゲイト電極１２１か
らは、ソース線と共に格子状に配置されるゲイト線が延
在する。
【００７４】１２２がＮチャネルドライバー部の薄膜ト
ランジスタのゲイト電極である。１２３が該ゲイト電極
の上部に残存した陽極酸化膜である。
【００７５】１２４がＰチャネルドライバー部の薄膜ト
ランジスタのゲイト電極である。１２５が該ゲイト電極
の上部に残存した陽極酸化膜である。
【００７６】図３（Ａ）に示す状態を得たら、再度の陽
極酸化を行う。この陽極酸化によって、図３（Ｂ）の３
１、３２、３３で示される陽極酸化膜を１０００Åの厚
さに形成する。この陽極酸化膜は、図３（Ａ）に示す工
程における１２１、１２３、１２４で示される陽極酸化
膜と一体化される。
【００７７】次に図３（Ｂ）に示すようにレジストマス
ク１２６と１２７を配置する。
【００７８】そして、再びＰ（リン）イオンの注入を行
う。ここでは、図１（Ｂ）に示す工程における場合より
低ドーズ量でもってＰ（リン）にドーピングを行う。図
ではこの工程におけるドーピングを便宜上ライトドーピ
ングと記載してある。
【００７９】この工程において、１２８と１３０の領域
にＰがライトドーピングされる。これらの領域は、１１
１や１１３の領域に比較してより低濃度にＰがドーピン
グされる。この結果、１２８と１３０の領域はＮ- 型と
なる。
【００８０】なお、１１１と１１３の領域は、Ｎ+ 型の
領域に重ねてＰがライトドーピングされるだけなので、
Ｎ+ 型として残存する。
【００８１】上記のドーピング工程は、ゲイト電極１２
２のパターンを利用するもので、自己整合プロセスと称
される。自己整合プロセスの特徴は、そのプロセス専用
のマスクを設けることなく行えることである。また、マ
スクの配置を行わないで、マスク合わせ精度の影響が出
ないことも特徴である。
【００８２】こうして、Ｎ+ 型を有する１１１及び１１
３の領域とＮ- 型を有する１２８及び１３０の領域とが
形成される。ここで、Ｎ- 型を有する１２８及び１３０
の領域は自己整合的に形成される。
【００８３】ここで、１１１がソース領域、１１３がド
レイン領域となる。また１２８と１３０が低濃度不純物
領域となる。特にドレイン側の１３０で示される領域は
一般にＬＤＤ（ライトドープドレイン）領域と称される
領域となる。また、１２９で示される領域は、Ｐイオン
が注入されず、Ｉ型の領域として残存する。
【００８４】このようにして図３（Ｂ）に示す状態を得
る。次にレジストマスク１２６と１２７を除去する。そ
して図４（Ａ）に示すように再度レジストマスク１２１
と１２２を配置する。
【００８５】 そしてこの状態において、Ｂ（ボロン）
のドーピングを行う。この工程においては、１３１と１
３３の領域にＢのドーピングが行われる。このＢのドー
ピングは、１３１と１３３の領域をソース及びドレイン
領域とする条件でもって行う。図面では、Ｐのドーピン
グ条件と対応させるため、便宜上ヘビードーピングと記
載する。
【００８６】 この工程において、１３１と１３３の両
領域にＢがドーピングされ、Ｐ + 型の領域が形成され
る。また、１３２の領域は、ＢがドーピングされずにＩ
型として残存する。
【００８７】こうして図４（Ａ）に示す状態を得る。次
にレジストマスク１２１と１２２を除去し、図４（Ｂ）
に示す状態を得る。
【００８８】図４（Ｂ）に示す状態を得たら、再度のレ
ーザー光の照射を行い、注入された不純物の活性化とド
ーピング時に生じた結晶構造の損傷のアニールとを行
う。
【００８９】本実施例に示す構成においては、ゲイト電
極の周囲に陽極酸化膜が形成されているので、その下部
に対応する活性層の領域は、オセットゲイト領域とな
る。
【００９０】このオフセットゲイト領域は、チャネル領
域とソース領域との間、及びチャネル領域とドレイン領
域との間に配置された高抵抗領域として機能する。この
オフセットゲイト領域は、チャネル領域と同じ、真性ま
たは実質的に真性な導電型を有している。そして、薄膜
トランジスタの動作時においては、チャネルとしても機
能せず、またソース／ドレイン領域としても機能しない
高抵抗領域として機能する。
【００９１】図４（Ｂ）にはこの陽極酸化膜３１、３
２、３３の厚さの分で形成されるオフセットゲイト領域
（高抵抗領域）が示されている。
【００９２】即ち、１３７と１３９が陽極酸化膜３２の
厚さの分で形成されるオフセットゲイト領域である。ま
た、１４０と１４２が陽極酸化膜３３の厚さの分で形成
されるオフセットゲイト領域である。
【００９３】また、１３４と１３６で示される領域もオ
フセットゲイト領域（高抵抗領域）として機能する。こ
の領域は、陽極酸化膜３１の厚さの分に加えて、図１
（Ｂ）の工程におけるレジストマスク１０５と、図２
（Ｃ）の工程におけるレジストマスク１１７の大きさの
違いと位置関係とによって決定される寸法を有してい
る。
【００９４】図４（Ｂ）に示す状態を得たら、図５
（Ａ）に示すように第１の層間絶縁膜１４３を成膜す
る。ここでは、第１の層間絶縁膜１４３として窒化珪素
膜を利用する。ここでは第１の層間絶縁膜１４３とし
て、窒化珪素膜をプラズマＣＶＤ法により３０００Åの
厚さに成膜する。
【００９５】そしてコンタクトホールの形成を行い、コ
ンタクト電極を構成するための図示しない金属膜を成膜
する。ここでは、この金属膜として、チタン膜とアルミ
ニウム膜とチタン膜との３層膜をスパッタ法により成膜
する。そしてこの金属膜（積層膜）をパターニングする
ことにより、１４４、１４５、１４６、１４７、１４
８、１４９で示される電極を形成する。
【００９６】ここで、１４４は画素マトリクス部の薄膜
トランジスタ（ここではＮチャネル型の薄膜トランジス
タ）のソース領域にコンタクトしたソース電極である。
１４５は画素マトリクス部の薄膜トランジスタのドレイ
ン領域にコンタクトしたドレイン電極である。
【００９７】１４６はＮチャネルドライバー部の薄膜ト
ランジスタのソース領域にコンタクトしたソース電極で
ある。１４７はＮチャネルドライバー部の薄膜トランジ
スタのドレイン領域にコンタクトしたドレイン電極であ
る。
【００９８】また、１４８はＰチャネルドライバー部の
薄膜トランジスタのソース領域にコンタクトしたソース
電極である。１４９はＰチャネルドライバー部の薄膜ト
ランジスタのドレイン領域にコンタクトしたドレイン電
極である。
【００９９】こうして図５（Ａ）に示す状態を得る。次
に図５（Ｂ）に示すように第２の層間絶縁膜１５０とし
て再び窒化珪素膜を２０００ÅにプラズマＣＶＤ法でも
って成膜する。そして、第３の層間絶縁膜１５１をポリ
イミドでもって形成する。ここでは、スピンコート法で
もって第３の層間絶縁膜１５１を形成する。
【０１００】こうして図５（Ｂ）に示す状態を得る。次
にコンタクトホールの形成を行い、図６に示すように画
素電極１５２を形成する。ここでは、まずＩＴＯ膜を１
０００Åの厚さにスパッタ法でもって成膜し、これをパ
ターニングすることにより、１５２で示される画素電極
を形成する。
【０１０１】最後に３５０℃の水素雰囲気中において、
１時間の加熱処理を行い、半導体層中の欠陥の終端を行
う。
【０１０２】こうして、液晶パネルを構成する一方の基
板を完成させる。この基板はＴＦＴ基板とも称される。
この後、液晶を配向させるためのラビング膜や封止材を
形成し、別に作製した対向基板と張り合わせる。そし
て、ＴＦＴ基板と対向基板との間に液晶を充填させるこ
とにより、液晶パネルを完成させる。
【０１０３】本実施例に示す構成においては、画素マト
リクス部、Ｎチャネルドライバー部、Ｐチャネルドライ
バー部のそれぞれにおいて、異なる構造の薄膜トランジ
スタを配置している。
【０１０４】画素マトリクス部においては、図１（Ｃ）
に示すようなレーザーアニールを行うことによって、低
ＯＦＦ電流特性を有する薄膜トランジスタを作製するこ
とができる。即ち、図１（Ｃ）に示すようなレーザーア
ニールを行うことで、チャネル領域１３５とオフセット
ゲイト領域１３６との接合部に高密度に欠陥が生じない
構成とすることができ、このことにより、低ＯＦＦ電流
特性を得ることができる。
【０１０５】画素マトリクス部に配置される薄膜トラン
ジスタによって最も懸念されるＯＦＦ電流は、ＯＦＦ動
作時において、チャネル領域とドレイン領域との間に形
成される高電界によって、両領域境界の近傍に存在する
欠陥を経由してキャリアが移動することによって生じ
る。
【０１０６】従って、本実施例に示すように、レーザー
アニール方法を工夫することにより、チャネル領域とド
レイン領域との境界付近（本実施例の場合はこの境界付
近にオフセットゲイト領域が存在する）に欠陥が高密度
に形成されることを防ぐことができる。
【０１０７】さらに加えて、オフセットゲイト領域１３
６を形成してチャネル領域とドレイン領域との間に形成
される電界の強度を緩和させる構造とすることにより、
ＯＦＦ電流地の低い薄膜トランジスタを得ることができ
る。
【０１０８】即ち、画素マトリクス部に配置される薄膜
トランジスタは、２重の意味でＯＦＦ電流値を低減させ
るための工夫を施した構成としている。
【０１０９】他方、Ｎチャネルドライバー部において
は、低濃度不純物領域１２８と１３０を設けることによ
り、高い信頼性を得ることができる。即ち、低濃度不純
物領域（特に１３０で示される領域）を配置すること
で、チャネル領域とドレイン領域との間に形成される電
界の強度を緩和させ、ホットキャリア効果による劣化を
抑制することができる。（この場合は、ＯＦＦ電流値の
抑制より、劣化防止機能が重要となる）
【０１１０】低濃度不純物領域はオフセットゲイト領域
と同様な機能を有している。しかし、オフセットゲイト
領域に比較してシート抵抗が低いので、薄膜トランジス
タのドライブ能力をそれ程低下させないという特徴があ
る。即ち、ドライブ能力を低下させずに信頼性を高めた
構成とすることができる。
【０１１１】周辺駆動回路においては、高速動作が要求
され、さらに高いドライブ能力（大電流を流せる能力）
が要求される。従って、ソース／ドレイン間の抵抗が増
加し、ドライブ能力が低下する（即ち、ＯＮ電流値が低
下する）オフセットゲイト領域を配置することより、低
濃度不純物領域を配置することは好ましい選択といえ
る。
【０１１２】他方、Ｐチャネルドライバー部において
は、陽極酸化膜によるオフセットゲイト領域のみの配置
とし、ドライブ能力を低下させない構造となっている。
【０１１３】一般にＰチャネル型の薄膜トランジスタ
は、Ｎチャネル型の薄膜トランジスタに比較して、ドラ
イブ能力が低い。従って、Ｎチャネルドライバー部との
特性をそろえるために、上記のような構成とすることは
全体のバランスから見て好ましいものとなる。
【０１１４】なお、周辺駆動回路においては、ＯＦＦ電
流値はそれ程問題とならない。またＰチャネル型の薄膜
トランジスタは、ホットキャリア効果による劣化も問題
とならない。従って、画素マトリクス部のようなオフセ
ット構造やＮチャネルドライバー部のような低濃度不純
物領域を配置する必要はない。
【０１１５】以上示したように本実施例に示す構成を採
用することにより、 ・低ＯＦＦ電流特性を有した画素マトリクス部 ・高速動作に適し、高信頼性を有したＮチャネルドライ
バー部 ・高速動作に適し、かつＮチャネルドライバー部との特
性のバランスを考慮したＰチャネルドライバー部 といった構成を同一ガラス基板上に集積化させることが
できる。
【０１１６】〔実施例２〕本実施例は、実施例１に示す
構成を変形したものである。実施例１に示す構成におい
ては、Ｎチャネルドライバー部に同じ寸法を有する低濃
度不純物領域１２８と１３０を配置している。（図３
（Ｂ）参照）
【０１１７】この低濃度不純物領域は、高周波特性とド
ライブ能力を極力低下させずに信頼性を向上させるたに
配置されている。しかしながら、主にその機能（劣化防
止機能）を発揮するのは、ドレイン領域１１３側の低濃
度不純物領域１３０である。従って、極端にいうなら
ば、低濃度不純物領域１２８は必要ではない。
【０１１８】劣化防止という機能が期待できないのであ
れば、低濃度不純物領域１２８は、高周波特性とドライ
ブ能力を阻害するだけの存在と考えることもできる。
【０１１９】本実施例は、Ｎチャネルドライバー部にお
いて、ドレイン側の低濃度不純物領域を長さ（ソース／
チャネル／ドレインを結ぶ方向における長さ）をソース
側のそれに比べて長くすることを特徴とする。
【０１２０】そして、ソース側の低濃度不純物領域は、
ゲイト電極を形成する際のマスク合わせ精度の誤差を吸
収する程度の長さとする。こうすることで、その存在に
よる高周波特性やドライブ能力への影響を小さなものと
することができると同時に、マスク合わせ誤差による特
性への影響を低減することができる。
【０１２１】図７〜図９に本実施例の作製工程を示す。
各部の符号は図１〜図６に示すものと同じである。また
各部の作製工程の詳細は特に断らない限り実施例１に示
すものと同じである。
【０１２２】まず、図７（Ａ）に示すようにガラス基板
上に非晶質珪素膜でなる活性層パターン１０２、１０
３、１０４を形成する。次に図７（Ｂ）に示すようにレ
ジストマスク１０５、１０６、１０７を配置する。そし
てこれらマスクを利用してＰ（リン）元素のドーピング
を行う。こうして、１０８、１１０、１１１、１１３で
示されるＮ+ 型の領域が形成される。
【０１２３】次にレジストマスクを除去し、図７（Ｃ）
に示すようにレーザーアニールを行うことにより、１０
２、１０３、１０４で示される各活性層パターンを結晶
化させるとともに、図７（Ｂ）の工程で注入されたＰの
活性化とを行う。
【０１２４】次に図８（Ａ）に示すようにゲイト電極１
２０、１２２、１２４を形成する。各ゲイト電極の形成
方法は基本的に図２に示すものと同じである。
【０１２５】ここで実施例１の場合と異なるのは、ゲイ
ト電極１２２の配置位置である。本実施例においては、
ゲイト電極１２２の配置位置をソース領域１１１側に寄
った位置とする。こうすることで、後の工程において、
ドレイン側の低濃度不純物領域の長さをソース側のそれ
に比較して長くすることができる。
【０１２６】次に図８（Ｂ）に示すような状態として、
Ｐのドーピングを図７（Ｂ）に示す工程におけるものよ
り低ドーズ量として行う。この結果、低濃度不純物領域
１２８と１３０が形成される。
【０１２７】本実施例においては、低濃度不純物領域１
２８より低濃度不純物領域１３０の長さ（ソース／ドレ
インを結ぶ線上の長さ）を長いものとしている。即ち、
ドレイン領域１１３側の低濃度不純物領域の長さを長く
設定している。
【０１２８】本実施例においては、１２８の長さをゲイ
ト電極１２２の形成時のマスク合わせ精度よりも大きな
寸法に設定する。このようにすることで、マスク合わせ
時の位置ズレが発生しても、その影響（得られる薄膜ト
ランジスタの特性に与える影響）を抑制することができ
る。
【０１２９】次に図９（Ａ）に示すようにレジストマス
ク１２１と１２２を配置してＢのドーピングを行う。こ
の工程において、Ｐチャネルドライバー部への不純物の
ドーピングが行われる。この工程で、Ｐチャネルドライ
バー部における薄膜トランジスタのソース領域１３１と
ドレイン領域１３３とが形成される。
【０１３０】そして、レジストマスク１２１と１２２を
除去することにより、図９（Ｂ）に示す状態を得る。後
は、実施例１に示したのと同様な工程を経ることによ
り、画素マトリクス部、Ｎチャネルドライバー部、Ｐチ
ャネルドライバー部が同一ガラス基板上に集積化された
構成を完成させる。
【０１３１】本実施例に示す構成においては、本来必要
とされるドレイン領域側に十分な寸法を有した低濃度不
純物領域（ＬＤＤ）を配置することができる。従って、
Ｎチャネルドライバー部に高い信頼性を与えることがで
きる。また、高信頼性に特に寄与しないソース領域側の
低濃度不純物領域の寸法を小さくすることで、Ｎチャネ
ルドライバー部のドライブ能力低下を抑制することがで
きる。
【０１３２】
【発明の効果】本明細書で開示する発明を利用すること
で、部分部分によって異なる特性を有する薄膜トランジ
スタを集積化する必要のある周辺駆動回路一体型のアク
ティビマトリクス型液晶表示装置を提供することができ
る。
【０１３３】具体的には、画素マトリクス部において
は、低ＯＦＦ電流を特性を有した薄膜トランジスタを形
成できる。
【０１３４】また、Ｎチャネルドライバー部において
は、高信頼性をし有、かつ高いドライブ能力を有した薄
膜トランジスタを形成できる。
【０１３５】また、Ｐチャネルドライバー部において
は、Ｎチャネルドライバー部に見合うような高いドライ
ブ能力を有した薄膜トランジスタを形成することができ
る。
【０１３６】本明細書に開示する発明は、アクティブマ
トリクス型を有した他のフラットパネルディスプレイに
利用することもできる。例えば、ＥＬ素子を利用したア
クティブマトリクス表示装置に利用することができる。
【図面の簡単な説明】
【図１】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図２】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図３】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図４】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図５】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図６】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図７】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図８】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【図９】 発明を利用した薄膜トランジスタの作製工程
を示す図。
【符号の説明】
１０１ ガラス基板 １０２、１０３、１０４ 活性層パターン １０５、１０６、１０７ レジストマスク １０８ Ｎ+ 領域（ソース領域） １０９ Ｉ型領域 １１０ Ｎ+ 領域（ドレイン領域） １１１ Ｎ+ 領域（ソース領域） １１２ Ｉ型領域 １１３ Ｎ+ 領域（ドレイン領域） １１４ 酸化珪素膜（ゲイト絶縁膜） １１５ アルミニウム膜 １１６ 陽極酸化膜（酸化アルミニウ
ム膜） １１７、１１８、１１９ レジストマスク １２０、１２２、１２４ ゲイト電極 １２１、１２３、１２５ 残存した陽極酸化膜 １２６、１２７ レジストマスク １２８ Ｎ- 領域（低濃度不純物領
域） １２９ Ｉ型領域 １３０ Ｎ- 領域（低濃度不純物領
域） ３１、３２、３３ 陽極酸化膜（酸化アルミニウ
ム膜） １３１ Ｐ+ 領域 １３２ Ｉ型領域 １３３ Ｐ+ 領域 １３４ オフセットゲイト領域（Ｉ型
領域） １３５ チャネル領域（Ｉ型領域） １３６ オフセットゲイト領域（Ｉ型
領域） １３７ オフセットゲイト領域（Ｉ型
領域） １３８ チャネル領域（Ｉ型領域） １３９ オフセットゲイト領域（Ｉ型
領域） １４０ オフセットゲイト領域（Ｉ型
領域） １４１ チャネル領域（Ｉ型領域） １４２ オフセットゲイト領域（Ｉ型
領域） １４３ 層間絶縁膜（窒化珪素膜） １４４ ソース電極 １４５ ドレイン電極 １４６ ソース電極 １４７ ドレイン電極 １４８ ソース電極 １４９ ドレイン電極 １５０ 層間絶縁膜（酸化珪素膜） １５１ 層間絶縁膜（樹脂膜） １５２ 画素電極（ＩＴＯ電極）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保 伸夫 神奈川県厚木市長谷398番地 株式会社 半導体エネルギー研究所内 (56)参考文献 特開 平７−169975（ＪＰ，Ａ) 特開 平７−335903（ＪＰ，Ａ) 特開 平６−310717（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336 G02F 1/1368

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】同一基板上に画素マトリクスと周辺駆動回
    路とを配置した構成を有し、 前記画素マトリクスには、第１のソース領域と第１のド
    レイン領域と第１のチャネル領域と一対のオフセットゲ
    イト領域からなる第１の活性層と、前記第１の活性層の
    上方に設けられた第１のゲイト電極とを備えた第１のＮ
    チャネル型の薄膜トランジスタが配置され、 前記周辺駆動回路には、第２のソース領域と第２のドレ
    イン領域と第２のチャネル領域と前記第２のソース領域
    及び前記第２のドレイン領域よりも低濃度にＮ型を付与
    する不純物がドーピングされた一対の低濃度不純物領域
    からなる第２の活性層と、前記第２の活性層の上方に設
    けられた第２のゲイト電極とを備えた第２のＮチャネル
    型の薄膜トランジスタ、及び第３のソース領域と第３の
    ドレイン領域と第３のチャネル領域からなる第３の活性
    層と、前記第３の活性層の上方に設けられた第３のゲイ
    ト電極とを備えたＰチャネル型の薄膜トランジスタが配
    置され、 前記一対のオフセットゲイト領域の一方は前記第１のチ
    ャネル領域と前記第１のソース領域との間に配置され、
    前記一対のオフセットゲイト領域の他方は前記第１のチ
    ャネル領域と前記第１のドレイン領域との間に配置さ
    れ、前記一対の低濃度不純物領域の一方は前記第２のチャネ
    ル領域と前記第２のソース領域との間に配置され、前記
    一対の低濃度不純物領域の他方は前記第２のチャネル領
    域と前記第２のドレイン領域との間に配置され、 前記第１のソース領域及び前記第１のドレイン領域に比
    較して、前記第２のソース領域及び前記第２のドレイン
    領域に含まれるＮ型を付与する不純物の濃度の方が高い
    ことを特徴とするアクティブマトリクス型表示装置。
  2. 【請求項２】同一基板上に画素マトリクスと周辺駆動回
    路とを配置した構成を有し、 前記画素マトリクスには、第１のソース領域と第１のド
    レイン領域と第１のＩ型領域からなる第１の活性層と、
    前記第１の活性層の上方に設けられた第１のゲイト電極
    とを備えた第１のＮチャネル型の薄膜トランジスタが配
    置され、 前記周辺駆動回路には、第２のソース領域と第２のドレ
    イン領域と第２のＩ型領域と前記第２のソース領域及び
    前記第２のドレイン領域よりも低濃度にＮ型を付与する
    不純物がドーピングされた一対の低濃度不純物領域から
    なる第２の活性層と、前記第２の活性層の上方に設けら
    れた第２のゲイト電極とを備えた第２のＮチャネル型の
    薄膜トランジスタ、及び第３のソース領域と第３のドレ
    イン領域と第３のＩ型領域からなる第３の活性層と、前
    記第３の活性層の上方に設けられた第３のゲイト電極と
    を備えたＰチャネル型の薄膜トランジスタが配置され、前記第１のＩ型領域は一対のオフセットゲイト領域を含
    み、 前記一対のオフセットゲイト領域の一方は前記第１
    のソース領域に隣接して配置され、前記一対のオフセッ
    トゲイト領域の他方は前記第１のドレイン領域に隣接し
    て配置され、前記一対の低濃度不純物領域の一方は前記第２のＩ型領
    域と前記第２のソース領域との間に配置され、前記一対
    の低濃度不純物領域の他方は前記第２のＩ型領域と前記
    第２のドレイン領域との間に配置され、 前記第１のソース領域及び前記第１のドレイン領域に比
    較して、前記第２のソース領域及び前記第２のドレイン
    領域に含まれるＮ型を付与する不純物の濃度の方が高い
    ことを特徴とするアクティブマトリクス型表示装置。
  3. 【請求項３】同一基板上に画素マトリクスと周辺駆動回
    路とを配置した構成を有し、 前記画素マトリクスには、第１のソース領域と第１のド
    レイン領域と第１のチャネル領域と一対のオフセットゲ
    イト領域からなる第１の活性層と、前記第１の活性層の
    上方に設けられた第１のゲイト電極とを備えた第１のＮ
    チャネル型の薄膜トランジスタが配置され、 前記周辺駆動回路には、第２のソース領域と第２のドレ
    イン領域と第２のチャネル領域と前記第２のソース領域
    及び前記第２のドレイン領域よりも低濃度にＮ型を付与
    する不純物がドーピングされた一対の低濃度不純物領域
    からなる第２の活性層と、前記第２の活性層の上方に設
    けられた第２のゲイト電極とを備えた第２のＮチャネル
    型の薄膜トランジスタ、及び第３のソース領域と第３の
    ドレイン領域と第３のチャネル領域からなる第３の活性
    層と、前記第３の活性層の上方に設けられた第３のゲイ
    ト電極とを備えたＰチャネル型の薄膜トランジスタが配
    置され、前記一対のオフセットゲイト領域の一方は前記
    第１のチャネル領域と前記第１のソース領域との間に配
    置され、前記一対のオフセットゲイト領域の他方は前記
    第１のチャネル領域と前記第１のドレイン領域との間に
    配置され、 前記一対の低濃度不純物領域の一方は前記第２のチャネ
    ル領域と前記第２のソース領域との間に配置され、前記
    一対の低濃度不純物領域の他方は前記第２のチャネル領
    域と前記第２のドレイン領域との間に配置され、 前記一対の低濃度不純物領域の他方の長さは前記一対の
    低濃度不純物領域の一方の長さよりも長く、 前記第１のソース領域及び前記第１のドレイン領域に比
    較して、前記第２のソース領域及び前記第２のドレイン
    領域に含まれるＮ型を付与する不純物の濃度の方が高い
    ことを特徴とするアクティブマトリクス型表示装置。
  4. 【請求項４】同一基板上に画素マトリクスと周辺駆動回
    路とを作製する方法であって、前記画素マトリクスに配置される第１のＮチャネル型の
    薄膜トランジスタの第１の活性層と、前記周辺駆動回路
    に配置される第２のＮチャネル型の薄膜トランジスタの
    第２の活性層と、前記周辺駆動回路に配置されるＰチャ
    ネル型の薄膜トランジスタの第３の活性層とを形成する
    第１工程と、 前記第１の活性層と前記第２の活性層とにそれぞれソー
    ス及びドレイン領域をマスクを利用した非自己整合プロ
    セスにより形成する第２工程と、前記第２ 工程で形成されたソース及びドレイン領域と該
    ソース及びドレイン領域間に存在する領域とに対してレ
    ーザー光を照射する第３工程と、 前記第１のＮチャネル型の薄膜トランジスタの第１のゲ
    イト電極と、前記第２のＮチャネル型の薄膜トランジス
    タの第２のゲイト電極と、前記Ｐチャネル型の薄膜トラ
    ンジスタの第３のゲイト電極とを形成する第４工程と、 前記第２の活性層に一対の低濃度不純物領域を前記第２
    のゲイト電極を利用した自己整合プロセスにより形成す
    る第５工程と、前記第３の活性層にソース及びドレイン領域を前記第３
    のゲイト電極を利用した自己整合プロセスにより形成す
    る第６工程と、 を有し、 前記一対の低濃度不純物領域は、前記第２の活性層に形
    成された隣接するソース及びドレイン領域よりも低濃度
    にＮ型を付与する不純物がドーピングされていることを
    特徴とするアクティブマトリクス型表示装置の作製方
    法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7141821B1 (en) * 1998-11-10 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity gradient in the impurity regions and method of manufacture
US6518594B1 (en) * 1998-11-16 2003-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor devices
US6277679B1 (en) 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
US6259138B1 (en) * 1998-12-18 2001-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multilayered gate electrode and impurity regions overlapping therewith
US7821065B2 (en) * 1999-03-02 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same
JP4578609B2 (ja) * 1999-03-19 2010-11-10 株式会社半導体エネルギー研究所 電気光学装置
US7245018B1 (en) * 1999-06-22 2007-07-17 Semiconductor Energy Laboratory Co., Ltd. Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
JP2001175198A (ja) 1999-12-14 2001-06-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
JP2002057339A (ja) * 2000-08-10 2002-02-22 Sony Corp 薄膜半導体装置
JP2004095671A (ja) * 2002-07-10 2004-03-25 Seiko Epson Corp 薄膜トランジスタ、スイッチング回路、アクティブ素子基板、電気光学装置、電子機器、サーマルヘッド、液滴吐出ヘッド、印刷装置、薄膜トランジスタ駆動発光表示装置
KR20050055148A (ko) * 2003-12-05 2005-06-13 삼성전자주식회사 박막 트랜지스터 표시판
KR100647691B1 (ko) 2005-04-22 2006-11-23 삼성에스디아이 주식회사 평판 디스플레이 장치
WO2007118332A1 (en) * 2006-04-19 2007-10-25 Ignis Innovation Inc. Stable driving scheme for active matrix displays
KR101791713B1 (ko) 2010-02-05 2017-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전계 효과 트랜지스터 및 반도체 장치
CN106782333B (zh) * 2017-02-23 2018-12-11 京东方科技集团股份有限公司 Oled像素的补偿方法和补偿装置、显示装置
CN111710728A (zh) * 2020-06-30 2020-09-25 厦门天马微电子有限公司 阵列基板、显示面板及显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2650543B2 (ja) * 1991-11-25 1997-09-03 カシオ計算機株式会社 マトリクス回路駆動装置
JPH07131030A (ja) * 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JP3312083B2 (ja) * 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
US5789762A (en) * 1994-09-14 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor active matrix circuit
JPH08167722A (ja) * 1994-12-14 1996-06-25 Semiconductor Energy Lab Co Ltd 半導体集積回路の作製方法
JPH08186263A (ja) * 1994-12-27 1996-07-16 Seiko Epson Corp 薄膜トランジスタおよび液晶表示装置
US5893729A (en) * 1995-06-28 1999-04-13 Honeywell Inc. Method of making SOI circuit for higher temperature and higher voltage applications

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