KR19980056152A - 반도체 소자의 테스트 패턴 및 그의 형성방법 - Google Patents
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Abstract
본 발명은 메모리 소자의 제조시 기판의 각 다이에 스토리지 언더 플레이트를 형성하여 하부 플레이트와 기판 사이의 누설 전류를 측정할 수 있는 반도체 소자의 테스트 패턴 및 그의 형성방법을 제공하는 것으로, 본 발명에 따른 반도체 소자의 테스트 패턴은 소정의 트랜지스터 및 상부에 캐패시터 형성을 위한 콘택홀이 구비된 절연막을 구비함과 더불어 스크라이브 라인에 의해 각각의 다이로 분리된 반도체 기판; 콘택홀을 통하여 기판과 콘택함과 더불어 각각의 다이 상의 전면에 형성되어 기판과의 누설 전류 측정을 위한 스토리지 언더 플레이트를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 테스트 패턴에 관한 것으로, 특히 디램(DRAM; Dynamic Random Access Memory) 소자의 누설 전류를 효율적으로 측정할 수 있는 반도체 소자의 테스트 패턴에 관한 것이다.
일반적으로 반도체 소자의 제조 공정 시, 소자에 대한 소정의 테스틀 위하여 다이(die)와 다이 사이의 스크라이브 라인에 테스트 패턴이 형성되어 있고, 테스트가 끝난 후 상기 스크라이브 라인을 통하여 웨이퍼가 다이별로 절단된다.
그러나, 디램 소자의 경우 스토리지 노드에서 발생하는 PN 접합에 의한 누설 전류에 의해 리프래시(refresh) 특성이 영향을 받게 되는데, 단위 셀당 누설 전류의 양은 매우 작기 때문에 상기한 종래의 테스트 패턴으로는 측정이 어렵다. 따라서, 리프레시 특성을 공정 관련한 전기적 특성으로 모니터 하기가 어렵고, 공정 개선을 통한 리프래시 특성의 향상이 어렵다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 디램 소자의 제조시 기판의 각 다이에 스토리지 언더 플레이트를 형성하여 스토리지 언더 플레이트와 기판사이의 누설 전류를 측정할 수 있는 반도체 소자의 테스트 패턴 및 그의 형성방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴을 나타낸 평면도.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴을 나타낸 평면도.
*도면의 주요부분에 대한 부호의 설명*
1:반도체 기판11:스크라이브 라인
10:다이20,100:스토리지 언더 플레이트
A,B:셀 영역
상기 목적을 달성하기 위한 본 발명의 제1관점에 따른 반도체 소자의 테스트 패턴은 소정의 트랜지스터 및 상부에 캐패시터 형성을 위한 콘택홀이 구비된 절연막을 구비함과 더불어 스트라이브 라인에 의해 각각의 다이로 분리된 반도체 기판; 상기 콘택홀을 통하여 상기 기판과 콘택함과 더불어 각각의 다이 상의 전면에 형성되어 상기 기판과의 누설 전류 측정을 위한 스토리지 언더 플레이트를 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 제2관점에 따른 반도체 소자의 테스트 패턴은 소정의 트랜지스터 및 상부에 캐패시터 형성을 위한 콘택홀이 구비된 절연막을 구비함과 더불어 스크라이브 라인에 의해 각각의 다이로 분리된 반도체 기판; 상기 콘택홀을 통하여 상기 기판과 콘택함과 더불어 상기 다이와, 기판과의 누설 전류 측정을 위하여 상기 다이내의 일측 셀 영역 및 다른 측 셀 영역이 이격되도록 상기 다이 상에 형성된 스토리지 언더 플레이트를 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 제1관점에 따른 반도체 소자의 테스트 패턴 형성방법은 게이트, 소오스, 드레인 영역을 구비함과 더불어 상부에 상기 소오스의 소정 부분을 노출시키는 콘택홀을 구비함과 더불어 스크라이브 라인에 의해 각각의 다이로 분리된 반도체 기판을 제공하는 단계; 상기 기판 전면에 캐패시터의 스토리지 전극 물질을 형성하는 단계; 및, 상기 스토리지 전극 물질을 패터닝하여 상기 다이 상에만 스토리지 언더 플레이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 스토리지 언더 플레이트를 형성하는 단계는 상기 스토리지 전극 물질 상부에 소정의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 스토리지 전극 물질을 상기 스크라이브 라인이 노출되도록 식각하는 단계; 및, 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 제2관점에 따른 반도체 소자의 테스트 패턴 형성방법은 게이트, 소오스, 드레인 영역을 구비함과 더불어 상부에 상기 소오스의 소정 부분을 노출시키는 콘택홀을 구비함과 더불어 스크라이브 라인에 의해 각각의 다이로 분리된 반도체 기판을 제공하는 단계; 상기 기판 전면에 캐패시터의 스토리지 전극 물질을 형성하는 단계; 및, 상기 스토리지 전극 물질을 패터닝하여 상기 다이 내의 일측 셀영역 및 다른 측의 셀영역이 소정 부분에 의해 분리되도록 상기 다이 상에 스토리지 언더 플레이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 스토리지 언더 플레이트를 형성하는 단계는 상기 스토리지 전극 물질 상부에 소정의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 스토리지 전극 물질을 상기 스크라이브 라인 및 상기 다이내의 상기 소정 부분이 노출되도록 식각하는 단계; 및, 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, 디램의 리프래시 특성과 관련된 캐패시터의 스토리지 노드 전극과 기판과의 접합 누설전류를 소정의 스토리지 언더 플레이트를 이용하여 정확히 측정할 수 있다.
또한, 다이 내에서의 스토리지 노드 전극과 기판과의 접합 누설 전류 분포를 확인할 수 있다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴을 나타낸 평면도로서, 도 1에 도시된 바와 같이, 소정의 트랜지스터(도시되지 않음) 및 상부에 캐패시터의 스토리지 노드 전극용 콘택홀을 구비한 절연막(도시되지 않음)을 구비한 반도체 기판(1)과, 기판(1)이 스크라이브 라인(11)에 분리되어 형성된 각각의 다이(10)와, 기판(1)과의 누설 전류 측정을 위하여 상기 콘택홀을 통하여 기판(1)과 콘택함과 더불어 각각의 다이(10) 상의 전면에 형성된 스토리지 언더 플레이트(20, Stroage Under Plate)로 구성된다.
상기한 구성으로 된 반도체 소자의 테스트 패턴의 형성방법을 살펴보면, 도시되지는 않았지만, 게이트, 소오스, 드레인 영역을 구비함과 더불어 상부에 상기 소오스의 소정 부분을 노출시키는 콘택홀을 구비한 절연막이 형성된 반도체 기판(1) 전면에 캐패시터의 스토리지 전극 물질인 폴리실리콘막을 상기 콘택홀을 통하여 상기 소오스와 콘택하도록 증착한다. 이어서, 상기 폴리실리콘막 상에 포토리소그라피로 소정의 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 폴리실리콘막을 스크라이브 라인(11)이 노출되도록 식각한다. 그리고 나선, 공지된 방법으로 상기 마스크 패턴을 제거함으로써, 다이(10) 전면에 스토리지 언더 플레이트(20)을 형성한다.
즉, 다이(10) 전면에 형성된 스코리지 언더 플레이트(20)를 통하여 기판(1) 사이의 누설 전류를 다이(10) 별로 측정함으로써, 스토리지 노드 전극의 누설 전류를 측정할 수 있다. 예컨대 16M 디램의 경우 1,600만개의 셀에서 발생되는 총 측정 전류는 셀당 누설 전류를 수십 fA로 가정할때, μA 단위의 전류가 측정된다. 그리고, 이때의 측정 시스템은 통상의 시스템을 이용하여도 측정이 가능하다.
또한, 도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴을 나타낸 평면도로서, 본 발명의 일 실시예와는 달리 다이(10) 내에서의 누설 전류 분포를 비교할 수 있도록 다이(10)의 중앙의 셀 영역들(A)과 외곽의 셀 영역들(B)를 구비하여 다이(10) 상에 스토리지 언더 플레이트(100)를 형성한다.
즉, 소정의 트랜지스터(도시되지 않음) 및 상부에 캐패시터의 스토리지 노드 전극용 콘택홀을 구비한 절연막(도시되지 않음)을 구비한 반도체 기판(1)과, 기판(1)이 스크라이브 라인(11)에 분리되어 형성된 각각의 다이(10)와, 기판(1)과의 누설 전류 측정을 위하여 상기 콘택홀을 통하여 기판(1)과 콘택함과 더불어 다이(10)의 일측 셀 영역(A) 및 다른 측 셀 영역(B)이 분리되도록 다이(10)상에 형성된 스토리지 언더 플레이트(100)로 구성된다.
상기한 구성으로 된 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴 형성방법을 살펴보면, 도시되지는 않았지만, 게이트, 소오스, 드레인 영역을 구비함과 더불어 상부에 상기 소오스의 소정 부분을 노출시키는 콘택홀을 구비한 절연막이 형성된 반도체 기판(1) 전면에 캐패시터의 스토리지 전극 물질인 폴리실리콘막을 상기 콘택홀을 통하여 상기 소오스와 콘택하도록 증착한다. 이어서, 상기 폴리실리콘막 상에 포토리소그라피로 소정의 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 폴리실리콘막을 스크라이브 라인(11) 및 다이(10)의 소정 부분이 노출되도록 식각한다. 그리고 나서, 공지된 방법으로 상기 마스크 패턴을 제거함으로써, 다이(10)의 일측 셀영역(A) 및 다른측 셀영역(B) 상에서 서로 이격되도록 스토리지 언더 플레이트(100)을 형성한다.
따라서, 스토리지 언더 플레이트(100)를 통하여 기판(1) 사이의 누설 전류를 다이의 일측 셀영역 및 다른 측 셀영역으로 구분지어 측정함으로써 다이내의 스토리지 노드 전극의 누설 전류 분포를 확인할 수 있다.
상기 실시예에 의하면, 디램의 리프래시 특성과 관련한 캐패시터의 스토리지 노드 전극과 기판과의 접합 누설전류를 소정의 스토리지 언더 플레이트를 이용하여 정확히 측정할 수 있다. 또한, 다이 내에서의 스토리지 노드 전극과 기판과의 접합 누설 전류 분포를 확인할 수 있다.
그리고, 입력 라인 공정 중에서도 모니터가 가능하여 공정 모니터 및 리프래시 특성 개선에 응용 가능하다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (10)
- 소정의 트랜지스터 및 상부에 캐패시터 형성을 위한 콘택홀이 구비된 절연막을 구비함과 더불어 스크라이브 라인에 의해 각각의 다이로 분리된 반도체 기판;상기 콘택홀을 통하여 상기 기판과 콘택함과 더불어 각각의 다이 상의 전면에 형성되어 상기 기판과의 누설 전류 측정을 위한 스토리지 언더 플레이트를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 제1항에 있어서, 상기 스토리지 언더 플레이트에서 측정되는 누설 전류를 통하여 상기 다이내의 셀당 누설 전류를 측정하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 소정의 트랜지스터 및 상부에 캐패시터 형성을 위한 콘택홀이 구비된 절연막을 구비함과 더불어 스크라이브 라인에 의해 각각의 다이로 분리된 반도체 기판;상기 콘택홀을 통하여 상기 기판과 콘택함과 더불어 상기 다이와, 기판과의 누설 전류 측정을 위하여 상기 다이내의 일측 셀 영역 및 다른 측 셀 영역이 이격되도록 상기 다이 상에 형성된 스토리지 언더 플레이트를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 제3항에 있어서, 상기 스토리지 언더 플레이트에서 측정되는 누설 전류를 통하여 상기 분리된 셀 영역의 셀당 누설 전류를 측정 및 비교하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
- 게이트, 소오스, 드레인 영역을 구비함과 더불어 상부에 상기 소오스의 소정 부분을 노출시키는 콘택홀을 구비함과 더불어 스크라이크 라인에 의해 각각의 다이로 분리된 반도체 기판을 제공하는 단계;상기 기판 전면에 캐패시터의 스토리지 전극 물질을 형성하는 단계; 및,상기 스토리지 전극 물질을 패터닝하여 상기 다이 상에만 스토리지 언더 플레이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제5항에 있어서, 상기 스토리지 언더 플레이트를 형성하는 단계는상기 스토리지 전극 물질 상부에 소정의 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 이용하여 상기 스토리지 전극 물질을 상기 스크라이브 라인이 노출되도록 식각하는 단계; 및,상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제5항에 있어서, 상기 스토리지 언더 플레이트를 이용하여 상기 다이내에서 상기 기판과의 누설 전류를 측정하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 게이트, 소오스, 드레인 영역을 구비함과 더불어 상부에 상기 소오스의 소정부분을 노출시키는 콘택홀을 구비함과 더불어 스크라이브 라인에 의해 각각의 다이로 분리된 반도체 기판을 제공하는 단계;상기 기판 전면에 캐패시터의 스토리지 전극 물질을 형성하는 단계; 및,상기 스토리지 전극 물질을 패터닝하여 상기 다이 내의 일측 셀영역 및 다른 측의 셀영역이 소정 부분에 의해 분리되도록 상기 다이 상에 스토리지 언더 플레이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제8항에 있어서, 상기 스토리지 언더 플레이트를 형성하는 단계는상기 스토리지 전극 물질 상부에 소정의 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 이용하여 상기 스토리지 전극 물질을 상기 스크라이브 라인 및 상기 다이내의 상기 소정 부분이 노출되도록 식각하는 단계; 및,상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
- 제8항에 있어서, 상기 스토리지 언더 플레이트를 이용하여 상기 다이내에서 상기 기판과의 누설 전류를 측정함과 더불어 상기 일측 및 다른측 셀영역의 누설 전류를 비교하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960075416A KR100451489B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체소자의테스트패턴및그의형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960075416A KR100451489B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체소자의테스트패턴및그의형성방법 |
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| Publication Number | Publication Date |
|---|---|
| KR19980056152A true KR19980056152A (ko) | 1998-09-25 |
| KR100451489B1 KR100451489B1 (ko) | 2004-12-03 |
Family
ID=37366974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960075416A KR100451489B1 (ko) | 1996-12-28 | 1996-12-28 | 반도체소자의테스트패턴및그의형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100451489B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390826B1 (ko) * | 2000-12-30 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체 소자의 성능 검증용 테스트 패턴 |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120696B2 (ja) * | 1986-02-26 | 1995-12-20 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2943399B2 (ja) * | 1991-06-17 | 1999-08-30 | 日本電気株式会社 | 半導体集積回路 |
| KR19980056119A (ko) * | 1996-12-28 | 1998-09-25 | 김광호 | 반도체 장치의 teg 패턴의 검사방법 |
| KR20000027649A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 셀 커패시터의 테스트 패턴 |
-
1996
- 1996-12-28 KR KR1019960075416A patent/KR100451489B1/ko not_active IP Right Cessation
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|---|---|
| KR100451489B1 (ko) | 2004-12-03 |
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