KR20000027649A - 셀 커패시터의 테스트 패턴 - Google Patents

Abstract

본 발명은 반도체 소자의 셀 커패시터의 전기적 특성을 측정하기 위한 테스트 패턴 구조 및 그 제조방법에 관한 것으로서, 2이상의 하부 폴리실리콘 패턴이 서로 인접하여 연결되는 형태를 갖는 셀 커패시터의 바닥을 형성하는 하부 폴리실리콘의 판저항 측정용 테스트 패턴이 개시된다.

Description

셀 커패시터의 테스트 패턴

본 발명은 반도체 소자의 특성을 측정하기 위한 테스트 패턴에 관한 것으로서, 보다 상세하게는, 셀 커패시터 하지면의 저항을 측정하기 위한 테스트 패턴 구조 및 그 제조방법에 관한 것이다.

최근 반도체 소자, 특히 D램이 고집적화 함에 따라 셀의 크기는 자연히 작아지고, 따라서 셀 커패시터의 또한 하지면이 작아지는 등 구조에 있어 기하학적 제한을 받게 된다. 그런데, 셀 커패시터의 정확한 전기적 특성을 알기 위해서는 정전용량 외에도, 커패시터의 하지면을 이루고 있는 폴리실리콘의 판저항과 콘택홀의 저항을 정확하게 측정하는 것이 필요하다.

D램에 있어서, 두 층의 폴리실리콘 즉, 하부 폴리실리콘 및 상부 폴리실리콘을 도체판으로 사용하고 그 사이에 절연막을 형성하여 적층형 셀 커패시터를 만든다. 이때, 커패시터의 전기적 특헝을 알기 위해서는 상기 하부 폴리실리콘의 판저항(sheet resistance)과 콘택저항을 직접 측정해야 한다. 그런데, 셀 커패시터의 바닥판으로 사용되는 상기 하부 폴리실리콘의 판저항과 콘택저항을 직접 측정하려면, 상당히 큰 예를 들어, 긴변의 길이가 수십 마이크론 이상인 하부 폴리실리콘 패턴이 필요하다. 그러나, 미세공정에 있어서, 그러한 크기의 패턴을 형성하기는 불가능하다.

도 1a 내지 도 1c는 통상의 셀 커패시터 형성방법을 도시한다.

셀 커패시터를 형성할 때, 먼저 기판(10)상에 셀 커패시터 노드를 형성하기 위한 노드 산화막 패턴(12)을 형성한다.(도 1a)

이어서, 상기 노드 산화막 패턴(12) 상부에 셀 커패시터의 바닥판으로 사용되는 하부 폴리실리콘 패턴(20)을 형성한 후, 그 결과물 상부에 식각 산화막(22)을 도포한다.(도 1b)

리소그래피 공정으로 상기 식각 산화막(22)을 제거하여, 하부 폴리실리콘 패턴(20')을 형성한다.(도 1c)

통상의 셀 커패시터를 형성하는 경우 즉, 하부 폴리실리콘의 패턴이 작은(셀 크기에 상당한 길이로서 마이크론 이하인) 경우에는 특별한 문제가 없으나, 테스트 패턴에서는 하부 폴리실리콘의 패턴이 커지므로 하부 폴리실리콘 패턴(20')이 제대로 형성되지 않는 현상이 발생된다.

도 2a 내지 도 2c는 셀 커패시터의 테스트 패턴 형성방법을 도시한다. 이때, 도 1a 내지 도 1c와 동일한 참조번호는 동일 부재를 나타낸다.

도 2a에서 보여지는 바와 같이, 테스트 패턴은 셀 커패시터의 바닥이 보다 넓게 형성된다.

따라서, 도 2c에 보여지는 바와 같이, 식각 산화막(12)을 제거하는 과정에서 커패시터 홀 바닥의 하부 폴리실리콘(20)까지도 공격을 받아 하부 폴리실리콘 패턴(20')이 제대로 형성되지 않는 문제가 있었다.

본 발명은 고집적화된 반도체 소자에 적합한 셀 커패시터의 테스트 패턴을 제공하는 것을 목적으로 한다.

도 1a 내지 도 1c는 통상의 셀 커패시터 형성방법을 도시하는 단면도들이다.

도 2a 내지 도 2c는 셀 커패시터의 테스트 패턴 형성방법을 도시한다.

도 3a는 종래의 테스트 패턴의 평면도이다.

도 4a 및 도 4b는 본 발명에 따른 테스트 패턴의 평면도들이다.

도 5는 본 발명에 따른 셀 커패시터 테스트 패턴의 단면도이다.

상기 목적을 달성하기 위해, 본 발명은 셀 커패시터의 바닥면을 이루는 하부 폴리실리콘 패턴들이 이차원적으로 지그재그로 길게 연결된 형상의 테스트 패턴이 제공된다.

이러한 형태의 테스트 패턴은 여러개의 패턴이 연결된 형태를 가지기 때문에, 충분한 길이를 확보할 수 있어 각각의 패턴이 작더라도 적절한 저항 측정이 가능하다.

도 3a는 종래의 테스트 패턴의 평면도로서, 사각형 형태로 보여지는 것은 도 1a 내지 도 1c 및 도 2a 내지 도2c에서 보여진 바와 같은 하부 폴리실리콘 패턴(20')의 상단면이다.

이때, 각각의 하부 폴리실리콘 패턴(20')은 서로 별개로 독립되어 있다.

한편, 도 4a 및 도 4b는 본 발명에 따른 테스트 패턴의 평면도로서, 각각의 하부 폴리실리콘 패턴(120')은 서로 연결된 형태로 구성되어 있다. 따라서, 각각의 하부 폴리실리콘 패턴이 작게 형성되더라도 적절한 저항 측정이 가능하며, 각각의 패턴이 작게 형성되므로, 커패시터의 밑면의 길이가 짧아져서 식각공정중에 커패시터 바닥면이 손상되는 일이 없다.

도 5는 본 발명에 따른 셀 커패시터 테스트 패턴의 단면도이다.

이를 참조하면, 기판(100)상에 하부 폴리실리콘 패턴(120')이 형성되어 있고, 각각의 하부 폴리실리콘 패턴(120')의 외측면에 지지구조(102)가 형성되어 하부 폴리실리콘 패턴의 3차원적인 구조가 무너지는 것을 방지하고 있다.

이때, 상기 지지구조는 제2 폴리실리콘층 예를 들어, 비트 라인 형성에 사용되는 폴리실리콘층으로 형성될 수 있다. 또, 상기 제2 폴리실리콘층(102) 상부에는 식각공정으로 부터 제2 폴리실리콘층(102)을 보호하기 위한 보호층(104)이 형성되어 있다. 상기 보호층(104)은 질화막 등으로 이루어져 있다.

한편, 콘택저항을 측정하기 위해서는 도 5에 도시된 바와 같은 하부 폴리실리콘 패턴(102')을 형성하기 전 또는 후에 인접층과 콘택을 형성하고, 테스트 패턴을 형성하여 콘택저항을 측정한다.

본 발명에 따른 테스트 패턴은 고집적화된 반도체 소자의 셀 커패시터 판저항을 측정하기에 충분한 크기를 갖는 동시에, 양호한 패턴을 갖고 있으므로 셀 커패시터의 전기적 특성을 정확히 측정할 수 있어 신뢰성 있는 반도체 소자를 제조할 수 있다.

Claims (14)

1. 셀 커패시터의 바닥을 형성하는 하부 폴리실리콘의 판저항을 측정하기 위한 테스트 패턴에 있어서, 상기 테스트 패턴은 2이상의 하부 폴리실리콘 패턴이 서로 인접하여 연결되는 형태를 갖는 것을 특징으로 하는 테스트 패턴.
2. 제1항에 있어서, 상기 하부 폴리실리콘 패턴은 판저항을 측정하기에 충분한 정도의 길이로 연결되어 있는 것을 특징으로 하는 테스트 패턴.
3. 제1항에 있어서, 상기 하부 폴리실리콘 패턴의 일측면에는 지지부가 형성된 것을 특징으로 하는 테스트 패턴.
4. 제3항에 있어서, 상기 지지부는 제2 폴리실리콘층으로 형성된 것을 특징으로 하는 테스트 패턴.
5. 제4항에 있어서, 상기 제2 폴리실리콘층은 비트 라인을 형성하는 것을 특징으로 하는 테스트 패턴.
6. 제3항에 있어서, 상기 지지부의 상부에는 상기 하부 폴리실리콘 패턴 형성시의 식각 공정으로부터 상기 지지부를 보호하기 위한 보호층이 형성되어 있는 것을 특징으로 하는 테스트 패턴.
7. 제6항에 있어서, 상기 보호층은 질화막인 것을 특징으로 하는 테스트 패턴.
8. 셀 커패시터의 바닥을 형성하는 하부 폴리실리콘의 판저항을 측정하기 위한 테스트 패턴 형성방법에 있어서,

   기판상에 커패시터 노드 패턴을 형성하는 단계와,

   상기 커패시터 노드 패턴 상부에 하부 폴리실리콘층을 도포, 식각하여 하부 폴리실리콘 패턴을 형성하되, 상기 하부 폴리실리콘 패턴은 인접한 다른 하부 폴리실리콘 패턴과 연결되도록 형성하는 단계로 이루어진 것을 특징으로 하는 테스트 패턴 형성 방법.
9. 제8항에 있어서, 상기 하부 폴리실리콘 패턴은 판저항을 측정하기에 충분한 정도의 길이로 연결되어 있는 것을 특징으로 하는 테스트 패턴 형성 방법.
10. 제8항에 있어서, 상기 하부 폴리실리콘 패턴의 적어도 일측면에 지지부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 테스트 패턴 형성 방법.
11. 제10항에 있어서, 상기 지지부는 제2 폴리실리콘층으로 형성된 것을 특징으로 하는 테스트 패턴 형성방법.
12. 제10항에 있어서, 상기 제2 폴리실리콘층은 비트 라인을 구성하는 것을 특징으로 하는 테스트 패턴 형성방법.
13. 제10항에 있어서, 상기 지지부의 상부에 상기 하부 폴리실리콘 패턴 형성시의 식각 공정으로부터 상기 지지부를 보호하기 위한 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 테스트 패턴 형성방법.
14. 제13항에 있어서, 상기 보호층은 질화막인 것을 특징으로 하는 테스트 패턴 형성방법.