KR20040059916A - 반도체 장치 - Google Patents
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Abstract
층간 절연막의 과도 식각이 진행되더라도 랜딩 플러그의 정확한 저항을 측정할 수 있는 반도체 장치를 개시한다. 개시된 본 발명의 반도체 장치는 반도체 기판, 상기 반도체 기판 상에 형성되며, 라인 형태를 가지고 다수개가 일정 간격으로 평행하게 연장되는 게이트 전극, 상기 선택된 게이트 전극의 양단부와 접하도록 상기 게이트 전극과 수직인 방향으로 연장되는 게이트 전극 바, 및 상기 게이트 전극 사이의 공간에 형성되는 저항 측정용 랜딩 플러그를 포함하며, 상기 랜딩 플러그는 상기 게이트 전극 및 게이트 전극 바에 의하여 둘러싸여져 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 테스트 패턴 영역에서의 게이트 전극 구조에 관한 것이다.
최근 반도체 메모리 소자는 대용량을 실현하기 위하여, 집적도가 지속적으로증가되고 있다. 특히, 메모리 소자 중 하나인 디램의 집적도가 기가비트(giga bit) 이상이 됨에 따라, 디자인 룰이 0.18㎛ 이하로 감소되고 있다. 이와같이 디자인 룰이 0.18㎛ 이하로 감소되면, 수평 방향으로의 간격 예를들어, 디바이스와 디바이스 사이 간격 및 수직 방향 즉, 층과 층을 연결하는 콘택홀 크기와 미스얼라인(misalign) 마진 역시 디자인 룰과 비례하여 감소되어, 콘택 충진 불량 및 미스 얼라인 위험이 초래된다. 현재에는 이러한 문제점을 보완하기 위하여 랜딩 플러그(혹은, 콘택 패드)가 제안되었다.
이러한 랜딩 플러그는 셀 영역에서는 층간 연결용 도전 패드로 사용되지만, 테스트 영역(스크라이브 라인 영역)에서는 게이트 전극 양측에 랜딩 플러그가 라인 형태로 형성되어, 저항 측정 패턴으로 이용되고 있다.
도 1a 및 도 1b는 테스트 영역에서의 게이트 전극 및 랜딩 플러그를 보여주는 평면도이다.
도 1a를 참조하여, 반도체 기판상(1)에 공지의 방식으로 게이트 전극(10)을 배치한다. 게이트 전극(10)은 라인 형태를 가지며, 다수개가 일정 간격을 두고 나란히 배치된다. 이때, 게이트 전극(10)의 상단 및 하단에는 게이트 전극 바(12a,12b)가 각각 배치된다. 게이트 전극(10)과 게이트 전극 바(12a,12b)는 소정 거리 이격되어 있다. 게이트 전극(10) 및 게이트 전극 바(12a,12b)가 형성된 반도체 기판(1) 상부에 층간 절연막(도시되지 않음)을 증착한다. 그리고나서, 게이트 전극 사이의 공간(15) 및 이후 랜딩 플러그의 저항을 측정하기 위한 노드 예정 영역(16)이 노출되도록 층간 절연막을 식각한다.
그후, 도 1b를 참조하여, 반도체 기판(1) 결과물 상부에 랜딩 플러그용 폴리실리콘막을 증착한다. 이때, 랜딩 플러그용 폴리실리콘막은 상기 게이트 전극 사이의 공간(15) 및 노드 예정 영역(16)이 충분히 매립될 수 있는 두께로 형성된다. 그 다음, 게이트 전극(10) 표면이 노출되도록 폴리실리콘막 및 층간 절연막을 화학적 기계적 연마하여, 라인 형태의 랜딩 플러그(20)를 형성한다. 그 다음, 랜딩 플러그(20)의 양단(노드 부위)에 전압을 인가한다음 저항을 측정한다.
그러나, 종래의 방식으로 형성된 랜딩 플러그는 도 1b에 도시된 바와 같이,인접하는 랜딩 플러그의 단부가 서로 연결될 수 있다. 이는 랜딩 플러그 예정 영역(15)을 한정하기 위한 층간 절연막 식각 공정시, 셀 영역을 기준으로 식각함에 따라 과도 식각이 진행되었기 때문이다. 이와같이, 평행하는 랜딩 플러그(20)의 단부가 일부 접촉되어 버리면, 정확한 저항을 측정하기 어렵다.
따라서, 본 발명의 목적은 층간 절연막의 과도 식각이 진행되더라도 랜딩 플러그의 정확한 저항을 측정할 수 있는 반도체 장치를 제공하는 것이다.
도 1a 및 도 1b는 테스트 영역에서의 게이트 전극 및 랜딩 플러그를 보여주는 평면도.
도 2a 및 도 2b는 본 발명의 일실시예를 설명하기 위한 반도체 장치의 평면도.
* 도면의 주요 부분에 대한 부호의 설명
110 : 게이트 전극 120 : 게이트 전극 바
150 : 랜딩 플러그
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 장치는 반도체 기판, 상기 반도체 기판 상에 형성되며, 라인 형태를 가지고 다수개가 일정 간격으로 평행하게 연장되는 게이트 전극, 상기 선택된 게이트 전극의 양단부와 접하도록상기 게이트 전극과 수직인 방향으로 연장되는 게이트 전극 바, 및 상기 게이트 전극 사이의 공간에 형성되는 저항 측정용 랜딩 플러그를 포함하며, 상기 랜딩 플러그는 상기 게이트 전극 및 게이트 전극 바에 의하여 둘러싸여져 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다. 첨부한 도면 도 2a 및 도 2b는 본 발명의 일실시예를 설명하기 위한 반도체 장치의 평면도이다.
도 2a를 참조하여, 반도체 기판(100) 상부에 다수의 게이트 전극(110)이 라인 형태로 배열된다. 이러한 게이트 전극(110)은 도면에는 자세히 도시되지는 않았지만, 게이트 절연막, 게이트 도전층, 하드 마스크막 및 측벽 스페이서를 포함한다. 이러한 게이트 전극(110)은 다수개가 등간격으로 평행하게 연장된다. 게이트 전극(110)의 형성과 동시에 게이트 전극(110)의 양단에 게이트 전극 바(120)가 형성된다. 이때, 게이트 전극 바(120)는 각각의 게이트 전극(110)과 수직인 방향으로 연장되고, 상기 선택된 게이트 전극(110)의 양단부와 접하도록 형성되되, 이후 노드가 형성될 영역의 게이트 전극(110)만은 게이트 전극 바(120)와 소정 거리 이격된다. 이러한 반도체 기판(100) 결과물 상부에 층간 절연막(도시되지 않음)을 증착한다. 그리고나서, 게이트 전극 사이의 공간(130) 및 이후 랜딩 플러그의 저항을 측정하기 위한 노드 예정 영역(140) 즉, 게이트 전극 바(120)와 게이트 전극(110)이 이격된 공간이 노출되도록 층간 절연막을 식각한다.
도 2b를 참조하여, 반도체 기판(100) 결과물 상부에 랜딩 플러그용 폴리실리콘막을 증착한다. 이때, 랜딩 플러그용 폴리실리콘막은 상기 게이트 전극(110) 사이의 공간(130) 및 노드 예정 영역(140)이 충분히 매립될 수 있는 두께로 형성된다. 그 다음, 게이트 전극(110) 표면이 노출되도록 폴리실리콘막 및 층간 절연막을 화학적 기계적 연마하여, 라인 형태의 랜딩 플러그(150) 및 노드(160)를 형성한다. 그 다음, 랜딩 플러그(20)의 양단(노드 부위)에 전압을 인가한다음 저항을 측정한다.
이때, 랜딩 플러그(150)들은 게이트 전극(110) 및 게이트 전극 바(120)에 의하여 둘러싸여져 있으므로, 인접 평행하는 랜딩 플러그(150)와 접촉되지 않는다. 그러므로, 정확한 랜딩 플러그의 저항을 측정할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 실시예에 의하면, 랜딩 플러그가 형성될 영역을 게이트 전극 및 게이트 전극바에 의하여 구획되도록 한정하여, 인접하는 랜딩 플러그와의 쇼트를 방지한다.
이에따라, 랜딩 플러그의 정확한 저항을 측정할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
전술한 본 발명은 층간 절연막의 과도 식각이 진행되더라도 랜딩 플러그의 정확한 저항을 측정할 수 있도록 하며, 이로 인하여 반도체 소자의 신뢰도를 개선하는 효과가 있다.
Claims (2)
- 반도체 기판;상기 반도체 기판 상에 형성되며, 라인 형태를 가지고 다수개가 일정 간격으로 평행하게 연장되는 게이트 전극;상기 선택된 게이트 전극의 양단부와 접하도록 상기 게이트 전극과 수직인 방향으로 연장되는 게이트 전극바; 및상기 게이트 전극 사이의 공간에 형성되는 저항 측정용 랜딩 플러그를 포함하며,상기 랜딩 플러그는 상기 게이트 전극 및 게이트 전극 바에 의하여 둘러싸여져있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 전극 중 어느 하나는 그 양단은 상기 게이트 전극 바와 각각 소정 거리 이격되고, 상기 각각의 이격된 공간에 저항을 측정하기 위한 노드가 형성되는 것을 특징으로 하는 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020086421A KR20040059916A (ko) | 2002-12-30 | 2002-12-30 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020086421A KR20040059916A (ko) | 2002-12-30 | 2002-12-30 | 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040059916A true KR20040059916A (ko) | 2004-07-06 |
Family
ID=37351873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020086421A KR20040059916A (ko) | 2002-12-30 | 2002-12-30 | 반도체 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040059916A (ko) |
-
2002
- 2002-12-30 KR KR1020020086421A patent/KR20040059916A/ko not_active Application Discontinuation
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