KR20150040069A - 테스트부를 갖는 반도체 장치, 이를 포함하는 전자 장치 및 그 테스트 방법 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 관통전극으로부터 마이그레이션(migration)되는 구리이온에 의한 불량을 검출하여 소자 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
본 발명의 실시예에 따른 반도체 장치는 소자분리영역에 의해 정의되는 활성영역을 포함하는 반도체 기판; 상기 반도체 기판을 관통하는 관통전극; 및 관통전극 주변에 구비되어 상기 관통전극에 의한 금속오염 판별을 위한 테스트부를 포함할 수 있다.

Description

테스트부를 갖는 반도체 장치, 이를 포함하는 전자 장치 및 그 테스트 방법{SEMICONDUCTOR APPARATUS HAVING TEST DEVICE, ELECTRONICS APPARATUS HAVING THE SEMICONDUCTOR APPARATUS AND TESTING METHOD OF THE SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 관통전극으로부터 마이그레이션(migration)되는 구리이온에 의한 불량을 검출하여 소자 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
반도체 집적 회로의 패키징 기술 중 3차원 적층 기술은 전자 소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(stack chip package)라 한다.
여기서, 적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 또한 대량 생산 등의 잇점이 있는 반면에 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
이러한 점을 감안하여 스택 패키지의 한 예로 관통 전극(TSV: Through silicon via)를 이용한 구조가 제안되었는 바 웨이퍼 단계에서 각 칩 내에 관통전극를 형성한 후 이 관통전극에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한다.
그런데, 이러한 관통 전극을 제조한 이후에도 다른 제조 공정을 통하여 지속적인 열(Thermal)에 노출되어 관통 전극 내의 금속물질(예컨대, 구리이온)이 반도체 소자 내의 활성영역으로 흘러들어가 패키지 후 불량을 야기할 수 있다.
본 발명의 실시예는 관통전극으로부터 마이그레이션된 구리이온을 검출할 수 있는 테스트부를 포함하는 반도체 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 장치는 소자분리영역에 의해 정의되는 활성영역을 포함하는 반도체 기판; 상기 반도체 기판에 금속물질을 포함하여 형성되는 콘택; 및 콘택 주변에 형성되어 상기 콘택에 의한 금속오염 판별을 위한 테스트부를 포함할 수 있다.
또한, 상기 콘택은 상기 반도체 기판을 관통하는 관통전극 또는 상기 반도체 기판상에 형성되는 메탈콘택 중 어느 하나를 포함할 수 있다.
또한, 본 발명에 따른 반도체 장치는 반도체 기판에 형성되어 메모리 동작을 수행하는 로직부; 상기 반도체 기판을 관통하는 관통전극; 및 상기 로직부와 상기 관통전극 사이에 구비되어 상기 관통전극 주변의 반도체 기판의 전기적 단락(short)여부를 판별하기 위한 테스트부를 포함할 수 있다.
또한, 본 발명에 따른 반도체 장치의 테스트 방법은, 소자분리영역에 의해 정의되는 활성영역을 포함하는 반도체 기판; 상기 반도체 기판을 관통하는 관통전극; 및 관통전극 주변에 구비되는 테스트부를 포함하는 반도체 장치의 테스트 방법에 있어서, 상기 테스트부에 전압을 인가하는 단계; 상기 테스트부에 흐르는 전류를 측정하는 단계; 및 상기 측정된 전류값을 이용하여 상기 반도체 기판의 단락여부를 판단하는 단계를 포함할 수 있다.
본 발명에 따른 전자장치는 데이터 입출력 제어신호에 따라 데이터를 저장하고 저장된 데이터를 독출하는 메모리 장치; 및 상기 데이터 입출력 제어신호를 생성하여 상기 메모리 장치의 데이터 입출력 동작을 제어하는 메모리 컨트롤러를 포함하며, 상기 메모리 장치는, 소자분리영역에 의해 정의되는 활성영역을 포함하는 반도체 기판; 상기 반도체 기판에 금속물질을 포함하여 형성되는 콘택; 및 콘택 주변에 형성되어 상기 콘택에 의한 금속오염 판별을 위한 테스트부를 포함할 수 있다.
본 기술은 칩 면적 증가없이 관통전극과 인접하는 금지영역(KOZ)에 테스트부를 구비하여 관통전극으로부터 마이그레이션된 구리이온을 검출할 수 있어 반도체 장치의 불량을 용이하고 정확하게 검출할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 평면도,
도 2a는 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도,
도 2b은 본 발명의 제 1 실시예에 따른 구리 이동경로를 설명하기 위한 단면도,
도 3은 제 1 메탈콘택 하부의 전류 측정 시 정상상태와 불량상태의 전류값의 변화를 나타내는 그래프,
도 4a는 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도,
도 4b는 본 발명의 제 2 실시예에 따른 구리 이동경로를 설명하기 위한 단면도,
도 5는 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도,
도 6은 본 발명의 제 4 실시예에 따른 반도체 장치의 단면도,
도 7은 본 발명의 제 5 실시예에 따른 반도체 장치의 단면도,
도 8은 본 발명의 실시예에 따른 메모리 장치의 구성을 간략하게 나타낸 블록도,
도 9은 본 발명의 일 실시예에 따른 메모리 장치를 갖는 전자 장치의 구성을 간략하게 나타낸 블록도,
도 10a 및 도 10b는 도 6의 메모리 장치(630)에 대한 실시예를 보여주는 도면,
도 11는 본 발명의 다른 실시예에 따른 메모리 시스템의 구성을 간략하게 나타낸 블록도,
도 12은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도,
도 13은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도이다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
일반적으로, 금속으로 형성된 상기 관통 전극의 열적 스트레스로 인하여, 관통 전극에 인접하여 형성된 반도체 소자는 나쁜 전기적 특성 및 신뢰성을 가진다. 때문에, 반도체 소자를 형성하는 것이 금지된 영역 즉, 금지 영역(Keep-out Zone: KOZ)이 존재한다. 일반적으로 10㎛ 이상의 금지 영역(KOZ)을 가지며, 후술한 본 발명은 금지 영역에 구비되는 테스트부에 관한 것으로서, 패키지 공정 전에 테스트부(300)를 통해 관통전극(TSV)으로부터 마이그레이션되는 금속이온에 의한 트랜지스터와 메탈콘택간의 단락을 검출할 수 있도록 하는 기술이다.
이하, 도 1 내지 도 13을 참조하여, 본 발명의 실시예들을 구체적으로 설명하기로 한다.
먼저, 도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
본 발명에 따른 반도체 장치는 반도체칩(10) 내부에 반도체 장치의 메모리 동작을 수행하기 위한 트랜지스터(미도시)를 구비하는 로직부(11), 반도체 장치의 패키징을 위한 관통전극 구조물(200), 관통전극 구조물(200)의 주변의 금지영역(KOZ)에 형성되는 테스트부(300)를 구비하고, 반도체칩(10)과 별개로 측정부(12) 및 판단부(13)를 구비한다.
테스트부(300)는 관통전극 구조물(200)로부터 마이그레이션(Migration) 되는 구리이온을 검출하기 위해 구비되며, 로직부(11)의 트랜지스터(미도시) 형성 시 동시에 형성될 수 있다. 도 1에서는 테스트부(300)가 관통전극 구조물(200)의 상부에 위치하는 예를 개시하고 있으나, 테스트부(300)는 금지영역(KOZ)의 어느부분에 형성되도 무관하다.
로직부(11)는 도 1에서 도시하고 있는 위치에 한정되는 것이 아니며 금지영역(KOZ)외의 어느 위치에 형성되어도 무관하며 반도체 설계에 따라 언제든지 변경될 수 있다.
또한, 도 1에서 셀 영역(미도시)을 도시하고 있지 않으나, 셀 영역(미도시)은 금지영역(KOZ)으로 표시된 네모박스의 외부에 설계에 따라 다양한 위치에 형성될 수 있다.
측정부(12)는 테스트부(300)에 연결되어, 테스트부(300)의 활성영역(미도시)에 흐르는 전류를 측정하고 그 측정결과를 판단부(13)로 전달한다.
판단부(13)는 측정부(12)에서 측정한 전류값이 미리 정한 범위를 벗어나는 경우 반도체칩(10)이 불량인 것으로 판단할 수 있다.
도 2a는 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도이다.
도 2a에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 장치는 반도체 기판(100) 내에 활성영역(305)을 정의하기 위한 소자분리영역(303)을 형성하고, 반도체 기판(100)의 일측에 관통전극 구조물(200)이 형성되고, 관통전극 구조물(200)과 인접하는 금지영역(KOZ)에 테스트부(300)를 형성한다.
관통전극(205)은 반도체 기판(100)을 관통하여 비아홀(미도시)을 형성한 후 구리를 매립하여 형성되며, 관통전극 구조물(200)은 관통전극(205)의 측벽에 형성되는 금속장벽막(203), 금속장벽막(203)의 측벽에 형성되는 절연막(201)을 포함할 수 있고, 절연막(201)의 측벽에 질화막(미도시)을 더 구비할 수 있다. 절연막(201)은 산화막으로 형성될 수 있다.
이러한 관통전극(205)을 형성한 후 추가 공정을 수행하는 중에 관통전극(205)을 형성하고 있는 구리 이온이 절연막(201)을 따라 반도체 기판(100)으로 유입되게 된다. 특히, 이러한 구리 이온은 활성영역에 모이게 되어 트랜지스터 간의 브릿지(bridge)를 유발하게 되는 경우가 있으며 이러한 브릿지로 인해 메모리 소자의 불량이 발생할 수 있다. 특히 이러한 구리 이온 마이그레이션(migration)에 의한 메모리 동작 불량등의 문제는 직접적으로 바로 나타나지 않고 가속화 및 어느 정도 공정 진행 후 나타나게 되어 칩의 형태로 완성된 후에야 불량이 발견될 수도 있다.
이에 이러한 구리 이온 마이그레이션을 발견하기 위해 본 발명에서는 테스트부(300)를 구비한다.
도 2a에 도시된 바와 같이, 테스트부(300)는 제 1 게이트 구조물(310), 제 2 게이트 구조물(320), 제 1 및 제 2 메탈콘택(313, 315), 제 1 및 제 2 메탈패드(317, 319)를 구비한다. 이때, 제 1 게이트 구조물(310), 제 2 게이트 구조물(320), 제 1 및 제 2 메탈콘택(313, 315)은 전기적 접속을 위한 구조물인 접속구조물로 통칭할 수 있다.
제 1 게이트 구조물(310) 및 제 2 게이트 구조물(320)은 게이트 절연막(307), 폴리실리콘층(308), 메탈층(309), 캡핑막(311)이 적층된 구조를 가진다. 이때, 게이트 절연막(307)은 산화막을 포함할 수 있다. 또한 게이트 절연막(307)은 실리콘 재질의 반도체 기판 표면을 보호하기 위한 것으로, SiO , ONO, HfO2x, ZrO 등의 High-K 물질이나 PZT 물질을 CVD(기상화학증착) 방법 혹은 퍼니스(furnace)에서 반도체 기판을 가열하는 방법에 의해 증착한다. 또는 반도체 기판(100) 표면에 Zr 이나 Hf 와 같은 High-K 물질을 ALD 에 의해 증착한 후 자연 산화시키는 방법으로 게이트 절연막(307)을 형성할 수 있다.
제 1 메탈패드(317)는 제 1 게이트 구조물(310)에 전기적으로 접속되도록 형성되고, 제 1 메탈패드(317)를 통해 고정된 접지전압 VSS이 인가된다. 제 2 메탈패드(319)는 제 2 게이트 구조물(320)에 전기적으로 접속되도록 형성되고, 제 2 메탈패드(319)를 통해 가변적인 전원전압 VDD이 인가된다.
제 1 메탈콘택(313)은 제 1 게이트 구조물(310)과 제 2 게이트 구조물(320) 사이의 활성영역(305) 상부에 형성되어, 제 1 메탈패드(317)에 접지전압이 인가되면 마이그레이션 된 구리이온이 제 1 메탈콘택(313) 하부에 결정화된다.
제 2 메탈콘택(315)은 제 2 게이트 구조물(320) 상부에 형성되며, 제 2 메탈콘택(315)은 제 2 게이트 구조물(320)의 폴리실리콘층(308)에 접속되도록 형성된다.
도 2b을 참조하여 본 발명의 테스트부(300)의 동작을 설명하면, 관통전극(205)의 구리 이온이 마이그레이션 되면, 관통전극(205)과 가장 인접한 테스트부(300)의 게이트 구조물(310, 320) 및 활성영역(305)까지 도달하게 된다. 이어, 구리이온이 축적되면 접지전압 레벨을 가지는 제 1 메탈콘택(313) 하부의 활성영역(305)에서 축적된 구리이온이 결정화되어 제 1 게이트 구조물(310)과 제 2 게이트 구조물(320)의 브릿지(bridge)(130)가 형성된다.
이에, 제 1 메탈콘택(313)에 접지전압이 인가되어 있는 상태에서 제 2 메탈패드(319)를 통해 제 2 메탈콘택(315)으로 일정 레벨 이상의 전원전압이 인가되면, 제 2 메탈콘택(315)에서 활성영역(305)을 통해 전류가 흐르게 되는데, 측정부(12)를 통해 활성영역(305)에 흐르는 전류를 측정한다. 이에, 판단부(130)는 측정된 전류값을 이용하여 도 3에 도시된 그래프와 같이 전류값이 미리 정한 범위를 벗어나는 경우 제 1 메탈콘택(313)과 제 1 게이트 구조물(310) 사이 또는 제 1 메탈콘택(313)과 제 2 게이트 구조물(320) 사이가 단락되었는 지 판단하여 불량여부를 판단한다.
도 3에 도시된 바와 같이, 정상상태인 경우 기준전압 이하에서는 전류값이 검출되지 않으나, 불량상태인 경우 기준전압 이하에서 전류값이 검출됨을 알 수 있다. 즉, 제 2 메탈콘택(320)에 인가되는 전압을 가변시켜 인가하여 인가된 전압이 기준전압 이하인 경우에 전류의 변화가 측정되면 불량인 것으로 판단할 수 있다.
이에, 관통전극(205) 형성 후 제 2 메탈콘택(315)에 일정 레벨의 전원전압을 인가하여 제 1 메탈콘택(313)으로 전류가 정상적으로 흐르게 되면 정상상태인 것으로 판단하고, 제 1 메탈콘택(313)과 제 1 및 제 2 게이트 구조물(310, 320) 간에 단락이 발생되면 구리 이온 마이그레이션 현상이 발생한 것으로 판단할 수 있다.
도 4a는 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도이다.
도 4a를 참조하면, 본 발명의 제 2 실시예에 따른 반도체 장치는 관통전극 구조물(200)과 인접한 금지영역(KOZ)에 형성되는 테스트부(400)를 구비한다. 테스트부(400)는 제 3 게이트 구조물(410), 제 4 게이트 구조물(420), 제 3 메탈콘택(413), 제 4 메탈콘택(415), 제 3 메탈패드(417), 제 4 메탈패드(419)를 구비한다. 제 3 게이트 구조물(410) 및 제 4 게이트 구조물(420)는 게이트 절연막(407), 폴리실리콘층(408), 메탈층(409), 캡핑막(411)이 적층된 구조를 가진다. 이때, 게이트 절연막(407)은 산화막을 포함할 수 있고 그 형성방법은 상술한 게이트 절연막(307)의 형성방법과 동일하다. 이때, 제 3 게이트 구조물(410), 제 4 게이트 구조물(420), 제 3 메탈콘택(413), 제 4 메탈콘택(415)은 접속구조물로 통칭할 수 있다.
그런데, 제 3 게이트 구조물(410)과 제 4 게이트 구조물(420) 형성 시 소자분리영역(403) 내에 제 1 트랜치(425) 및 제 2 트랜치(426)를 형성한 후, 게이트 절연막(407), 폴리실리콘층(408), 메탈층(409)을 순차적으로 적층하여 형성함으로써, 게이트 절연막(407)이 활성영역(405)의 측벽 및 하부와 인접하도록 형성된다. 이때, 소자분리영역(403)내에 형성되는 제 1 트랜치(425) 및 제 2 트랜치(426)로 인해 반도체 기판(100)이 노출 및 돌출되도록 한 후, 노출된 반도체 기판(100) 상부에 게이트 절연막(407)이 형성되도록 한다.
도 4b에 도시된 바와 같이, 활성영역(405)의 측벽 및 하부에 게이트 절연막(407)이 형성되어 있어, 제 4 메탈콘택(415)에 전원전압 VDD이 인가되면 게이트 절연막(407)과 활성영역(405)이 인접하는 영역에 공핍층(Depletion layer, 423, 424)이 형성된다. 이에, 공핍층(423)이 장벽막이 되어 관통전극 구조물(200)로부터 마이그레이션된 구리 이온이 게이트 절연막(407)에 트랩(trap)되지 않고 제 3 메탈콘택(413) 하부에 더욱 모이게 된다.
따라서, 이처럼 관통전극 구조물(200)로부터 마이그레이션 된 구리 이온을 포집할 수 있도록 테스트부(400)의 구조를 형성함으로써 구리 마이그레이션 검출 효과를 증대시킬 수 있다.
또한, 제 3 메탈콘택(413)과 제 3 게이트 구조물(410) 간의 간격 및 제 3 메탈콘택(413)과 제 4 게이트 구조물(420)간의 간격을 최소화하기 위해 제 3 메탈콘택(413)의 측벽에 스페이서(421)를 형성할 수 있다.
이는 제 3 메탈콘택(413)의 폭(width)을 넓혀줌으로써, 제 3 메탈콘택(413) 하부에 포집된 구리 이온의 양이 적어도 제 3 메탈콘택(413)과 제 3 게이트 구조물(410) 간의 간격 및 제 3 메탈콘택(413)과 제 4 게이트 구조물(420)간의 간격이 작아져 브릿지의 길이가 짧아도 되므로 브릿지의 검출이 용이할 수 있다. 이때, 스페이서(421)는 질화물질로 형성될 수 있다.
도 2a 및 도 4a에서 도시하고 있는 테스트부(300, 400)는 셀 영역의 트랜지스터를 형성할 때 동시에 형성될 수 있다.
이와 같이, 본 발명의 테스트부(300, 400)는 금지영역(KOZ)에 형성되므로 별도의 칩 사이즈 증가를 요구하지 않으며, 관통전극(205)으로부터 마이그레이션되는 구리이온에 의한 브릿지를 검출하여 메모리칩의 불량여부를 빠르고 용이하게 파악할 수 있다.
도 5는 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도이다.
본 발명의 제 3 실시예는 관통전극이 아닌 구리이온 등의 금속이온을 포함하는 메탈콘택 또는 메탈라인(20)으로부터 마이그레이션되는 구리이온 등의 금속이온을 검출하기 위한 테스트부(300)를 개시한다. 테스트부(300)는 본 발명의 제 1 실시예에 개시된 테스트부(300)의 구성과 동일하며, 테스트부(300)는 메탈콘택 또는 메탈라인(20)으로부터 마이그레이션되는 구리이온 등의 금속이온에 의한 단락여부를 검출한다.
도 6은 본 발명의 제 4 실시예에 따른 반도체 장치의 단면도이다.
본 발명의 제 4 실시예는 관통전극이 아닌 구리이온 등의 금속이온을 포함하는 메탈콘택 또는 메탈라인(20)으로부터 마이그레이션되는 구리이온 등의 금속이온을 검출하기 위한 테스트부(400)를 개시한다. 테스트부(400)는 본 발명의 제 2 실시예에 개시된 테스트부(400)의 구성과 동일하며, 테스트부(400)는 메탈콘택 또는 메탈라인(20)으로부터 마이그레이션되는 구리이온 등의 금속이온에 의한 단락여부를 검출한다.
도 7은 본 발명의 제 5 실시예에 따른 반도체 장치의 단면도이다.
본 발명의 제 5 실시예는 테스트부(30)가 제 5 메탈콘택(31), 제 6 메탈콘택(33), 제 7 메탈콘택(35), 제 5 메탈패드(37), 제 6 메탈패드(39)를 포함한다. 이때, 제 5 메탈콘택(31), 제 6 메탈콘택(33), 제 7 메탈콘택(35)은 접속구조물로 통칭될 수 있다. 제 5 메탈콘택(31) 및 제 7 메탈콘택(35)는 분리되어 있는 소자분리영역(34) 상부에 각각 형성되고 제 6 메탈콘택(33)은 소자분리영역(34) 사이의 활성영역(32) 상부에 형성된다. 제 5 메탈패드(37), 제 6 메탈패드(39)는 제 6 메탈콘택(33), 제 7 메탈콘택(35) 상부에 각각 형성되고, 구리이온의 마이그레이션을 검출하기 위해 제 5 메탈패드(37)에 접지전압이 인가되고 제 6 메탈패드(39)에 가변전압이 인가된다.
이와같이, 본 발명에서는 관통전극 뿐만 아니라 금속물질로 형성되는 콘택형성 후 관통전극 또는 콘택으로부터 마이그레이션되는 금속이온에 의한 쇼트를 검출할 수 있다. 또한, 본 발명에서의 테스트부(300, 400)는 게이트 전극과 메탈콘택 간의 쇼트를 검출하도록 구성되고, 테스트부(30)는 메탈콘택과 메탈콘택 또는 메탈콘택과 메탈라인간의 쇼트를 검출하도록 구성될 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 장치의 구성을 간략하게 나타낸 블록도이다.
메모리 장치(500)는 메모리 셀 어레이(510), 로우 디코더(row decoder; 520), 제어 회로(530), 센스 앰프(sense amplifier; 540), 컬럼 디코더(column decodr; 550) 및 데이터 입출력 회로(560)를 구비한다.
메모리 셀 어레이(510)는 다수의 워드 라인들(WL1 ∼ WLn; n은 자연수), 다수의 비트 라인들(BL1 ∼ BLn) 및 매트릭스 형태로 워드라인들(WL1 ∼ WLn)과 비트라인들(BL1 ∼ BLn) 사이에 연결되어 데이터를 저장하는 다수의 메모리 셀들(미도시)을 포함한다. 각 메모리 셀은 워드라인(WL1 ∼ WLn)에 인가되는 전압에 따라 턴온 또는 턴오프되는 스위칭 소자인 트랜지스터를 포함하며, 각 트랜지스터는 게이트(미도시) 및 소오스/드레인 영역(접합영역)(미도시)을 포함한다.
로우 디코더(520)는 데이터가 리드 또는 라이트 될 메모리 셀을 선택하기 위한 워드라인 선택신호(로우 어드레스)를 발생시켜 워드 라인(WL1 ∼ WLn)에 인가함으로써 다수의 워드 라인들(WL1 ∼ WLn) 중에서 어느 하나의 워드 라인을 선택한다.
제어 회로(530)는 외부로부터 입력되는 제어 신호(미도시)에 따라 센스 앰프(540)의 동작을 제어한다.
센스 앰프(540)는 메모리 셀의 데이터를 감지 증폭하고 또한 메모리 셀로 데이터를 저장한다. 이때, 센스 앰프(540)는 다수의 비트 라인들(BL1 ∼ BLn) 각각에 대응하는 데이터를 감지 증폭하기 위한 다수의 센스 앰프들(미도시)을 포함하며, 다수의 센스 앰프들 각각은 제어 회로(530)로부터 출력되는 제어 신호에 응답하여 다수의 비트라인들(BL1 ∼ BLn) 각각의 데이터를 감지 증폭한다.
컬럼 디코더(550)는 로우 디코더(520)에 의해 선택된 셀들과 연결된 센스앰프들을 동작시키기 위한 컬럼 선택 신호들을 발생시켜 센스앰프(540)에 출력한다.
데이터 입출력 회로(560)는 컬럼 디코더(550)로부터 출력된 다수의 컬럼 선택 신호들에 따라 외부로부터 입력되는 라이트 데이터를 센스 앰프(540)로 전송하고, 컬럼 디코더(550)로부터 출력된 다수의 컬럼 선택 신호들에 따라 센스 앰프(540)에 의해 감지 증폭된 리드 데이터를 외부로 출력한다.
상술한 메모리 장치(500)의 구성요소들 중 로우 디코더(520), 제어 회로(530), 센스 앰프(540) 및 컬럼 디코더(550)는 종래의 메모리 장치에서 사용되는 해당 구성요소들과 실질적으로 동일하게 구성될 수 있다.
이처럼 메모리 장치(500)는 적층구조(stack structure)를 위해 반도체 기판에 다수의 관통전극(TSV)을 포함할 수 있으며, 관통전극(TSV) 주변의 금지영역(KOZ)에 관통전극(TSV)으로부터 마이그레이션된 구리이온을 검출하기 위한 테스트부를 포함할 수 있다. 테스트부는 도 2에 도시된 바와 같이 금지영역(KOZ)에 형성되어 메탈콘택을 통해 활성영역에 전압을 인가하여 메탈콘택과 게이트 구조물간의 단락(SHORT)여부를 판단함으로써 구리이온의 마이그레이션을 검출할 수 있다.
도 9은 본 발명의 일 실시예에 따른 메모리 장치를 갖는 전자 장치의 구성을 간략하게 나타낸 블록도이다.
도 9의 전자 장치(600)는 메모리 컨트롤러(610), 메모리 인터페이스(PHY)(620) 및 메모리 장치(630)를 포함한다.
메모리 컨트롤러(610)는 메모리 장치(630)의 동작을 제어하기 위한 데이터 입출력 제어신호(명령신호(CMD), 어드레스신호(ADD))를 생성하여 메모리 인터페이스(620)를 통해 메모리 장치(630)에 인가함으로써, 메모리 장치(630)의 데이터 입출력(READ/WRITE) 동작을 제어한다. 이러한 메모리 컨트롤러(610)는 통상의 데이터 프로세싱 시스템에서 메모리 장치들에 대한 데이터 입출력을 제어하기 위한 제어장치를 포함한다. 메모리 컨트롤러(610)는 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU) 등 전자 장치의 프로세서에 포함(내장)되거나 SoC(System On Chip) 형태로 이들 프로세서들과 함께 하나의 칩으로 구현될 수 있다. 또한 도 9에서는 메모리 컨트롤러(610)를 하나의 블록으로 도시하였으나, 메모리 컨트롤러(610)는 휘발성 메모리용 컨트롤러와 비휘발성 메모리용 컨트롤러를 모두 포함할 수 있다.
이러한 메모리 컨트롤러(610)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF), 그래픽 카드(Graphic Card) 등의 메모리를 제어하는 종래의 컨트롤러를 포함할 수 있다.
메모리 인터페이스(620)는 메모리 컨트롤러(610)와 메모리 장치(630) 사이의 물리적 연결(physical layer interface)을 제공하며, 클럭신호(CLK)에 따라 메모리 컨트롤러(610)와 메모리 장치(30) 간에 송수신되는 데이터의 타이밍을 처리한다.
메모리 장치(630)는 데이터를 저장하기 위한 다수의 메모리 셀들을 포함하며, 메모리 인터페이스(620)를 통해 인가되는 메모리 컨트롤러(610)로부터의 제어신호(CMD, ADD)에 따라 데이터(DATA)를 저장하거나 저장된 데이터를 판독하여 메모리 인터페이스(620)에 출력한다. 이때, 메모리 장치(630)는 상술한 도 8의 메모리 장치(500)를 포함할 수 있다.
이러한 메모리 장치(630)는 휘발성 메모리 및 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다. 또한, 메모리 장치(630)는 도 9에서는 하나의 블록으로만 표시되었으나 복수개의 메모리 칩들을 포함할 수 있다. 메모리 장치(630)가 복수개의 메모리 칩들로 이루어지는 경우, 복수개의 메모리 칩들은 기판(보드)에 평면적으로 탑재된 형태 또는 스택(stack) 형태로 형성될 수 있다.
이러한 메모리 장치(630)는 반도체 기판에 다수의 관통전극(TSV)을 포함할 수 있으며, 관통전극(TSV) 주변의 금지영역(KOZ)에 관통전극(TSV)으로부터 마이그레이션된 구리이온을 검출하기 위한 테스트부를 포함할 수 있다. 테스트부는 도 2에 도시된 바와 같이 금지영역(KOZ)에 형성되어 메탈콘택을 통해 활성영역에 전압을 인가하여 메탈콘택과 게이트 구조물간의 단락(SHORT)여부를 판단함으로써 구리이온의 마이그레이션을 검출할 수 있다.
도 10은 도 9의 메모리 장치(630)에 대한 실시예를 보여주는 도면들이다.
도 10a는 복수개의 메모리 칩(720)들이 컴퓨터의 메모리 슬롯에 꽂을 수 있도록 구성된 모듈 기판(710)에 탑재된 형태를 보여주는 도면이다.
반도체 모듈(700)은 모듈 기판(710) 상에 탑재된 복수개의 메모리 칩들(720), 메모리 칩들(720)의 동작을 제어하기 위한 신호들(ADD, CMD 및 CLK)이 전달되는 커맨드 링크(730) 및 메모리 칩들(720)에 입출력되는 데이터(DATA)가 전달되는 데이터 링크(740)를 포함한다.
이때, 각 메모리 칩(720)은 상술한 도 8의 메모리 장치(500)를 포함할 수 있고 각 메모리 칩(720)의 반도체 기판은 관통 전극(TSV)을 포함할 수 있다. 이때, 관통전극(TSV) 주변의 금지영역(KOZ)에 관통전극(TSV)으로부터 마이그레이션된 구리이온을 검출하기 위한 테스트부를 포함할 수 있다. 테스트부는 도 2에 도시된 바와 같이 금지영역(KOZ)에 형성되어 메탈콘택을 통해 활성영역에 전압을 인가하여 메탈콘택과 게이트 구조물간의 단락(SHORT)여부를 판단함으로써 구리이온의 마이그레이션을 검출할 수 있다.
도 10a에서는 모듈 기판(710)의 전면에만 메모리 칩(720)들이 탑재되어 있는 모습만이 도시되었으나 모듈 기판(710)의 후면에도 메모리 칩(720)들이 탑재될 수 있다. 이때, 모듈 기판(710)에 탑재되는 메모리 칩들(720)의 수는 도 10에 예시된 것에 한정되지 않는다. 또한, 모듈 기판(710)의 재료 및 구조도 특별히 제한되지 않는다.
도 10b는 도 9의 메모리 장치에 대한 다른 구현예를 보여주는 도면이다.
메모리 장치(750)는 복수개의 반도체 레이어(반도체 칩)(752)들이 스택(Stack) 구조로 적층되어 패키징된 형태로 이루어질 수 있으며, 적어도 하나의 메모리 장치(750)들이 보드(기판)에 탑재되어 메모리 컨트롤러(610)의 제어에 따라 동작할 수 있다. 이때, 메모리 장치(750)는 동일한 반도체 레이어(칩)들이 관통전극(TSV)를 통해 연결되는 구조 또는 서로 다른 이종의 반도체 레이어(칩)들이 관통전극(TSV)을 통해 연결되는 구조를 포함할 수 있다. 도 10b에서는 반도체 레이어들 사이의 신호의 전달이 관통전극(TSV)를 통하여 수행되는 구조에 대하여 설명하고 있으나, 이에 한정되지 않고 와이어 본딩, 인터포즈 또는 배선이 형성된 테이프를 통해 적층되는 구조에도 적용될 수 있다.
이때, 반도체 레이어(752)는 상술한 도 8의 메모리 장치(500)를 포함할 수 있다. 즉, 반도체 레이어(752)의 관통전극(TSV) 주변의 금지영역(KOZ)에 관통전극(TSV)으로부터 마이그레이션된 구리이온을 검출하기 위한 테스트부를 포함할 수 있다. 테스트부는 도 2에 도시된 바와 같이 금지영역(KOZ)에 형성되어 메탈콘택을 통해 활성영역에 전압을 인가하여 메탈콘택과 게이트 구조물간의 단락(SHORT)여부를 판단함으로써 구리이온의 마이그레이션을 검출할 수 있다.
도 11는 본 발명의 다른 실시예에 따른 전자 장치의 구성을 간략하게 나타낸 블록도이다.
도 11의 전자 장치(800)는 데이터 저장부(810), 메모리 컨트롤러(820), 버퍼(캐시) 메모리(830) 및 입출력(I/O) 인터페이스(840)를 포함한다.
데이터 저장부(810)는 메모리 컨트롤러(820)로부터의 제어신호에 따라 메모리 컨트롤러(820)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(820)에 출력한다. 이러한 데이터 저장부(810)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함하며, Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
메모리 컨트롤러(820)는 입출력 인터페이스부(840)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터 저장부(810) 및 버퍼 메모리(830)에 대한 데이터 입출력을 제어한다. 이러한 메모리 컨트롤러(820)는 도 9의 메모리 컨트롤러(620)를 포함한다. 도 11에서는 메모리 컨트롤러(820)가 하나의 블록으로 표시되었으나, 메모리 컨트롤러(820)는 비휘발성 메모리(810)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼 메모리(830)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼 메모리(830)는 메모리 컨트롤러(820)에서 처리할 데이터 즉 데이터 저장부(810)에 입출력되는 데이터를 임시적으로 저장한다. 버퍼 메모리(830)는 메모리 컨트롤러(820)로부터의 제어신호에 따라 메모리 컨트롤러(820)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(820)에 출력한다. 이러한 버퍼 메모리(830)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함한다.
입출력(I/O) 인터페이스(840)는 메모리 컨트롤러(820)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리 컨트롤러(820)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력(I/O) 인터페이스(840)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
이러한 전자 장치(800)는 데이터 저장부(810), 메모리 컨트롤러(820), 버퍼(캐시) 메모리(830) 및 입출력(I/O) 인터페이스(840) 등 각종 구성과는 별개로 반도체 기판에 관통전극(Through Silicon Via, TSV)를 포함할 수 있다. 전자 장치(800)는 다수의 관통전극을 포함할 수 있으며, 데이터 저장부(810), 메모리 컨트롤러(820), 버퍼(캐시) 메모리(830) 및 입출력(I/O) 인터페이스(840) 등 각종 구성과 직접 또는 간접적으로 전기적 연결될 수 있다. 이러한 관통전극(TSV) 주변의 금지영역(KOZ)에 관통전극(TSV)으로부터 마이그레이션된 구리이온을 검출하기 위한 테스트부를 포함할 수 있다. 테스트부는 도 2에 도시된 바와 같이 금지영역(KOZ)에 형성되어 메탈콘택을 통해 활성영역에 전압을 인가하여 메탈콘택과 게이트 구조물간의 단락(SHORT)여부를 판단함으로써 구리이온의 마이그레이션을 검출할 수 있다.
도 11의 전자 장치(800)는 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 이러한 전자 장치(800)는 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
도 12은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도이다.
도 12의 전자 장치(900)는 애플리케이션 프로세서(910), 메모리 장치(920), 데이터 통신부(930) 및 사용자 인터페이스(940)를 포함할 수 있다.
애플리케이션 프로세서(910)는 전자 장치(900)의 동작을 전체적으로 제어하는 장치로서, 사용자 인터페이스(940)를 통해 입력된 명령에 따라 데이터를 처리하고 그 결과를 출력하는 일련의 과정을 제어 및 조정한다. 애플리케이션 프로세서(910)는 멀티-코어 프로세서(multi-core processor)로 구현되어 멀티태스킹(Multi-tasking)을 수행할 수 있다. 특히, 애플리케이션 프로세서(910)는 메모리 장치(920)의 데이터 입출력 동작을 제어하는 메모리 컨트롤러(912)를 SoC 형태로 포함할 수 있다. 이때, 메모리 컨트롤러(912)는 휘발성 메모리(예컨대, DRAM)를 제어하기 위한 컨트롤러와 비휘발성 메모리(예컨대, FLASH)를 제어하기 위한 컨트롤러를 모두 포함할 수 있다. 이러한 메모리 컨트롤러(912)는 도 9의 메모리 컨트롤러(610)를 포함할 수 있다.
메모리 장치(920)는 메모리 컨트롤러(912)로부터의 제어신호에 따라 전자 장치(900)의 동작에 필요한 데이터를 저장하거나 저장된 데이터를 판독하여 메모리 컨트롤러(912)에 제공한다. 이러한 메모리 장치(920)는 휘발성 메모리 및 비휘발성 메모리를 포함할 수 있다. 특히, 메모리 장치(920)는 데이터를 저장하기 위한 다수의 메모리 셀들을 포함한다.
데이터 통신부(930)는 기 정의된 통신 프로토콜에 따라 애플리케이션 프로세서(910)와 외부 장치 사이의 데이터 송수신을 수행한다. 이러한 데이터 통신부(930)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
사용자 인터페이스(940)는 사용자가 휴대용 전자 장치(900)에 필요한 데이터를 입력하고, 휴대용 전자 장치(900)에서 처리된 결과를 사용자에게 음성신호 또는 영상신호 형태로 출력해주는 사용자 입출력 장치들을 포함한다. 예컨대, 사용자 인터페이스(940)는 버튼, 키패드, 디스플레이(스크린), 스피커 등을 포함한다.
상술한 전자 장치(900)는 이동 전화기, 스마트폰, 태블릿 컴퓨터(tablet computer), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 손으로 들고 다닐 수 있는 게임 콘솔(handheld game console), 또는 e-북(e-book)과 같이 사용자가 손으로 들고 다닐 수 있는 장치(handheld device)로 구현될 수 있다. 또한, 전자 장치(900)는 자동차나 선박 등에서 특정 기능을 수행하기 위한 임베디드 시스템으로 구현될 수 있다.
이러한 전자 장치(900)는 애플리케이션 프로세서(910), 메모리 장치(920), 데이터 통신부(930) 및 사용자 인터페이스(940) 등 구성과는 별개로 반도체 기판에 관통전극(Through Silicon Via, TSV)를 포함할 수 있다. 전자 장치(800)는 다수의 관통전극을 포함할 수 있으며, 애플리케이션 프로세서(910), 메모리 장치(920), 데이터 통신부(930) 및 사용자 인터페이스(940) 등 각종 구성과 직접 또는 간접적으로 전기적 연결될 수 있다. 이러한 관통전극(TSV) 주변의 금지영역(KOZ)에 관통전극(TSV)으로부터 마이그레이션된 구리이온을 검출하기 위한 테스트부를 포함할 수 있다. 테스트부는 도 2에 도시된 바와 같이 금지영역(KOZ)에 형성되어 메탈콘택을 통해 활성영역에 전압을 인가하여 메탈콘택과 게이트 구조물간의 단락(SHORT)여부를 판단함으로써 구리이온의 마이그레이션을 검출할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도이다.
도 13의 전자 장치(1000)는 프로세서(1010), 시스템 컨트롤러(1020) 및 메모리 장치(1030)를 포함한다. 또한, 전자 장치(1000)는 입력 장치(1042), 출력 장치(1044), 저장장치(1046), 프로세서 버스(1052) 및 확장 버스(1054)를 더 포함할 수 있다.
프로세서(1010)는 전자 장치(1000)의 동작을 전체적으로 제어하는 장치로서, 입력장치들(1042)을 통해 입력된 데이터(또는 명령)를 처리(연산)한 후 그 결과를 출력장치(1044)로 보내는 일련의 과정을 제어 및 조정한다. 이러한 프로세서(1010)는 통상의 중앙처리장치(CPU) 또는 마이크로 프로세서(MCU)를 포함할 수 있다. 프로세서(1010)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(1052)를 통하여 시스템 컨트롤러(1020)에 연결될 수 있다. 시스템 컨트롤러(1020)는 주변장치버스(PCI; Peripheral component interconnection)와 같은 확장 버스(1054)에 연결된다. 이에 따라, 프로세서(1010)는 시스템 컨트롤러(1020)를 통하여 키보드 또는 마우스와 같은 입력장치(1042), 프린터 또는 디스플레이 장치와 같은 출력장치(1044) 및 하드 디스크 드라이브(HDD), 솔리드 스테이트 드라이브(SSD) 또는 CDROM과 같은 저장 장치(1046)를 제어할 수 있다. 프로세서(1010)는 멀티-코어 프로세서(multi-core processor)로 구현될 수 있다.
시스템 컨트롤러(1020)는 프로세서(1010)의 제어에 따라 메모리 장치(1030) 및 주변장치들(1042, 1044, 1046)과의 데이터 입출력을 제어한다. 시스템 컨트롤러(1020)는 메모리 장치(1030)에 대한 데이터 입출력을 제어하는 메모리 컨트롤러(1022)를 포함할 수 있다. 이때, 메모리 컨트롤러(1022)는 도 9의 메모리 컨트롤러(610)를 포함할 수 있다. 이러한 시스템 컨트롤러(1020)는 인텔사의 메모리 컨트롤러 허브(MCH; Memory Controller Hub) 및 입출력 컨트롤러 허브(ICU; I/O Controller Hub)를 모두 포함할 수 있다. 본 실시예에서는 시스템 컨트롤러(1020)가 프로세서(1010)와 별개의 구성요소로 도시되어 있으나, 시스템 컨트롤러(1020)는 프로세서(1010)에 내장되거나 SoC 형태로 프로세서(1010)와 원칩(one chip)으로 형성될 수 있다. 또는 시스템 컨트롤러(1020)에서 메모리 컨트롤러(1022)만 프로세서(1010)에 내장되거나 SoC 형태로 프로세서(1010)에 포함될 수도 있다.
메모리 장치(1030)는 메모리 컨트롤러(1022)로부터의 제어신호에 따라 메모리 컨트롤러(1022)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(1022)에 출력한다. 이러한 메모리 장치(1030)는 도 9의 메모리 장치(610)를 포함할 수 있다. 즉, 본 실시예에서 메모리 장치(1030)는 반도체 기판에 다수의 관통전극(TSV)을 포함할 수 있으며, 관통전극(TSV) 주변의 금지영역(KOZ)에 관통전극(TSV)으로부터 마이그레이션된 구리이온을 검출하기 위한 테스트부를 포함할 수 있다. 테스트부는 도 2에 도시된 바와 같이 금지영역(KOZ)에 형성되어 메탈콘택을 통해 활성영역에 전압을 인가하여 메탈콘택과 게이트 구조물간의 단락(SHORT)여부를 판단함으로써 구리이온의 마이그레이션을 검출할 수 있다.
저장장치(1046)는 전자 장치(1000)에서 처리될 데이터를 저장한다. 이러한 저장장치는 컴퓨팅 시스템에 내장된 데이터 저장장치 또는 외부 저장장치를 포함하며, 도 11의 메모리 시스템(800)을 포함할 수 있다.
이러한 전자 장치(1000)는 퍼스널 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 태블릿(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), 위성항법장치(Global Positioning System; GPS), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television), 기타 임베디드(Embedded) 시스템 등 프로세스를 사용하여 동작하는 각종 전자 시스템을 포함할 수 있다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 반도체 기판 200 : 관통전극 구조물
300, 400 : 테스트부 201 : 절연막
203 : 금속장벽막 205 : 관통전극
303, 403 : 소자분리영역 305, 405 : 활성영역
310 : 제 1 게이트 구조물 320 : 제 2 게이트 구조물
410 : 제 3 게이트 구조물 420 : 제 4 게이트 구조물
11 : 로직부 12 : 측정부
13 : 판단부

Claims (28)

  1. 소자분리영역에 의해 정의되는 활성영역을 포함하는 반도체 기판;
    상기 반도체 기판에 금속물질을 포함하여 형성되는 콘택; 및
    콘택 주변에 형성되어 상기 콘택에 의한 금속오염 판별을 위한 테스트부
    를 포함하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 콘택은
    상기 반도체 기판을 관통하는 관통전극 또는 상기 반도체 기판상에 형성되는 메탈콘택 중 어느 하나인 것을 특징으로 하는 반도체 장치.
  3. 청구항 2에 있어서,
    상기 테스트부는,
    상기 관통전극과 인접하는 금지영역(keep out zone)에 형성되는 것을 특징으로 하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 테스트부는,
    상기 반도체 기판 상에 일정 간격 이격되어 형성되는 제 1 및 제 2 접속구조물;
    상기 제 1 및 제 2 접속구조물 사이의 상기 활성영역상에 형성되는 제 3 접속구조물; 및
    상기 제 2 접속구조물 상부에 형성되는 제 4 접속구조물
    을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 청구항 4에 있어서,
    상기 제 1 및 제 2 접속구조물은 메탈콘택 또는 메탈라인인 것을 특징으로 하는 반도체 장치.
  6. 청구항 4에 있어서,
    상기 제 3 및 제 4 접속구조물은 메탈콘택인 것을 특징으로 하는 반도체 장치.
  7. 청구항 4에 있어서,
    상기 제 1 및 제 2 접속구조물은,
    상기 반도체 기판상에 형성되는 게이트 절연막;
    상기 게이트 절연막 상부에 형성되는 폴리실리콘층;
    상기 폴리실리콘층 상부에 형성되는 메탈층; 및
    상기 메탈층 상부에 형성되는 캡핑막
    을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 청구항 1에 있어서,
    상기 테스트부는,
    상기 반도체 기판을 식각하여 형성되는 제 1 및 제 2 트랜치;
    상기 제 1 및 제 2 트랜치에 의해 돌출되는 활성영역;
    상기 반도체 기판 및 상기 제 1 및 제 2 트랜치의 단차를 따라 형성되는 절연막;
    상기 절연막 상부의 제 1 및 제 2 트랜치 내에 도전물질이 매립되어 형성되는 제 1 및 제 2 접속구조물;
    상기 돌출된 활성영역상에 형성되는 제 3 접속구조물; 및
    상기 제 2 접속구조물 상에 형성되는 제 4 접속구조물
    을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 청구항 8에 있어서,
    상기 절연막은 상기 돌출된 활성영역의 측벽과 상기 제 1 및 제 2 트랜치의 바닥면에 형성되는 것을 특징으로 하는 반도체 장치.
  10. 청구항 8에 있어서,
    상기 제 3 및 제 4 접속구조물은 메탈콘택인 것을 특징으로 하는 반도체 장치.
  11. 청구항 8에 있어서,
    상기 제 3 접속구조물 측벽에 형성되는 스페이서를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 청구항 8에 있어서,
    상기 테스트부는, 상기 절연막과 상기 돌출된 활성영역의 인접한 영역에 형성되는 공핍층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 반도체 기판에 형성되어 메모리 동작을 수행하는 로직부;
    상기 반도체 기판을 관통하는 관통전극; 및
    상기 로직부와 상기 관통전극 사이에 구비되어 상기 관통전극 주변의 반도체 기판의 전기적 단락(short)여부를 판별하기 위한 테스트부
    를 포함하는 반도체 장치.
  14. 청구항 13에 있어서,
    상기 테스트부는,
    상기 관통전극과 인접하는 금지영역(keep out zone)에 형성되는 것을 특징으로 하는 반도체 장치.
  15. 청구항 13에 있어서,
    상기 테스트부에 흐르는 전류를 측정하는 측정부; 및
    상기 측정부의 전류 측정결과를 이용하여 상기 테스트부의 반도체 기판의 전기적 단락여부를 판단하는 판단부
    를 더 포함하는 반도체 장치.
  16. 청구항 13에 있어서,
    상기 테스트부는,
    상기 반도체 기판 상에 일정 간격 이격되어 형성되는 제 1 및 제 2 접속구조물;
    상기 제 1 및 제 2 접속구조물 사이의 상기 활성영역상에 형성되는 제 3 접속구조물 및
    상기 제 2 접속구조물 상부에 형성되는 제 2 메탈콘택
    을 포함하는 것을 특징으로 하는 반도체 장치.
  17. 청구항 15에 있어서,
    상기 측정부는,
    상기 제 1 접속구조물과 상기 제 3 접속구조물 사이의 전류값 및 상기 제 2 접속구조물과 상기 제 3 접속구조물 사이의 전류값을 측정하는 것을 특징으로 하는 반도체 장치.
  18. 청구항 13에 있어서,
    상기 테스트부는,
    상기 반도체 기판을 식각하여 형성되는 제 1 및 제 2 트랜치;
    상기 제 1 및 제 2 트랜치에 의해 돌출되는 활성영역;
    상기 돌출된 활성영역상에 형성되는 제 3 접속구조물
    상기 반도체 기판 및 상기 제 1 및 제 2 트랜치의 단차를 따라 형성되는 절연막;
    상기 절연막 상부의 제 1 및 제 2 트랜치 내에 도전물질이 매립되어 형성되는 제 1 및 제 2 접속구조물; 및
    상기 제 2 접속구조물 상에 형성되는 제 2 메탈콘택
    을 포함하는 것을 특징으로 하는 반도체 장치.
  19. 소자분리영역에 의해 정의되는 활성영역을 포함하는 반도체 기판; 상기 반도체 기판을 관통하는 관통전극; 및 관통전극 주변에 구비되는 테스트부를 포함하는 반도체 장치의 테스트 방법에 있어서,
    상기 테스트부에 전압을 인가하는 단계;
    상기 테스트부에 흐르는 전류를 측정하는 단계; 및
    상기 측정된 전류값을 이용하여 상기 반도체 기판의 단락여부를 판단하는 단계;
    를 포함하는 반도체 장치의 테스트 방법.
  20. 청구항 19에 있어서,
    상기 테스트부는
    반도체 기판상에 일정 간격 이격되어 형성되는 제 1 및 제 2 접속구조물;
    상기 제 1 및 제 2 접속구조물 사이의 활성영역상에 형성되는 제 3 접속구조물 및
    상기 제 2 접속구조물 상부에 형성되는 제 2 메탈콘택을 포함하는 테스트부를 구비하고,
    상기 테스트부에 전압을 인가하는 단계는,
    상기 제 3 접속구조물에 접지전압을 인가하는 단계;
    상기 제 2 메탈콘택에 전원전압을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  21. 청구항 20에 있어서,
    상기 전류를 측정하는 단계는,
    상기 제 3 접속구조물 하부의 반도체 기판에 흐르는 전류값을 측정하는 단계
    를 포함하는 반도체 장치의 테스트 방법.
  22. 청구항 20에 있어서,
    상기 제 1 메탈콘택에 접지전압이 인가되면, 상기 제 1 메탈콘택 하부에 관통전극으로부터 마이그레이션된 구리이온이 포집 및 결정화되어, 상기 제 1 메탈콘택과 상기 제 1 접속구조물 사이 또는 상기 제 1 메탈콘택과 상기 제 2 접속구조물 사이에 브릿지(bridge)를 형성하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  23. 청구항 20에 있어서,
    상기 제 1 메탈콘택에 접지전압이 인가되면, 상기 제 1 메탈콘택 하부의 활성영역 양측벽에 공핍영역이 형성되는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  24. 청구항 20에 있어서,
    상기 제 2 메탈콘택에 전원전압이 인가되면,
    상기 제 1 메탈콘택과 상기 제 1 접속구조물 사이 또는 상기 제 1 메탈콘택과 상기 제 2 접속구조물 사이에 전류 경로가 형성되는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  25. 데이터 입출력 제어신호에 따라 데이터를 저장하고 저장된 데이터를 독출하는 메모리 장치; 및
    상기 데이터 입출력 제어신호를 생성하여 상기 메모리 장치의 데이터 입출력 동작을 제어하는 메모리 컨트롤러를 포함하며,
    상기 메모리 장치는,
    소자분리영역에 의해 정의되는 활성영역을 포함하는 반도체 기판;
    상기 반도체 기판에 금속물질을 포함하여 형성되는 콘택; 및
    배선구조물 주변에 형성되어 상기 배선구조물에 의한 금속오염 판별을 위한 테스트부
    를 포함하는 전자 장치.
  26. 청구항 25에 있어서,
    상기 메모리 컨트롤러를 제어하여 상기 메모리 장치에 데이터를 저장하고, 상기 메모리 장치에 저장된 데이터를 이용하여 외부로부터 입력된 명령에 대응되는 연산을 수행하는 프로세서를 더 포함하는 것을 특징으로 하는 전자 장치.
  27. 청구항 25에 있어서,
    상기 메모리 컨트롤러와 상기 프로세서는 SoC(System on Chip)으로 형성된 것을 특징으로 하는 전자 장치.
  28. 청구항 25에 있어서,
    상기 테스트부는,
    상기 관통전극과 인접하는 금지영역(keep out zone)에 형성되는 것을 특징으로 하는 전자장치.

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