KR20030089320A - 반도체 소자의 테스트 패턴 형성 방법 - Google Patents

반도체 소자의 테스트 패턴 형성 방법 Download PDF

Info

Publication number
KR20030089320A
KR20030089320A KR1020020027486A KR20020027486A KR20030089320A KR 20030089320 A KR20030089320 A KR 20030089320A KR 1020020027486 A KR1020020027486 A KR 1020020027486A KR 20020027486 A KR20020027486 A KR 20020027486A KR 20030089320 A KR20030089320 A KR 20030089320A
Authority
KR
South Korea
Prior art keywords
forming
bit line
region
test pattern
cell array
Prior art date
Application number
KR1020020027486A
Other languages
English (en)
Inventor
김종필
허준호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020027486A priority Critical patent/KR20030089320A/ko
Publication of KR20030089320A publication Critical patent/KR20030089320A/ko

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B02—CRUSHING, PULVERISING, OR DISINTEGRATING; PREPARATORY TREATMENT OF GRAIN FOR MILLING
    • B02B—PREPARING GRAIN FOR MILLING; REFINING GRANULAR FRUIT TO COMMERCIAL PRODUCTS BY WORKING THE SURFACE
    • B02B1/00—Preparing grain for milling or like processes
    • B02B1/04—Wet treatment, e.g. washing, wetting, softening
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B02—CRUSHING, PULVERISING, OR DISINTEGRATING; PREPARATORY TREATMENT OF GRAIN FOR MILLING
    • B02B—PREPARING GRAIN FOR MILLING; REFINING GRANULAR FRUIT TO COMMERCIAL PRODUCTS BY WORKING THE SURFACE
    • B02B7/00—Auxiliary devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B07—SEPARATING SOLIDS FROM SOLIDS; SORTING
    • B07B—SEPARATING SOLIDS FROM SOLIDS BY SIEVING, SCREENING, SIFTING OR BY USING GAS CURRENTS; SEPARATING BY OTHER DRY METHODS APPLICABLE TO BULK MATERIAL, e.g. LOOSE ARTICLES FIT TO BE HANDLED LIKE BULK MATERIAL
    • B07B1/00—Sieving, screening, sifting, or sorting solid materials using networks, gratings, grids, or the like
    • B07B1/28—Moving screens not otherwise provided for, e.g. swinging, reciprocating, rocking, tilting or wobbling screens
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B07—SEPARATING SOLIDS FROM SOLIDS; SORTING
    • B07B—SEPARATING SOLIDS FROM SOLIDS BY SIEVING, SCREENING, SIFTING OR BY USING GAS CURRENTS; SEPARATING BY OTHER DRY METHODS APPLICABLE TO BULK MATERIAL, e.g. LOOSE ARTICLES FIT TO BE HANDLED LIKE BULK MATERIAL
    • B07B1/00—Sieving, screening, sifting, or sorting solid materials using networks, gratings, grids, or the like
    • B07B1/42—Drive mechanisms, regulating or controlling devices, or balancing devices, specially adapted for screens

Landscapes

  • Semiconductor Memories (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명은 반도체 소자의 테스트 패턴 형성 방법에 관한 것으로, 특히 테스트 패턴을 형성하기 위한 셀 어레이가 정의된 반도체 기판을 중심부와 주변부로 나누고 각 부분의 자기정렬콘택 공정 및 정션영역의 특성을 모니터링하기위하여 비트라인 콘택 또는 활성영역을 중심부 또는 주변부 중 어느 하나 이상에만 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법 제공한다.
본 발명에 의하면, SAC 공정의 결함원인을 쉽게 판단할 수 있고 이로인하여 SAC 공정 개발의 비용과 시간을 줄일 수 있으며, 또한 셀 어레이를 중심부와 주변부로 나누어 비트라인의 유무를 이용하여 모니터링함으로써 중심부와 주변부의 정션특성을 구분할 수 있고, 중심부와 주변부의 H2를 이용한 열처리공정에 의한 결함치유능력의 차이를 모니터링할 수 있다.

Description

반도체 소자의 테스트 패턴 형성 방법{Method of forming a test pattern of a semiconductor device}
본 발명은 반도체 소자의 테스트 패턴 형성 방법에 관한 것으로, 특히 0.115㎛ 이하 테크의 반도체 소자 제조 시 자기정렬 콘택(Self Align Contact; 이하 'SAC'라함) 공정의 결함 분석 및 셀 정션 특성의 모니터링을 용이하게 할 수 있는 테스트 패턴의 형성에 관한 것이다.
대부분의 고집적 메모리 소자는 0.15㎛이하의 디자인 룰을 갖는 초미세 공정을 수행하여 제조한다. 이러한 초미세 공정들의 특성을 평가하기 위하여 반도체 기판의 일부분에 테스트 패턴(Test pattern)을 형성하고 있으며, 이 테스트 패턴을 이용하여 각각의 공정 특성을 모니터링(Monitoring) 하고 있다.
최근에는 소자의 디자인 룰이 더욱더 작아지면서, 스토로지 노드 콘택(Storage Node Contact; 이하 'SNC'라함) 및 랜딩 플러그 콘택(Landing Plug Contact; 이하 'LPC'라함)의 크기 또한 작아지고 있다. 따라서 SNC 및 LPC의 얼라인 마진(Align margin)이 부족하게 되어 이를 해결하기 위해 SAC공정을 도입하게 되었다.
종래에는 SAC공정의 특성을 모니터링 하기 위해 SAC 모니터링용 테스트 패턴을 셀 어레이 전체에 동일한 패턴으로 형성하였다.
하지만 셀의 소자 분리막, 폴리실리콘층, LPC 및 SNC는 셀의 주변부로 갈수록 중심부에 비하여 임계치수(Critical Dimension; CD)의 변동이 심해지고, 공정상의 여러 가지 요인들에 의해 셀 어레이의 중심부과 주변부는 서로 다른 특성을 갖게 된다. 특히 패터닝 시 발생하는 중심부와 주변부의 특성차이는 소자의 크기가 미세화 되면서 더욱 심해지고 있다. 이로써, 종래의 SAC 모니터링용 테스트 패턴으로는 이러한 상이한 특성을 제대로 분석할 수 없는 단점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 비트라인 콘택의 유무 및 활성영역의 유무를 통하여 SAC 공정에 의해 형성된 SNC와 LPC의 특성을 모니터링 하고자 하는 영역만을 모니터링 함으로써 SAC 결함의 발생원인 분석을 용이하게 할 수 있고, SAC 결함 모니터를 위한 테스트 패턴을 응용하여 셀 정션을 모니터링 함으로써 중심부와 주변부의 셀 정션 특성을 분석할 수 있는 반도체 소자의 테스트 패턴 형성 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 자기정렬 콘택공정에 의해 랜딩 플러그 콘택이 형성된 테스트 패턴의 레이아웃도이다.
도 2a 내지 도 2c는 본 발명에 따른 더미 비트라인이 형성된 후의 테스트 패턴의 레이아웃도들로써 도 2a는 중심부만을 모니터링하기 위한 레이아웃도이고, 도 2b는 주변부만을 모니터링하기 위한 레이아웃도이며, 도 2c는 중심부와 주변부 모두를 모니터링하기 위한 레이아웃도이다.
도 3a는 도 2a의 X-X'선상의 단면도이고, 도 3b는 도 2b의 Y-Y'선상의 단면도이며, 도 3c는 도 2c의 Z-Z'선상의 단면도이다.
도 4a 내지 도 4c는 본 발명에 따른 스트로지 노드 콘택이 형성된 후의 테스트 패턴의 레이아웃도들로써 도 4a는 중심부만을 모니터링하기 위한 레이아웃도이고, 도 4b는 주변부만을 모니터링하기 위한 레이아웃도이며, 도 4c는 중심부와 주변부 모두를 모니터링하기 위한 레이아웃도이다.
도 5a는 도 4a의 X-X'선상의 단면도이고, 도 5b는 도 4a의 Y-Y'선상의 단면도이다.
도 6a 내지 도 6c는 본 발명에 따른 스토로지노드가 형성된 후의 테스트 패턴의 레이아웃도들로써 도 6a는 중심부만을 모니터링하기 위한 레이아웃도이고, 도 6b는 주변부만을 모니터링하기 위한 레이아웃도이며, 도 6c는 중심부와 주변부 모두를 모니터링하기 위한 레이아웃도이다.
도 7a는 도 6a의 X-X'선상의 단면도이고, 도 7b는 도 6a의 Y-Y'선상의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판12 : 소자분리막
14 : 터널 산화막16 : 도전막
18 : 하드 마스크층20 : 게이트 전극
22 : 스페이서24, 26, 34 : 층간 절연막
28 : LPC30 : 비트라인 콘택
32 : 비트라인36 : SNC
38 : 스토로지 노드
상술한 기술적 과제를 달성하기 위한 본 발명은 테스트 패턴을 형성하기 위한 셀 어레이가 정의된 반도체 기판을 중심부와 주변부로 나누고 각 부분의 자기정렬콘택 공정 및 정션영역의 특성을 모니터링하기위하여 비트라인 콘택 또는 활성영역을 중심부 또는 주변부 중 어느 하나 이상에만 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법을 제공한다.
또한, 중심부와 주변부로 정의된 셀 어레이에 테스트패턴을 형성함에 있어서, 게이트 전극이 형성된 반도체 기판에 이온주입을 실시하여 정션영역을 형성하는 단계와, 전체 구조 상부에 제 1 층간 절연막을 증착한 다음 평탄화하는 단계와, 자기정렬콘택 공정을 실시하여 상기의 제 1 층간 절연막의 일부를 제거하여 랜딩플러그 콘택을 형성하는 단계와, 전체구조 상부에 제 2 층간절연막을 형성하는 단계와, 상기 제 2 층간절연막의 일부를 제거하여 비트라인 콘택을 형성하되, 상기 중심부, 상기 주변부 또는 상기 중심부와 주변부에 비트라인 콘택을 형성하는 단계 및 전체구조 상부에 더미 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법을 제공한다.
또한, 중심부와 주변부로 정의된 셀 어레이에 테스트패턴을 형성함에 있어서, 반도체 기판에 소자 분리막을 형성하여 활성영역과 필드영역으로 정의하되, 상기 중심부, 상기 주변부 또는 상기 중심부와 주변부에 활성영역과 필드영역으로 정의하고 나머지 영역을 필드영역으로 정의하는 단계와, 전체 구조 상부에 게이트 전극을 형성하는 단계와, 이온주입을 실시하여 정션영역을 형성하는 단계와, 전체 구조 상부에 제 1 층간 절연막을 증착한 다음 평탄화하는 단계와, 자기정렬콘택 공정을 실시하여 랜딩 플러그 콘택을 형성하는 단계와, 전체구조 상부에 제 2 층간절연막을 형성한 후 더미 비트라인을 형성하는 단계, 및 상기 더미 비트라인 상부에 제 3 층간절연막을 형성한 후 자기정렬콘택 공정을 실시하여 상기 랜딩 플러그 콘택의 일부를 노출시키는 스토로지노드콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법을 제공한다.
또한, 중심부와 주변부로 정의된 셀 어레이에 테스트패턴을 형성함에 있어서, 게이트 전극이 형성된 반도체 기판에 이온주입을 실시하여 정션영역을 형성하는 단계와, 전체구조 상부에 제 1 층간절연막을 증착한 다음 평탄화하는 단계와, 자기정렬콘택 공정을 실시하여 랜딩 플러그 콘택을 형성하는 단계와, 전체구조 상부에 제 2 층간절연막을 형성하는 단계와, 상기 제 2 층간절연막의 일부를 제거하여 상기 정션영역 중 소스영역 상부에 비트라인 콘택을 형성하되, 상기 중심부, 상기 주변부 또는 상기 중심부와 주변부에 상기 비트라인 콘택을 형성하는 단계와, 상기 비트라인 콘택 상부에 더미 비트라인을 형성하는 단계와, 전체구조 상부에 제 3 층간 절연막을 증착하는 단계와, 상기 더미 비트라인 사이의 상기 제 3 층간 절연막 상부에 더미 스토로지노드를 형성하는 단계, 및 전체구조 상부에 H2를 이용한 열처리공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
후술되는 모든 테스트 패턴을 모니터링 하는 방법은 통상의 지식을 가진 자가 수행할 수 있는 모든 방법에 의해 모니터링 될 수 있다.
도 1은 본 발명에 따른 SAC공정에 의해 LPC가 형성된 테스트 패턴의 레이아웃도이다.
도 2a 내지 도 2c는 본 발명에 따른 더미 비트라인이 형성된 후의 테스트 패턴의 레이아웃도들로써 도 2a는 중심부만을 모니터링하기 위한 레이아웃도이고, 도 2b는 주변부만을 모니터링하기 위한 레이아웃도이며, 도 2c는 중심부와 주변부 모두를 모니터링하기 위한 레이아웃도이다.
도 3a는 도 2a의 X-X'선상의 단면도이고, 도 3b는 도 2b의 Y-Y'선상의 단면도이며, 도 3c는 도 2c의 Z-Z'선상의 단면도이다.
도 1, 도 2a 내지 도 2c 및 도 3a 내지 도 3C를 참조하면, 반도체 기판(10)에 소자분리막(12)을 형성하여 반도체 기판(10)을 활성 영역과 필드 영역으로 정의한다. 전체 구조 상부에 터널 산화막(14), 도전막(16) 및 하드 마스크층(18)을 증착한 후 패터닝 하여 게이트 전극(20)을 형성한다. 게이트 전극(20) 측벽에 질화막을 이용하여 스페이서(22)를 형성한다. 이온 주입 공정을 실시하여 소스(S) 및 드레인(D)을 형성한다. 전체 구조 상부에 제 1 층간 절연막(24)을 증착한 후 게이트 전극(20)이 노출되도록 제 1 층간절연막(24)을 평탄화 한다.
SAC 공정을 적용하여 접합영역을 노출시키는 LPC(28)용 홀(hole)을 형성한다. 비트라인(32)과 스토로지노드(Storage Node; SN)가 중첩되지 않도록 형성하기 위해 드레인영역(D)과 인접한 부분의 소자분리막(12)을 노출시키는 LPC(28)용 홀을 형성한다. 예컨대, 게이트전극(20)이 종방향으로 패터닝되었다면 SNC가 형성될 소스영역(S) 상부에만 LPC(28)용 홀을 형성하고 소스영역(S) 주변의 소자분리막(12)은 제 1 층간절연막(24)으로 매립한다. 한편, 비트라인 콘택(Bit Line Contact)(30)과 연결을 위해 드레인(D) 상부에 LPC(28)용 홀을 패드모양으로 형성하는데 드레인 영역(D)을 기준으로 종방향으로 위치해있는 소자분리막(12)의 일부를 드레인(D)과 함께 노출시켜 LPC(28)용 홀을 형성한다(도 2a 내지 도 2c 참조). 상기의 LPC(28)용 홀을 폴리 실리콘을 이용하여 매립함으로써 LPC(28)을 형성한 다음 전체 구조 상부에 제 2 층간 절연막(26)을 증착한다.
본 발명에서는 측정하고자 하는 영역의 LPC(28)만을 모니터링 할 수 있다. 즉, 전체 테스트 패턴 중 실질적으로 LPC(28)를 모니터링 하고자 하는 영역에 비트라인 콘택(30)을 형성하고 나머지 영역에는 비트라인 콘택(30)을 형성하지 않음으로써 비트라인 콘택(30)이 형성된 영역의 LPC(28) 만을 모니터링 할 수 있다. 이때 비트라인 콘택(30)은 드래인 영역(D)을 연결하기 위한 패드형의 LPC(28) 상부에 형성된다. 즉, 드레인 영역(D) 상부가 아닌 필드영역 상부에 비트라인 콘택(30)이 형성되고, 상술한 비트라인 콘택(30)과 드레인(D)은 패드형태의 LPC(28)에 의해 연결된다.
본 실시예에서는 셀 어레이를 중심부(A)와 주변부(B)로 나누고 각각의 LPC(28) 특성을 모니터링하기 위해 중심부(A)에만 비트라인 콘택(30)을 형성하거나 주변부(B)에만 비트라인 콘택(30)을 형성한다. 또는 중심부(A)와 주변부(B) 모두의 LPC(28) 특성을 모니터링하기 위해 중심부(A)와 주변부(B) 모두에 비트라인 콘택(30)을 형성한다. 이때 중심부(A)의 셀 어레이 범위는 전체 셀의 1/9 내지 3/5까지 영역으로 한다. 구체적으로, 중심부(A)는 셀 어레이를 종방향과 횡방향으로 각각 3등분하되, 상기 3등분 중 가운데 부분의 길이는 전체 셀 어레이 길이의 1/3 내지 3/4으로 하여 셀 어레이를 나누어 형성된 모양의 가운데 영역을 말한다. 즉, 횡방향으로 순차적으로 번호를 부여할 경우 1부터 9까지 중에서 5번째의 영역을 중심부(A)로 정의하고, 나머지 영역을 주변부(B)로 정의한다.
상술한 방법에 의해 분할된 중심부(A)에만 비트라인 콘택(30) 형성공정을 실시하여(즉, 제 2 층간 절연막(26)의 일부를 제거하여 LPC(28)를 노출시키는 비트라인 콘택(30)을 형성함으로써) 제 1 테스트 패턴을 완성한다. 상술한 제 1 테스트 패턴을 이용하여 중심부(A)의 LPC(28)를 모니터링 할 수 있다(도 2a 참조).
또는 주변부(B)에만 비트라인 콘택(30) 형성공정을 실시하여(즉, 제 2 층간 절연막(26)의 일부를 제거하여 LPC(28)를 노출시키는 비트라인 콘택(30)을 형성함으로써) 제 2 테스트 패턴을 완성한다. 상술한 제 2 테스트 패턴을 이용하여 주변부(B)의 LPC(28)를 모니터링 할 수 있다(도 2b참조).
또는 중심부 및 주변부(A 및 B)에 비트라인 콘택(30) 형성공정을 실시하여(즉, 제 2 층간 절연막(26)의 일부를 제거하여 LPC(28)를 노출시키는 비트라인 콘택(30)을 형성함으로써) 제 3 테스트 패턴을 완성한다. 상술한 제 3 테스트 패턴을 이용하여 중심부 및 주변부(A 및 B)에 형성된 LPC(28)를 모니터링 할 수 있다(도 2c참조).
본 발명의 제 1 실시예에서의 모니터링 방법은 SAC공정을 수행할 때 발생할 수 있는 게이트 전극(20)과 LPC(28)와의 단락을 살펴보기 위해 상술한 제 1 내지 제 3 테스트 패턴에 더미 비트라인(32)을 형성한다. 상술한 더미 비트라인(32)과, 게이트 전극(20)이 연결된 워드라인에 전압을 가하여 단락의 유무를 판단함으로써 LPC(28) 패턴을 테스팅한다. 상기의 더미 비트라인(32)은 메탈, 도전성물질 또는 실제 셀 어레이의 비트라인을 이용하여 형성하되, 특별히 한정되지 않고 단지 상술한 비트라인 콘택(30)과 전기적으로 결합이 가능한 라인을 의미한다. 또한 더미 비트라인(32)이 형성되는 영역은 실제 메모리셀 어레이에서 비트라인이 형성되는 영역에 위치한다.
상기의 제 1 내지 제 3 테스트 패턴들은 동일 웨이퍼 상에 형성될 수도 있고, 각각의 테스트 패턴이 서로 다른 웨이퍼 상에 형성될 수도 있다. 또한 각 테스트 패턴은 하나의 셀로 패터닝 되거나 셀 어레이로 패터닝될 수 있다.
따라서, 셀 어레이를 중심부(A)와 주변부(B)로 나누고, 비트라인(32)의 유무에 의해 모니터링 되는 영역을 달리함으로써, 종래의 중심부 및 주변부(A 및 B)의 패턴 차에 의한 SAC 능력의 모니터링의 어려움을 해소한다. 이로 인하여 SAC 결함의 원인이 공정상의 문제 인지 레이아웃상의 문제 인지를 판단할 수 있다. 즉, 중심부에 SAC 결함이 발견되었을 경우에는 공정상의 문제인 것으로 판단할 수 있고, 주변부에 SAC 결함이 발견되었을 경우에는 레이아웃상의 패턴문제에 의한 것임을 판단할 수 있다.
상술한 테스트 패턴의 형성공정은 실질적인 셀 형성공정과 동일하게 수행할 수도 있고, 공정의 특징만을 모니터링하기 위해 독립적으로 수행할 수도 있다. 즉 셀이 형성될 웨이퍼 상의 더미 부분이나 셀을 절단하기 위해 남겨둔 부분에 셀 형성공정과 동일하게 수행하여 형성하거나, 셀 형성공정과 별도로 수행하여 형성할 수 있으며, 독립적인 웨이퍼상에서 수행하여 형성할 수 있다.
본 발명의 제 2 실시예를 설명하면 다음과 같다.
도 4a 내지 도 4c는 본 발명에 따른 SNC가 형성된 후의 테스트 패턴의 레이아웃도들로써 도 4a는 중심부만을 모니터링하기 위한 레이아웃도이고, 도 4b는 주변부만을 모니터링하기 위한 레이아웃도이며, 도 4c는 중심부와 주변부 모두를 모니터링하기 위한 레이아웃도이다.
도 5a는 도 4a의 X-X'선상의 단면도이고, 도 5b는 도 4a의 Y-Y'선상의 단면도이다.
도 4a 내지 도 4c, 도 5a 및 도 5b를 참조하면, 반도체 기판(10)에 소자분리막(12)을 형성하여 반도체 기판(10)을 활성 영역과 필드 영역으로 정의한다.
본 발명에서는 측정하고자 하는 영역의 SNC(36)만을 모니터링 할 수 있다. 상기의 SNC(36)는 SAC공정에 의해 형성된다. 즉, 전체 테스트 패턴 중 실질적으로 SNC(36)를 모니터링 하고자 하는 영역의 테스트 패턴이 형성될 활성영역은 그대로 유지하고, 테스트 패턴이 형성될 나머지 영역의 활성영역을 필드영역으로 대치(즉, 활성영역으로 정의된 반도체 기판(10)을 제거한 후 소자분리막(12)으로 매립)한다.
본 실시예에서는 셀 어레이를 중심부(A)와 주변부(B)로 나누고 중심부(A)와 주변부(B) 중 어느 하나 이상의 특성을 모니터링 할 수 있다. 따라서, 중심부(A)에는 활성영역을 형성하고 주변부(B)에는 활성영역을 필드영역으로 대치하는 제 1 테스트 패턴영역을 정의한다(도 4a참조). 또는 중심부(A)의 활성영역을 필드영역으로 대치하고 주변부(B)에는 활성영역을 형성하는 제 2 테스트 패턴영역을 정의한다(도 4b참조). 또는 중심부(A)와 주변부(B) 모두에 활성영역을 형성하는 제 3 테스트 패턴영역을 정의한다(도 4c참조). 이때 중심부(A)와 주변부(B)는 상기의 제 1 실시예에 정의된 영역을 의미한다.
상기의 제 1 내지 제 3 테스트 패턴영역은 동일 웨이퍼 상에 정의될 수도 있고, 각각의 테스트 패턴이 서로 다른 웨이퍼 상에 정의될 수도 있다. 이는 웰을 이용한 테스팅 방법을 활용하여 활성영역의 유무에 따라서 모니터링하는 영역을 구별할 수 있다.
전체 구조 상부에 터널 산화막(14), 도전막(16) 및 하드 마스크층(18)을 증착한 후 패터닝 하여 게이트 전극(20)을 형성한다. 게이트 전극(20) 측벽에 질화막을 이용하여 스페이서(22)를 형성한다. 이온 주입 공정을 실시하여 소스(S) 및 드레인(D)(즉, 정션영역)을 형성한다. 전체 구조 상부에 제 1 층간 절연막(24)을 증착한 후 게이트 전극(20)이 노출되도록 제 1 층간절연막(24)을 평탄화 한다.
SAC 공정을 적용하여 정션영역을 노출시키는 LPC(28)용 홀을 형성한다. LPC(28)용 홀을 폴리 실리콘을 이용하여 매립함으로써 LPC(28)를 형성한 다음 전체 구조 상부에 제 2 층간 절연막(26)을 증착한다.
비트라인 콘택(도시되지 않음)을 형성하지 않고 10 내지 100㎛의 길이의 더미 비트라인(32)을 형성한다. 더미 비트라인(32)의 길이가 10㎛이하이면 너무 짧아 라인으로써 사용하기 힘들고 또한 100㎛이상이면 비트라인 콘택없이 형성됨에 따라 발생하는 패턴리브팅(Pattern Lifting)이 일어날 수 있다. 상술한 더미 비트라인(32)을 실제 비트라인 형성공정에 의한 비트라인이거나 도전성물질을 이용하여 형성한다. 또한 더미 비트라인(32)이 형성되는 영역은 실제 메모리 셀 어레이에서 비트라인이 형성되는 영역에 위치한다.
전체구조 상부에 제 3 층간 절연막(34)을 증착한다. SAC 공정을 적용하여 상술한 제 1 내지 제 3 테스트 패턴영역의 제 3 층간 절연막 및 제 2 층간절연막(34 및 26)의 일부를 식각함으로써 상기의 정션영역(즉, 소스(S)) 상의 LPC(28)를 노출시키는 SNC(36)를 형성한다. 본 실시예에서는 LPC(28)를 노출시키는 SNC(36) 형성시 더미비트라인(32)과의 단락이 발생할 수 있음으로 이를 모니터링한다.
상술한 바와 같은 공정에 의해, 중심부(A)에 활성영역이 잔류하는 제 1 테스트 패턴영역에 제 1 테스트 패턴이 형성되거나(도 4a참조), 또는 주변부(B)에 활성영역이 잔류하는 제 2 테스트 패턴영역에 제 2 테스트 패턴이 형성되거나(도 4b참조), 또는 중심부(A)와 주변부(B)에 활성영역이 잔류하는 제 3 테스트 패턴영역에 제 3 테스트 패턴이 형성된다(도 4c참조).
상기의 제 1 내지 제 3 테스트 패턴들은 동일 웨이퍼 상에 형성될 수도 있고, 각각의 테스트 패턴이 서로 다른 웨이퍼 상에 형성될 수도 있다. 또한 각 테스트 패턴은 하나의 포인트에 형성되거나 셀 어레이 전체에 패터닝될 수 있다.
상술한 테스트 패턴이 형성된 기판의 웰에 바이어스를 가하여 SNC(36)와 비트라인(32) 사이의 단락을 측정하고자 하는 영역만을 모니터링 할 수 있다. 따라서, 셀 어레이를 중심부(A)와 주변부(B)로 나누고, 활성영역의 유무에 의해 모니터링 되는 영역을 달리함으로써, 종래의 중심부(A) 및 주변부(B)의 패턴 차에 의한 SAC 능력의 모니터링의 어려움을 해소한다. 또한, 중심부에 SAC 결함이 발견되었을 경우에는 공정상의 문제인 것으로 판단할 수 있고, 주변부에 SAC 결함이 발견되었을 경우에는 레이아웃상의 패턴문제에 의한 것임을 판단할 수 있다.
본 발명의 제 3 실시예를 설명하면 다음과 같다.
도 6a 내지 도 6c는 본 발명에 따른 스토로지노드가 형성된 후의 테스트 패턴의 레이아웃도들로써 도 6a는 중심부만을 모니터링하기 위한 레이아웃도이고, 도 6b는 주변부만을 모니터링하기 위한 레이아웃도이며, 도 6c는 중심부와 주변부 모두를 모니터링하기 위한 레이아웃도이다.
도 7a는 도 6a의 X-X'선상의 단면도이고, 도 7b는 도 6a의 Y-Y'선상의 단면도이다.
도 6a 내지 도 6c, 도 7a 및 도 7b를 참조하면, 반도체 기판(10)에 소자분리막(12)을 형성하여 반도체 기판(10)을 활성 영역과 필드 영역으로 정의한다. 전체 구조 상부에 터널 산화막(14), 도전막(16) 및 하드 마스크층(18)을 증착한 후 패터닝 하여 게이트 전극(20)을 형성한다. 게이트 전극(20) 측벽에 질화막을 이용하여 스페이서(22)를 형성한다. 이온 주입 공정을 실시하여 소스(S) 및 드레인(D)을 형성한다. 전체 구조 상부에 제 1 층간 절연막(24)을 증착한 후 게이트 전극(20)이 노출되도록 제 1 층간절연막(24)을 평탄화 한다.
SAC 공정을 적용하여 접합영역을 노출시키는 LPC(28)용 홀을 형성한다. LPC(28)용 홀을 폴리 실리콘을 이용하여 매립함으로써 LPC(28)를 형성한 다음 전체 구조 상부에 제 2 층간 절연막(26)을 증착한다.
본 발명에서는 비트라인 콘택(30)의 형성위치를 변화시켜 측정하고자 하는 접합영역의 누설전류 특성을 모니터링 할 수 있다. SAC 공정을 적용하여 종래의SNC(도시되지 않음)가 형성되었던 소스(S) 영역상부에 SNC를 형성하지 않고 대신 비트라인 콘택(30)을 형성한다. 즉, 드레인(D) 상부의 패드모양의 LPC(28)상부에 형성하였던 비트라인 콘택을 형성하지 않고, 소스영역(S) 상부의 LPC(28) 상부에 비트라인 콘택(30)을 형성한다(도 6a 내지 도 6c 참조). 이는, 전체 테스트 패턴 중 실질적으로 모니터링 하고자 하는 정션영역 상부에 LPC(28)와 비트라인 콘택(30)을 순차적으로 형성하고 나머지 영역에는 비트라인 콘택(30)을 형성하지 않음으로써 비트라인 콘택(30)이 형성된 정션영역만을 모니터링 할 수 있다.
본 실시예에서는 셀 어레이를 중심부(A)와 주변부(B)로 나누고 각각의 접합영역의 누설전류 특성을 모니터링 한다. 구체적으로, 중심부(A)에만 비트라인 콘택(30)용 홀 형성공정을 실시한 다음(즉, 소스영역(S) 상부의 제 2 층간 절연막(34)을 제거하여 LPC(28)를 노출), 비트라인 콘택(30)용 홀을 도전성 물질도 매립함으로써 제 1 테스트 패턴을 완성한다. 상술한 제 1 테스트 패턴을 이용하여 중심부(A)의 정션영역 특성을 모니터링 할 수 있다(도 6a 참조).
또는 주변부(B)에만 비트라인 콘택(30)용 홀 형성공정을 실시한 다음 비트라인 콘택(30)용 홀을 도전성 물질로 매립함으로써 제 2 테스트 패턴을 완성한다. 상술한 제 2 테스트 패턴을 이용하여 주변부(B)의 정션영역 특성을 모니터링 할 수 있다(도 6b 참조).
또는 중심부(A) 및 주변부(B)에 비트라인 콘택(30)용 홀 형성공정을 실시한 다음 비트라인 콘택(30)용 홀을 도전성 물질로함으로써 제 3 테스트 패턴을 완성한다. 상술한 제 3 테스트 패턴을 이용하여 중심부(A) 및 주변부(B) 모두의 정션영역특성을 모니터링 할 수 있다(도 6c 참조). 이때 중심부(A)와 주변부(B)는 상기의 제 1 실시예에 정의된 영역을 의미한다.
상술한 테스트 패턴상부에 더미 비트라인(32)을 형성한 후 이를 이용하여 정션의 누설전류를 측정한다. 전체구조 상부에 제 3 층간절연막(34)을 증착한 후 SNC를 형성하지 않은 상태에서 스토로지 노드(38)를 형성한다. 이때 스토로지 노드(38)는 더미 비트라인(32)과의 단락을 방지하기 위하여 더미 비트라인(32) 사이에 형성한다. 전체구조 상부에 H2를 이용한 열처리공정을 실시한다. 또는 더미 비트라인(32)을 판으로 형성하여 H2를 이용한 열처리 공정을 실시한다. 판모양의 더미 비트라인(32)을 H2가 정션부에 침투하는 것을 막을 정도의 두께로 하나의 셀을 덮거나, 전체 셀 어레이를 덮을 정도의 두께로 형성한다.
상술한 제 1 내지 제 3 테스트 패턴중 어느 하나를 이용하여 H2를 이용한 열처리공정의 결함치유능력을 모니터링 한다. 따라서, 셀 어레이를 중심부(A)와 주변부(B)로 나누고, 비트라인의 유무에 의해 모니터링 되는 영역을 달리함으로써, 종래의 중심부(A) 및 주변부(B)의 패턴 차에 의한 정션영역의 누설전류와 H2를 이용한 열처리공정에 의한 결함치유능력의 모니터링의 어려움을 해소한다.
상기의 제 1 내지 제 3 테스트 패턴들은 동일 웨이퍼 상에 형성될 수도 있고, 각각의 테스트 패턴이 서로 다른 웨이퍼 상에 형성될 수도 있다. 또한 각 테스트 패턴은 하나의 포인트에 형성되거나 셀 어레이 전체에 패터닝될 수 있다.
상술한 바와 같이, 본 발명은 셀 어레이를 중심부와 주변부로 나누어 비트라인의 유무 및 활성영역의 유무를 이용하여 테스트함으로써 SAC 공정의 결함원인을 쉽게 판단할 수 있고 이로인하여 SAC 공정 개발의 비용과 시간을 줄일 수 있다.
또한 셀 어레이를 중심부와 주변부로 나누어 비트라인의 유무를 이용하여 모니터링함으로써, 중심부와 주변부의 정션특성을 구분할 수 있고, 중심부와 주변부의 H2를 이용한 열처리공정에 의한 결함치유능력의 차이를 모니터링할 수 있다.

Claims (15)

  1. 테스트 패턴을 형성하기 위한 셀 어레이가 정의된 반도체 기판을 중심부와 주변부로 나누고 각 부분의 자기정렬콘택 공정 및 정션영역의 특성을 모니터링하기위하여 비트라인 콘택 또는 활성영역을 중심부 또는 주변부 중 어느 하나 이상에만 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 중심부는 상기 셀 어레이를 종방향과 횡방향으로 각각 3등분하여 형성된 모양의 가운데 영역인 것을 특징으로 하는 반도체소자의 테스트 패턴 형성방법
  3. 제 1 항에 있어서,
    상기 중심부는 상기 전체 셀 어레이의 1/9 내지 3/5까지 영역인 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
  4. 중심부와 주변부로 정의된 셀 어레이에 테스트패턴을 형성함에 있어서,
    게이트 전극이 형성된 반도체 기판에 이온주입을 실시하여 정션영역을 형성하는 단계;
    전체 구조 상부에 제 1 층간 절연막을 증착한 다음 평탄화하는 단계;
    자기정렬콘택 공정을 실시하여 상기의 제 1 층간 절연막의 일부를 제거하여 랜딩 플러그 콘택을 형성하는 단계;
    전체구조 상부에 제 2 층간절연막을 형성하는 단계;
    상기 제 2 층간절연막의 일부를 제거하여 비트라인 콘택을 형성하되, 상기 중심부, 상기 주변부 또는 상기 중심부와 주변부에 비트라인 콘택을 형성하는 단계; 및
    전체구조 상부에 더미 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
  5. 제 4 항에 있어서,
    상기 중심부는 상기 셀 어레이를 종방향과 횡방향으로 각각 3등분하여 형성된 모양의 가운데 영역인 것을 특징으로 하는 반도체소자의 테스트 패턴 형성방법
  6. 제 4 항에 있어서,
    상기 중심부는 상기 전체 셀 어레이의 1/9 내지 3/5까지 영역인 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
  7. 제 4 항에 있어서,
    상기 더미 비트라인은 도전성물질을 이용하여 형성하거나 또는 실제 셀 어레이의 비트라인을 이용하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성방법.
  8. 중심부와 주변부로 정의된 셀 어레이에 테스트패턴을 형성함에 있어서,
    반도체 기판에 소자 분리막을 형성하여 활성영역과 필드영역으로 정의하되, 상기 중심부, 상기 주변부 또는 상기 중심부와 주변부에 활성영역과 필드영역으로 정의하고 나머지 영역을 필드영역으로 정의하는 단계;
    전체 구조 상부에 게이트 전극을 형성하는 단계;
    이온주입을 실시하여 정션영역을 형성하는 단계;
    전체 구조 상부에 제 1 층간 절연막을 증착한 다음 평탄화하는 단계;
    자기정렬콘택 공정을 실시하여 랜딩 플러그 콘택을 형성하는 단계;
    전체구조 상부에 제 2 층간절연막을 형성한 후 더미 비트라인을 형성하는 단계; 및
    상기 더미 비트라인 상부에 제 3 층간절연막을 형성한 후 자기정렬콘택 공정을 실시하여 상기 랜딩 플러그 콘택의 일부를 노출시키는 스토로지노드콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
  9. 제 8 항에 있어서,
    상기 중심부는 상기 셀 어레이를 종방향과 횡방향으로 각각 3등분하여 형성된 모양의 가운데 영역인 것을 특징으로 하는 반도체소자의 테스트 패턴 형성방법
  10. 제 8 항에 있어서,
    상기 중심부는 상기 전체 셀 어레이의 1/9 내지 3/5까지 영역인 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
  11. 제 8 항에 있어서,
    상기 더미 비트라인의 길이는 10 내지 100㎛인 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
  12. 중심부와 주변부로 정의된 셀 어레이에 테스트패턴을 형성함에 있어서,
    게이트 전극이 형성된 반도체 기판에 이온주입을 실시하여 정션영역을 형성하는 단계;
    전체구조 상부에 제 1 층간절연막을 증착한 다음 평탄화하는 단계;
    자기정렬콘택 공정을 실시하여 랜딩 플러그 콘택을 형성하는 단계;
    전체구조 상부에 제 2 층간절연막을 형성하는 단계;
    상기 제 2 층간절연막의 일부를 제거하여 상기 정션영역 중 소스영역 상부에 비트라인 콘택을 형성하되, 상기 중심부, 상기 주변부 또는 상기 중심부와 주변부에 상기 비트라인 콘택을 형성하는 단계;
    상기 비트라인 콘택 상부에 더미 비트라인을 형성하는 단계;
    전체구조 상부에 제 3 층간 절연막을 증착하는 단계;
    상기 더미 비트라인 사이의 상기 제 3 층간 절연막 상부에 더미 스토로지노드를 형성하는 단계; 및
    전체구조 상부에 H2를 이용한 열처리공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
  13. 제 12 항에 있어서,
    상기 중심부는 상기 셀 어레이를 종방향과 횡방향으로 각각 3등분하여 형성된 모양의 가운데 영역인 것을 특징으로 하는 반도체소자의 테스트 패턴 형성방법.
  14. 제 12 항에 있어서,
    상기 중심부는 상기 전체 셀 어레이의 1/9 내지 3/5까지 영역인 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
  15. 제 12 항에 있어서,
    상기 비트라인 콘택 상부에 판모양의 더미 비트라인을 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
KR1020020027486A 2002-05-17 2002-05-17 반도체 소자의 테스트 패턴 형성 방법 KR20030089320A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020027486A KR20030089320A (ko) 2002-05-17 2002-05-17 반도체 소자의 테스트 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020027486A KR20030089320A (ko) 2002-05-17 2002-05-17 반도체 소자의 테스트 패턴 형성 방법

Publications (1)

Publication Number Publication Date
KR20030089320A true KR20030089320A (ko) 2003-11-21

Family

ID=32383347

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020027486A KR20030089320A (ko) 2002-05-17 2002-05-17 반도체 소자의 테스트 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR20030089320A (ko)

Similar Documents

Publication Publication Date Title
US6437411B1 (en) Semiconductor device having chamfered silicide layer and method for manufacturing the same
KR101102715B1 (ko) 반도체 소자 및 그 형성 방법
KR100557994B1 (ko) 매립 확장 콘택홀을 갖는 반도체 장치 및 그 제조방법
KR20120114162A (ko) 능동 영역과 중첩되는 폴리 컷 개구부의 레이아웃
US5550071A (en) Method for forming micro contacts of semiconductor device
KR20070114557A (ko) 퓨즈를 갖는 반도체 기억 소자 및 그 형성 방법
KR100391988B1 (ko) 디램 셀 및 그 제조방법
KR20020090735A (ko) 반도체 메모리 소자 및 그 제조방법
KR101093246B1 (ko) 반도체 소자 및 그 제조방법
KR100456358B1 (ko) 커패시터-오버-비트 메모리 셀의 형성 방법
KR20030089320A (ko) 반도체 소자의 테스트 패턴 형성 방법
KR100451489B1 (ko) 반도체소자의테스트패턴및그의형성방법
KR0135690B1 (ko) 반도체소자의 콘택 제조방법
KR20000027539A (ko) 반도체 소자의 테스트 패턴 형성 방법
KR100368321B1 (ko) 반도체 소자의 제조 방법
KR100722767B1 (ko) 반도체 메모리 셀 구조
KR100586539B1 (ko) 테스트 패턴 형성방법
KR100451758B1 (ko) 에스오아이(soi)소자테스트용패턴및그형성방법
KR100278979B1 (ko) 반도체 기억장치의 더미셀 형성방법
KR100525967B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR100379511B1 (ko) 반도체 소자의 콘택 형성 방법
KR20040090503A (ko) 자기정렬콘택을 갖는 반도체 소자 및 그 제조방법
KR100506049B1 (ko) 반도체소자의 활성영역간 소자분리 특성을 검사하기 위한 장치
KR100390827B1 (ko) 반도체소자에서의 콘택 플러그간의 단락 여부 확인을 위한 테스트 패턴 및 그 제조방법
KR20220014391A (ko) 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination