KR20000027539A - 반도체 소자의 테스트 패턴 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명의 반도체 소자의 테스트 패턴 형성 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
랜딩 플러그를 적용한 반도체 소자의 제조에서 플러그를 형성하기 위해 증착한 폴리실리콘을 전면 식각 또는 CMP 공정에 의해 제거하기 때문에 플러그와 비트 라인(또는 전하저장전극)간의 전기적 특성을 모니터링 할 수 없는 문제점을 해결하고자 한다.
3. 발명의 해결 방법의 요지
셀 영역에 랜딩 플러그를 형성하기 위해 제 1 절연산화막을 식각하여 콘택 홀을 형성할 때 테스트 패턴 영역의 제 1 절연산화막을 필요로 하는 테스트 패턴의 크기로 식각한 후 폴리실리콘을 증착한다.
Description
본 발명은 반도체 소자의 테스트 패턴(test pattern) 형성 방법에 관한 것으로, 특히 랜딩 플러그(landing plug) 공정을 도입한 반도체 소자의 제조 공정에서 비트 라인 콘택 또는 전하저장전극 콘택과 랜딩 플러그간의 체인 저항과 누설 전류등의 전기적 특성을 모니터링할 수 있어 공정을 안정화시킬 수 있는 반도체 소자의 테스트 패턴 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 콘택의 크기는 작아지고, 콘택의 깊이는 증가하게 된다. 특히 활성 영역에 폴리사이드(폴리실리콘/텅스텐 실리사이드)로 비트 라인을 형성할 경우 텅스텐 실리사이드의 불량한 스텝커버러지 특성으로 인하여 비트 라인 콘택의 매립이 어려워지고, 이로 인해 전기적인 특성이 현저하게 저하된다. 또한, 단차의 증가로 인해 전하저장전극 콘택을 형성할 때 고단차 콘택(deep contact)이 형성되기 때문에 콘택이 형성되기 어렵고, 접합부에서 기판 손실이 심하게 발생되어 누설 전류가 증가하는 등의 많은 문제점이 도출되고 있다.
이러한 문제점을 개선하기 위해 256M DRAM급 이상의 소자에는 비트 라인 콘택과 전하저장전극 콘택이 형성될 위치에 미리 플러그를 형성하는 랜딩 플러그 공정을 적용하고 있다. 랜딩 플러그는 다음과 같은 공정에 의해 형성된다. 게이트 전극을 형성한 후 전체 구조 상부에 절연산화막을 형성한다. 비트 라인과 전하저장전극이 형성될 부분의 절연산화막을 선택적으로 식각하여 콘택을 형성한다. 일정 두께의 폴리실리콘막을 증착한 후 전면 식각 또는 CMP 공정으로 콘택 내부만 폴리실리콘막을 남기고 나머지 부분은 제거하여 플러그를 형성한다. 이후, 플러그 상부에 비트 라인 또는 전하저장전극을 형성한다.
도 1(a) 및 도 1(b)는 랜딩 플러그 공정을 적용하여 비트 라인을 형성한 소자의 단면 사진이다. 랜딩 플러그 공정을 적용하여 형성한 비트 라인 또는 전하저장전극은 콘택 저항 특성과 누설 전류 특성이 양호하기 때문에 리프레쉬 특성이 현저히 개선된다. 그러나, 기존의 공정에 비해 공정수가 증가하고 공정이 복잡하기 때문에 공정을 안정화시키기 어려운 단점이 있다. 특히 랜딩 플러그 공정을 적용할 경우 박막간의 계면이 접합부/플러그/비트 라인(또는 전하저장전극)으로 기존의 접합부/비트 라인(또는 전하저장전극)에 비해 증가하게 되어 공정 평가를 위한 모니터링이 어려워진다.
현재 연구 개발중인 모든 소자에는 각 공정들의 특성을 평가하기 위한 테스트 패턴을 형성하고 있으며, 이 테스트 패턴상에서 각각의 공정 특성을 모니터링하고 있다.
랜딩 플러그 공정을 적용한 경우 비트 라인 또는 전하저장전극에 전기적 영향을 미치는 조건은 접합 조건, 플러그 형성 조건, 비트 라인 또는 전하저장전극 형성 조건 등이 있다. 따라서, 접합부와 플러그간, 플러그와 비트 라인(또는 전하저장전극)간의 체인 저항 및 누설 전류등의 전기적 특성을 모니터링할 테스트 패턴이 반드시 필요하게 된다. 그러나 현재의 공정에서는 전면 식각 또는 CMP 공정에 의해 셀 영역의 콘택 내부에만 플러그를 남기고 나머지는 제거시키므로 플러그와 비트 라인(또는 전하저장전극)의 전기적인 특성을 모니터링할 수 있는 테스트 패턴을 형성할 수 없다. 현재는 접합부/플러그/비트 라인(또는 전하저장전극)의 전체적인 전기적 특성을 평가할 수 있는 테스트 패턴만 형성할 수 있으며, 전기적 특성값은 접합부, 플러그, 비트 라인(또는 전하저장전극) 공정이 합쳐진 값이다. 따라서, 연구 개발 초기의 공정 통합(integration) 과정에서 어떤 공정에서 문제가 발생하였는지 알 수 없으며, 공정 안정화도 어려운 문제점이 있다.
도 2는 종래의 반도체 소자의 테스트 패턴 형성 방법을 설명하기 위한 소자의 단면도이다. 도시된 바와 같이 반도체 기판(11) 상부에 선택적으로 형성된 하부층 패턴(12)을 포함한 전체 구조 상부에 절연산화막(13)을 형성한다. 절연산화막(13)의 선택된 영역을 식각하여 콘택 홀(14)을 형성한다. 전체 구조 상부에 폴리실리콘막을 증착한 후 전면 식각 또는 CMP 공정을 실시하여 플러그를 형성한다. 플러그가 형성된 콘택 홀(14) 상부에 상부층 패턴(15)을 형성한다.
이와 같이 형성된 테스트 패턴에서는 상부층 패턴(15), 플러그 및 하부층 패턴(12)간의 전류 패스(16)에 의해 콘택 체인 저항을 모니터링하기 때문에 하부층 패턴(12)이 반드시 필요하게 된다. 그런데, 랜딩 플러그 공정은 플러그를 형성하기 위한 폴리실리콘을 전면 식각 또는 CMP 공정에 의해 완전히 제거하기 때문에 하부층 패턴을 형성할 수 없다.
따라서, 본 발명은 비트 라인(또는 전하저장전극)과 플러그간의 콘택 체인 저항 특성을 평가하는 등 각각의 공정을 평가하기 위한 반도체 소자의 테스트 패턴 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 선택된 영역에 소자 분리막이 형성된 반도체 기판 상부에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막의 선택된 영역을 식각하여 상기 반도체 영역을 노출시키는 단계와, 상기 제 1 절연막이 식각되어 상기 반도체 기판이 노출된 부분에 제 1 폴리실리콘막을 형성하는 단계와, 전체 구조 상부에 제 2 절연막을 형성한 후 패터닝하여 상기 제 1 폴리실리콘막의 선택된 두 부분이 노출되도록 하는 단계와, 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 패터닝하여 상기 제 1 폴리실리콘막의 선택된 두 부분을 노출시키는 상기 제 2 절연산화막의 선택된 영역을 노출시키는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 및 도 1(b)는 랜딩 플러그 공정을 적용하여 비트 라인을 형성한 소자의 단면 사진.
도 2는 종래의 반도체 소자의 테스트 패턴 형성 방법을 설명하기 위한 소자의 단면도.
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 테스트 패턴 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 하부층 패턴
13 : 절연산화막 14 : 콘택 홀
15 : 상부층 패턴 16 : 전류 패스
A : 셀 영역 B : 테스트 패턴 영역
21 : 반도체 기판 22 : 소자 분리막
23 : 게이트 전극 24 : 제 1 절연산화막
25 : 제 1 콘택 홀 26 : 제 1 폴리실리콘막
27 : 제 2 절연산화막 28 : 제 2 폴리실리콘막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 테스트 패턴 형성 방법을 설명하기 위한 소자의 단면도로서, 셀 영역(A)과 테스트 패턴 영역(B)을 구분하여 도시한다.
도 3(a)를 참조하면, 반도체 기판(21)상의 선택된 영역에 소자 분리막(22)을 형성한다. 소자 분리막(22)이 형성된 셀 영역(A)의 반도체 기판(21) 상부의 선택된 영역에 게이트 전극(23)을 형성한다. 전체 구조 상부에 제 1 절연산화막(24)을 형성한 후 셀 영역(A)의 제 1 절연산화막(24)의 선택된 영역을 식각하여 랜딩 플러그가 형성될 제 1 콘택 홀(25)을 형성할 때 테스트 패턴 영역(B)의 제 1 절연산화막(24)은 필요로 하는 테스트 패턴의 크기로 식각한다.
도 3(b)를 참조하면, 셀 영역(A) 및 테스트 패턴 영역(B)을 포함한 전체 구조 상부에 제 1 폴리실리콘막(26)을 증착한 후 전면 식각 또는 CMP 공정을 실시하여 평탄화한다. 이 공정에 의해 셀 영역(A)에는 플러그가 형성되고, 테스트 패턴 영역(B)에는 필요로 하는 테스트 패턴의 크기로 제 1 절연산화막(24)을 식각했기 때문에 후속 전면 식각 또는 CMP 공정을 실시하여도 매립된 제 1 폴리실리콘막(26)은 식각되지 않는다.
도 3(c)를 참조하면, 전체 구조 상부에 제 2 절연산화막(27)을 형성한 후 셀 영역(A)에 형성된 제 2 절연산화막(27)의 선택된 영역을 식각하여 제 2 콘택 홀을 형성한다. 동시에, 테스트 패턴 영역(B)의 제 1 폴리실리콘막(26) 상부에 형성된 제 2 절연산화막(27)은 제 1 폴리실리콘막(26)의 일부가 노출되도록 패터닝한다. 셀 영역(A)에 형성되는 제 2 콘택 홀은 랜딩 플러그와 접촉될 수 있도록 형성한다. 셀 영역(A)에 형성된 제 2 콘택 홀이 매립되도록 전체 구조 상부에 제 2 폴리실리콘막(28)을 증착한 후 패터닝하여 비트 라인을 형성한다. 동시에 테스트 패턴 영역(B)의 제 1 폴리실리콘막(26) 상부에 형성된 제 2 절연산화막(27)의 일부가 노출되도록 제 2 폴리실리콘막(28)을 패터닝한다.
상술한 바와 같이 본 발명에 의하면 랜딩 플러그 공정으로 형성된 플러그와 비트 라인(또는 전하저장전극)간의 콘택 저항 및 누설 전류를 측정할 수 있으므로 어느 공정에서 문제가 발생하고 있는지를 쉽게 모니터링할 수 있다.
Claims (2)
- 선택된 영역에 소자 분리막이 형성된 반도체 기판 상부에 제 1 절연막을 형성하는 단계와,상기 제 1 절연막의 선택된 영역을 식각하여 상기 반도체 영역을 노출시키는 단계와,상기 제 1 절연막이 식각되어 상기 반도체 기판이 노출된 부분에 제 1 폴리실리콘막을 형성하는 단계와,전체 구조 상부에 제 2 절연막을 형성한 후 패터닝하여 상기 제 1 폴리실리콘막의 선택된 두 부분이 노출되도록 하는 단계와,전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 패터닝하여 상기 제 1 폴리실리콘막의 선택된 두 부분을 노출시키는 상기 제 2 절연산화막의 선택된 영역을 노출시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
- 제 1 항에 있어서, 상기 제 1 절연막은 필요로 하는 테스트 패턴의 크기만큼 식각하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 형성 방법.
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