KR20010060538A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 비트 라인 콘택(Bit Line contact)에서 필요한 충분한 콘택 영역을 확보할 수 있도록 하는 고립 엑티브 셀 레이아웃(Isolation active cell layout) 형성 기술에 관한 것이다. 본 발명은 기존의 I-형의 고립 엑티브 셀 영역을 새로운 T-형 및 십자형으로 개선하여 금속 배선간 콘택 플러그 영역을 충분히 확보하므로써 종래 문제점인 고립 엑트브 셀 영역에서의 누설 전류 발생이 억제되고, 후속 공정에 충분한 공정 마진을 제공할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 비트 라인 콘택(Bit Line contact)에서 필요한 충분한 콘택 영역을 확보할 수 있도록 하는 고립 엑티브 셀 레이아웃(Isolation active cell layout) 형성 기술에 관한 것이다.
일반적으로, 고립 엑티브 셀(isolation active cell)의 구조에 의하여 결정되는 콘택 플러그(contact plug)의 면적 확보가 중요하며, 엑티브 셀 레이아웃에 의하여 비트 라인 콘택의 위치 및 크기가 결정된다.
종래 반도체 소자의 제조방법을 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.
도 1a을 참조하면, 기판(도시않됨) 상에 샬로우 트렌치 아이솔레이션 산화막 영역(Shallow trench isolation oxide;12, 이하 STI 영역이라 함), 고립 엑티브 셀 영역(11), 비트 라인(13) 및 콘택 플러그(14)가 형성된 상태의 레이이웃도이다.
상기에서, 고립 엑티브 셀 영역(11)은 I- 형 구조로서 중앙부에 약간의 돌출된 형태의 셀 레이 아웃이 형성되는데 기본적인 광학 특성에 의하여 I-형 구조를 실제로 형성하였을 때, 땅콩 모양으로 허리가 잘록해지는 문제를 해결하기 위하여 중앙부를 돌출되도록 형성한다. 또한, 도 1a에 도시된 바와같이 콘택 플러그(14)가 고립 엑티브 셀 영역(11)과 STI 영역(12)에 걸쳐서 형성되므로 누설 전류 및 소자 불량 현상이 발생되는 문제점이 있다. 이는 배선간 폭이 0.18㎛ 이하의 공정에서비트 라인(13) 콘택을 형성하기 위한 충분한 마진의 확보가 한계치에 이르게 되어 발생되는 문제점이다.
도 1b는 종래 반도체 소자의 고립 엑티브 셀영역을 사진 공정을 진행한 후 정의한 셀의 사진이다.
도 1c를 참조하면, 도 1a에 도시된 고립 엑티브 셀영역(11)인 실리콘 기판 에 STI 영역(12)인 산화막이 매립되고, 전체 상부면에 비트라인 콘택 플러그(13) 및 층간 절연막(15)이 형성된 상태의 단면도이다.
상기에서, 비트라인 콘택 플러그(13)는 충분한 마진 확보를 하지 못하여 고립 엑티브 셀영역(11)과 STI영역(12)과 중첩되어 형성되므로 누설 전류 및 소자 불량 현상이 발생된다.
도 1d는 도 1c에 도시된 단면도를 찍은 사진이다.
상술한 바와같이 종래 반도체 소자에서 배선간 폭이 0.18㎛ 이하의 256M 급 이상의 반도체 소자 제조 공정에서 I-형의 고립 엑티브 셀 영역은 충분한 비트 라인 콘택을 확보하지 못하여 누설 전류 및 소자 불량을 발생시킨다.
따라서, 본 발명은 고집적 반도체 소자 제조 공정중에서 I-형의 고립 엑티브 셀 영역을 변경 시켜 비트라인 콘택에 필요한 충분한 콘택 플러그 영역을 확보하여 소자의 신뢰성을 향상시키는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 실리콘 기판에 고립 엑티브 셀 영역이 T형 또는 십자형으로 되도록 STI영역을 형성한 후 평탄화 공정을 실시하는 단계; 제 1 도전층 패턴 및 층간절연막을 순차적으로 형성한 후 상기 고립 엑티브 셀 영역이 노출되도록 콘택 홀을 형성하는 단계; 및 상기 콘택 홀을 매립하는 콘택 플러그를 형성한 후 전체 상부면에 제 2 도전층 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 반도체 소자의 제조방법을 설명하기 위한 소자의 레이아웃 및 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 레이아웃도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 레이아웃도.
도 4는 도 2 또는 도 3의 레이아웃을 적용한 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
11 : I-형 고립 엑티브 셀 영역 21 : T-형 고립 엑티브 셀 영역
31 : 십자형 고립 엑티브 셀영역 41 : 고립 엑티브 셀 영역
12, 22, 32 및 42 : STI영역
14, 23, 33 및 43 : 콘택 플러그
13 : 비트라인
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 레이아웃도 이다.
도 2를 참조하면, 기판(도시않됨) 상에 STI 영역(22), T-형 고립 엑티브 셀영역 (21) 및 비트라인 콘택 플러그(23)가 형성된 상태의 레이아웃도이다.
상기에서, 고립 엑티브 셀영역(21)은 종래 I-형에서 변형된 형태의 T-형으로 형성되어 있으므로 비트라인 콘택 플러그(23)가 충분한 면적이 확보되고 이에 따라 콘택 저항이 30~50% 이상의 감소로 충분한 리플래쉬 마진(refresh margin)이 확보된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 레이아웃도이다.
도 3을 참조하면, 기판(도시않됨) 상에 STI 영역(32), 십자형의 고립 엑브셀영역(31) 및 비트라인 콘택 플러그(33)가 형성된다.
상기에서, 십자형의 고립 엑티브 셀영역(31)은 도 2에 도시된 T- 형의 고립 엑브 셀영역(21) 보다 개선된 형태이며, 이는 패턴(Pattern) 형성시 후속 공정에서 더 많은 공정 마진을 확보하게 된다.
본 발명은 기본적인 디자인 룰(design rule)에 의한 제한된 요소와 더불어 최소한의 소자 격리를 위한 공간 및 거리만 확보하게 되면, 본 발명의 고립 엑티브 셀 영역의 레이아웃의 적용은 제한 요소가 없다.
도 4는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도로서, 도 2 및 3 을 적용한 상태의 소자의 단면도이다.
도 4를 참조하면, 실리콘 기판에 고립 엑티브 셀 영역(41)을 T형 또는 십자형으로 형성되도록 STI영역(42)을 형성한 후 평탄화 공정을 실시한다. 제 1 도전층 패턴 및 층간절연막(도시않됨)을 순차적으로 형성한 후 고립 엑티브 셀 영역(41)이 노출되도록 콘택 홀을 형성한다. 그후 콘택 홀을 매립하는 콘택 플러그(43)를 형성한 후 전체 상부면에 제 2 도전층 패턴(44)을 형성한다.
상기에서, 콘택 플러그는 도프트 실리콘, 무반응 금속물질, 질소 화합물 및 전도성 산화물 중 어느 하나를 이용한다.
고립 엑티브 셀영역(41)인 실리콘 기판에 고밀도 플라즈마(HDP;high denssity pasma)-CVD 공정 또는 O3-USG등의 방법으로 증착되는 산화막을 적용하여 STI영역(42)을 형성한다.
배선간 폭이 0.20㎛ 이하의 소자에서는 각 배선과 고립 엑티브 셀영역과 직접적인 배선 공간의 확보가 현실적으로 어렵기 때문에 위에서 기술한 바와 같이 콘택 플러그 등을 이용한 간접적인 배선 공간을 확보함으로서 소자 제조상에 필요한 기본적인 특성을 확보하게 된다.
상술한 바와같이 본 발명은 기존의 I-형의 고립 엑티브 셀 영역을 새로운 T-형 및 십자형으로 개선하여 금속 배선간 콘택 플러그 영역을 충분히 확보하므로써 종래문제점인 고립 엑트브 셀 영역에서의 누설 전류 발생이 억제되고, 후속 공정에 충분한 공정 마진을 제공할 수 있다.
또한, 누설 전류 문제가 개선되고 콘택 플러그의 영역이 증가함에 따른 콘택 저항 감소로 RC-지연 시간이 개선되어 결과적으로 소자의 신뢰성이 향상된다.
Claims (2)
- 실리콘 기판에 고립 엑티브 셀 영역이 T형 또는 십자형으로 되도록 STI영역을 형성한 후 평탄화 공정을 실시하는 단계;제 1 도전층 패턴 및 층간절연막을 순차적으로 형성한 후 상기 고립 엑티브 셀 영역이 노출되도록 콘택 홀을 형성하는 단계; 및상기 콘택 홀을 매립하는 콘택 플러그를 형성한 후 전체 상부면에 제 2 도전층 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 콘택 플러그는 도프트 실리콘, 무반응 금속물질, 질소 화합물 및 전도성 산화물 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110465596A (zh) * | 2019-08-02 | 2019-11-19 | 西安飞机工业（集团）有限责任公司 | 一种可快速换模的热成型组合工装及使用方法 |
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1999
- 1999-12-27 KR KR1019990062935A patent/KR20010060538A/ko not_active Application Discontinuation
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