KR100506049B1 - 반도체소자의 활성영역간 소자분리 특성을 검사하기 위한 장치 - Google Patents

반도체소자의 활성영역간 소자분리 특성을 검사하기 위한 장치 Download PDF

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Abstract

본 발명은 반도체소자의 활성영역간 소자분리 특성을 검사하기 위한 장치에 관한 것으로, 활성영역과 활성영역 사이의 소자분리 특성을 검사하기 위하여 비트라인을 공유하는 두개의 활성영역을 또 다른 한개의 활성영역의 저장전극 콘택을 이용하여 연결하여 기생 필드트랜지스터를 형성함으로써 상기 기생 필드트랜지스터에서 전기적 특성을 측정하여 규정된 수치와 측정수치를 모니터링하여 소자의 특성 및 신뢰성을 향상시켜 수율 및 생산성을 향상시키는 장치에 관한 것이다.

Description

반도체소자의 활성영역간 소자분리 특성을 검사하기 위한 장치
본 발명은 반도체소자의 소자분리 특성을 검사하는 장치에 관한 것으로, 특히 활성영역과 활성영역 사이에 필드트랜지스터를 형성하여 소자분리 특성을 검사하는 장치에 관한 것이다.
최근의 반도체소자의 고집적화 추세에 따라 더욱 미세한 패턴 형성이 필요하게 되며, 이러한 미세 패턴 형성 기술은 마스크가 되는 감광막 패턴의 형성에 영향을 받는다. 상기 감광막 패턴은 노광장치의 정밀도, 광의 파장 등과 같은 많은 제약 요인에 의해 어느 정도 이하의 미세 패턴을 형성할 수 없다.
예를 들어, 사용되는 광파장이 각각 436, 365 및 248㎚인 G-선, i-선 및 엑시머 레이저를 광원으로 하는 축소노광장치의 공정 분해능은 약 0.6㎛, 0.3㎛, 0.2㎛ 정도 크기의 라인/스페이스를 형성하는 정도가 한계이며, 콘택홀의 경우에는 이 보다 더 크게 형성된다.
또한 전하를 저장하는 캐패시터와 트랜지스터로 이루어진 단위셀을 갖는 메모리소자는 64M DRAM급 이상인 경우 0.35㎛ 이하의 미세패턴을 가공하여야 한다.
상기와 같이 반도체소자가 고집적화되어 감에 따라 셀의 크기가 점점 작아지고, 그에 따라 셀과 셀간의 피치(pitch)가 감소하게 되고 그로 인하여 셀영역간의 소자분리 특성이 약해진다.
이하, 첨부된 도면을 참고로 종래기술에 대하여 설명한다.
도 1 은 종래기술에 따른 반도체소자의 셀 레이아웃도로서, 반도체기판 상에 Z자형의 활성영역들이 각열별로 서로 반전된 형상으로 배열되어 있으며, 상기 활성영역의 양측에는 저장전극 콘택이 형성되어 있고, 중앙부에는 비트라인 콘택이 형성되어 있다.
그리고, 다수개의 워드라인과 비트라인이 서로 교차하여 형성되되, 상기 비트라인은 상기 활성영역의 중심부를 통과한다.
도 2a 는 도 1 의 선A-A'에 따른 단면도이며, 도 2b 는 도 1 의 선B-B'에 따른 단면도로서, 상기 검사장치는 실제 셀을 형성할 때 동시에 형성하고, 다음과 같은 방법으로 형성한다.
먼저, 반도체기판(11)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(12)을 형성한다.
다음, 전체표면 상부에 게이트 절연막(도시안됨)을 형성하고, 상기 게이트 절연막 상부에 제1도전층(도시안됨)을 형성한다.
그 다음, 게이트 전극 마스크를 사용하여 상기 제1도전층을 식각하여 상기 소자분리절연막(12) 상부에 게이트 전극(13)을 형성한다.
다음, 전체표면 상부에 제1절연막(도시안됨)을 형성한 후, 전면식각공정을 실시하여 상기 게이트 전극(13)의 측벽에 제1절연막 스페이서(14)를 형성한다.
그 다음, 전체표면 상부에 불순물을 이온주입하여 활성영역(15a, 15b, 15c)을 정의한다.
다음, 상기 반도체기판(11) 상부에 상기 반도체기판(11)의 활성영역(15a, 15b, 15c)에서 비트라인콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비된 제1평탄화막(16)을 형성한다.
그 다음, 상기 제1평탄화막(16) 상부에 제2도전층(도시안됨)을 형성하고, 화학기계적연마(chemical mechanical polishing, 이하 CMP 라 함)공정을 실시하여 상기 콘택홀을 통하여 상기 반도체기판(11)의 활성영역(15a, 15b, 15c)과 접속되는 비트라인 콘택플러그(17a) 및 저장전극콘택플러그(17b)를 형성한다.
다음, 상기 제1평탄화막(16) 상부에 상기 비트라인 콘택플러그(17a)를 노출시키는 비트라인 콘택홀이 구비된 제2평탄화막(18)을 형성한다.
그 다음, 상기 제2평탄화막(18) 상부에 제3도전층(도시안됨)을 형성하고, 비트라인 마스크를 사용한 식각공정으로 상기 비트라인 콘택플러그(17a)와 접속되는 비트라인(19)을 형성한다.
그리고, 전체표면 상부에 제2절연막(도시안됨)을 형성한 다음, 전면식각하여 상기 비트라인(19)의 측벽에 제2절연막 스페이서(23)를 형성한다.
그 후, 전체표면 상부에 제3평탄화막(20)을 형성한 다음, 상기 저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 사용하여 상기 제3평탄화막(20)을 식각한다.
다음, 상기 제3평탄화막(20) 상부에 제4도전층(도시안됨)을 형성하고, 상기 제4도전층 상부에 제4평탄화막(도시안됨)을 형성한 후, CMP공정을 실시하여 상기 제4평탄화막 및 제4도전층을 제거하여 상기 저장전극 콘택플러그(17b)와 접속되는 저장전극(21)을 형성한다.
상기와 같이 형성된 검사장치는 제1활성영역(15a)에 비트라인 콘택플러그(17a)가 접속되고, 제2활성영역(15b)과 제3활성영역(15c)에서는 저장전극 콘택플러그(17b)가 접속된다. (도 2a, 도 2b참조)
그러나, 상기와 같은 종래기술에 따른 반도체소자의 소자분리 특성을 검사하는 장치는, 셀영역 상에 형성하기 어렵기 때문에 정확한 필드트랜지스터 특성을 파악하기 어렵고, 특히, 콘테이너형 저장전극을 가지는 셀영역에는 브리지형태의 저장전극을 형성할 수 없기 때문에 실제 셀 형태의 검사장치를 형성하는 것은 더욱 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 활성영역간에 기생 트랜지스터를 형성함으로써 활성영역간의 소자분리 특성을 용이하게 측정할 수 있는 반도체소자의 활성영역간 소자분리 특성을 검사하기 위한 장치를 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 활성영역간 소자분리 특성을 검사하기 위한 장치는,
반도체기판 상에 각열마다 반전된 형태를 갖는 Z자형의 활성영역을 정의하는 소자분리절연막과,
상기 활성영역의 제1열은 두개의 비트라인 콘택이 하나의 활성영역에 연속으로 구비되어 비트라인이 형성된 형태로 나열되고,
상기 활성영역의 제1열과 반전된 제2열은 상기 제1열의 활성영역 사이에 삽입된 형태로 구비되되, 상기 소자분리절연막을 사이에 두고 상기 제1열의 비트라인과 비트라인 사이에 상기 제2열의 캐패시터가 구비되어 상기 캐패시터를 기준으로 이웃하는 두개의 비트라인을 각각 소오스전극과 드레인전극으로 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 상세한 설명을 하기로 한다.
도 3 은 본 발명의 제1실시예에 따른 반도체소자의 레이아웃도로서, 실린더형 캐패시터가 구비되는 검사장치를 도시한다.
반도체기판 상에 Z자형의 활성영역들이 각열별로 서로 반전된 형상으로 배열되어 있으며, 제1열의 제1활성영역(35a)과 제3활성영역(35c)에는 비트라인 콘택이 2개가 형성되어 있으며, 상기 제1활성영역(35a)과 제3활성영역(35c)의 중심부에 위치한 비트라인 콘택은 비트라인에 연장되어 패드로 연결되고, 제2열의 제2활성영역(35b)은 상기 제1활성영역(35a)과 제3활성영역(35c)과 반전된 형상으로 형성되어 있으며, 2개의 저장전극 콘택이 형성되어 있고 한쪽 끝에는 비트라인콘택이 비트라인에 의해 패드에 연결된다.
그리고, 다수개의 워드라인이 상기 활성영역들에 수직으로 형성되어 있다.
도 4a 는 도 3 의 선A-A'에 따른 단면도이며, 도 4b 는 도 3 의 선B-B'에 따른 단면도로서 서로 연관지어 설명하기로 한다.
먼저, 반도체기판(31)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(32)을 형성한다.
다음, 전체표면 상부에 게이트 절연막(도시안됨)을 형성하고, 상기 게이트 절연막 상부에 제1도전층(도시안됨)을 형성한다.
그 다음, 게이트 전극 마스크를 사용하여 상기 제1도전층을 식각하여 상기 소자분리절연막(32) 상부에 게이트 전극(33)을 형성한다.
다음, 전체표면 상부에 제1절연막(도시안됨)을 형성한 후, 전면식각공정을 실시하여 상기 게이트 전극(33)의 측벽에 제1절연막 스페이서(34)를 형성한다.
그 다음, 전체표면 상부에 불순물을 이온주입하여 활성영역(35a, 35b, 35c)을 정의한다.
다음, 상기 반도체기판(31) 상부에 상기 반도체기판(31)의 활성영역(35a, 35b, 35c)에서 비트라인콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비된 제1평탄화막(36)을 형성한다.
그 다음, 상기 제1평탄화막(36) 상부에 제2도전층(도시안됨)을 형성하고, CMP공정을 실시하여 상기 콘택홀을 통하여 상기 반도체기판(31)의 활성영역(35a, 35b, 35c)과 접속되는 비트라인 콘택플러그(37a) 및 저장전극콘택플러그(37b)를 형성한다.
다음, 상기 제1평탄화막(36) 상부에 상기 비트라인 콘택플러그(37a)를 노출시키는 비트라인 콘택홀이 구비된 제2평탄화막(38)을 형성한다.
그 다음, 상기 제2평탄화막(38) 상부에 제3도전층(도시안됨)을 형성하고, 비트라인 마스크를 사용한 식각공정으로 상기 비트라인 콘택플러그(37a)와 접속되는 비트라인(39)을 형성한다.
그리고, 전체표면 상부에 제2절연막(도시안됨)을 형성한 다음, 전면식각하여 상기 비트라인(39)의 측벽에 제2절연막 스페이서(40)를 형성한다.
그 후, 전체표면 상부에 제3평탄화막(41)을 형성한 다음, 상기 저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 사용하여 상기 제3평탄화막(41)을 식각한다.
다음, 상기 제3평탄화막(41) 상부에 제4도전층(도시안됨)을 형성하고, 상기 제4도전층 상부에 제4평탄화막(도시안됨)을 형성한 후, CMP공정을 실시하여 상기 제4평탄화막 및 제4도전층을 제거하여 상기 저장전극 콘택플러그(37b)와 접속되는 실린더형 저장전극(42)을 형성한다.
상기와 같은 방법으로 형성된 검사장치는 제1활성영역(35a)과 제2활성영역(35b)의 단면과 제2활성영역(35b)과 제3활성영역(35c)의 단면이 동일하다.
또한, 도 5 는 본 발명의 제2실시예에 따른 반도체소자의 레이아웃도로서, 스택형 캐패시터가 구비되는 검사장치이다.
반도체기판 상에 Z자형의 양단에 저장전극 콘택이 형성되어 있는 제1열의 제1활성영역(51a) 및 제3활성영역(51c)과, 상기 제1열과 반전된 형상으로 양단에 비트라인 콘택이 형성되어 있는 제2열의 제2활성영역(51b)이 구비됨으로써 상기 제1활성영역(51a), 제2활성영역(51b) 및 제3활성영역(51c)간에 필드트랜지스터가 형성되어 활성영역간에 소자분리 특성을 측정할 수 있는 검사장치가 얻어진다.
본 발명에 따른 반도체소자의 활성영역간 소자분리 특성을 검사하기 위한 장치는, 활성영역과 활성영역 사이의 소자분리 특성을 검사하기 위하여 비트라인을 공유하는 두개의 활성영역을 또 다른 한개의 활성영역의 저장전극 콘택을 이용하여 연결하여 기생 필드트랜지스터를 형성함으로써 상기 기생 필드트랜지스터에서 전기적 특성을 측정하여 규정된 수치와 측정수치를 모니터링하여 소자의 특성 및 신뢰성을 향상시켜 수율 및 생산성을 향상시키는 이점이 있다.
도 1 은 종래기술에 따른 반도체소자의 레이아웃도.
도 2a 는 도 1 의 선A-A'에 따른 단면도.
도 2b 는 도 2 의 선B-B'에 따른 단면도.
도 3 은 본 발명의 제1실시예에 따른 반도체소자의 레이아웃도.
도 4a 는 도 3 의 선A-A'에 따른 단면도.
도 4b 는 도 3 의 선B-B'에 따른 단면도.
도 5 는 본 발명의 제2실시예에 따른 반도체소자의 레이아웃도.
<도면의 주요부분에 대한 부호 설명>
11, 31 : 반도체기판 12, 32 : 소자분리절연막
13, 33 : 게이트 전극 14, 34 : 제1절연막 스페이서
15a, 35a, 51a : 제1활성영역 15b, 35b, 51b : 제2활성영역
15c, 35c, 51c : 제3활성영역 16, 36 : 제1평탄화막
17a, 37a : 비트라인 콘택플러그 17b, 37b : 저장전극 콘택플러그
18, 38 : 제2평탄화막 19, 39 : 비트라인
20, 41 : 제3평탄화막 21, 42 : 저장전극
23, 40 : 제2절연막 스페이서

Claims (2)

  1. 반도체기판 상에 각열마다 반전된 형태를 갖는 Z자형의 활성영역을 정의하는 소자분리절연막과,
    상기 활성영역의 제1열은 두개의 비트라인 콘택이 하나의 활성영역에 연속으로 구비되어 비트라인이 형성된 형태로 나열되고,
    상기 활성영역의 제1열과 반전된 제2열은 상기 제1열의 활성영역 사이에 삽입된 형태로 구비되되, 상기 소자분리절연막을 사이에 두고 상기 제1열의 비트라인과 비트라인 사이에 상기 제2열의 캐패시터가 구비되어 상기 캐패시터를 기준으로 이웃하는 두개의 비트라인을 각각 소오스전극과 드레인전극으로 하는 것을 특징으로 하는 반도체소자의 활성영역간 소자분리 특성을 검사하기 위한 장치.
  2. 제 1 항에 있어서,
    상기 캐패시터는 실린더형 또는 스택형으로 형성되는 것을 특징으로 하는 반도체소자의 활성영역간 소자분리 특성을 검사하기 위한 장치.
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