KR20000040106A - 반도체 소자의 오버레이 측정패턴 - Google Patents

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Abstract

본 발명은 고집적 반도체 소자의 오버레이 측정시 오버레이 측정오차를 최소화할 수 있는 반도체 소자의 오버레이 측정패턴을 제공한다.
본 발명에 다른 반도체 소자의 오버레이 측정패턴은 셀패턴이 형성되는 다이와 다이사이를 분할하는 반도체 기판의 스크라이브 라인 상에 형성된다. 오버레이 측정패턴은 전공정시 형성되고 사진틀 형상을 갖는 외부박스와, 후공정시 형성되고 외부박스로부터 등간격으로 이격된 내부박스를 포함하고, 외부박스와 내부박스는 다이에 형성된 셀패턴과 동일한 사이즈를 가지는 다수개의 제 1 패턴들과 제 2 패턴들을 각각 구비한다. 또한, 외부박스의 제 1 패턴들과 내부박스의 제 2 패턴들은 각각 매트릭스 형태로 배열되어 패턴 어레이를 이루는 것을 특징으로 한다.

Description

반도체 소자의 오버레이 측정패턴
본 발명은 반도체 소자의 오버레이 측정 패턴에 관한 것으로, 특히 고집적 반도체 소자의 오버레이 측정시 오버레이 측정오차를 최소화할 수 있는 반도체 소자의 오버레이 측정패턴에 관한 것이다.
오버레이 정확도란 디바이스의 프로세스 스텝의 진행시 전(前)스텝 및 현(現)스텝간의 정렬상태를 나타내는 지수로서 마스크 제작시 발생하는 에러와 디바이스의 프로세스 및 시스템 에러에 의해 영향을 받는다. 이러한 오버레이 정확도를 측정하기 위하여, 다이(die) 사이를 분할하는 스크라이브 라인(scribe line) 내에 오버레이 측정패턴을 형성한다. 일반적으로 오버레이 측정패턴은 전스텝에서 형성된 외부박스(outer box)와 현스텝에서 형성된 내부박스(inner box)로 이루어진다.
그러나, 상기한 바와 같은 종래의 오버레이 측정패턴은 그의 크기와 셀 영역에 형성되는 패턴의 크기와는 다른 크기로 형성된다. 이에 따라, 반도체 소자의 고집적화에 따른 패턴의 미세화로 인하여, 상기한 바와 같은 오버레이 측정패턴을 이용하여 오버레이 정확도를 측정한 경우에는 측정오차가 발생되지 않았더라도, 실제 셀 영역에서는 패턴의 오정렬(misalign)이 발생되는 문제가 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 고집적 반도체 소자의 오버레이 측정시 오버레이 측정오차를 최소화할 수 있는 반도체 소자의 오버레이 측정패턴을 제공함에 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 오버레이 측정패턴을 나타낸 평면도.
〔도면의 주요 부분에 대한 부호의 설명〕
10 : 반도체 기판 20 : 외부박스
20a : 제 1 패턴 30 : 내부박스
30a : 제 1 패턴
상기 목적을 달성하기 위한 본 발명에 다른 반도체 소자의 오버레이 측정패턴은 셀패턴이 형성되는 다이와 다이사이를 분할하는 반도체 기판의 스크라이브 라인 상에 형성된다. 오버레이 측정패턴은 전공정시 형성되고 사진틀 형상을 갖는 외부박스와, 후공정시 형성되고 외부박스로부터 등간격으로 이격된 내부박스를 포함하고, 외부박스와 내부박스는 다이에 형성된 셀패턴과 동일한 사이즈를 가지는 다수개의 제 1 패턴들과 제 2 패턴들을 각각 구비한다.
또한, 외부박스의 제 1 패턴들과 내부박스의 제 2 패턴들은 각각 매트릭스 형태로 배열되어 패턴 어레이를 이루는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 오버레이 측정패턴을 나타낸 평면도로서, 도 1에서는 반도체 기판(10)의 스크라이브 라인 부분만을 도시하였다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 오버레이 측정패턴은 다이(미도시)와 다이 사이를 분할하는 반도체 기판(10)의 스크라이브 라인 상에 형성되고, 전공정시 형성되고 사진틀 형상을 갖는 외부박스(20)와 후공정에서 형성되고 외부박스(20)로부터 등간격으로 이격된 내부박스(30)를 포함한다. 여기서, 외부박스(20)와 내부박스(30)는 상기 다이에 형성된 셀패턴과 동일한 사이즈를 가지는 다수개의 제 1 패턴(20a)과 제 2 패턴(20b)을 각각 구비한다. 또한, 제 1 및 제 2 패턴(20a, 20b)은 각각 매트릭스 형태로 배열되어 패턴 어레이를 이룬다.
예컨대, DRAM(Dynamic Random Access Memory) 소자의 제조시, 전공정의 캐패시터 콘택홀과 후공정의 캐패시터와의 오버레이를 측정하는 경우, 반도체 기판(10)의 스크라이브 라인 상에, 상기 캐패시터 콘택홀과 동일한 사이즈의 콘택홀 어레이를 외부박스(20)에 형성하고, 상기 캐패시터와 동일한 사이즈의 캐패시터 어레이를 내부박스(30)에 형성한다. 그런 다음, 오버레이 측정장비를 이용하여 패턴 어레이가 형성된 부분과 없는 부분간의 경계를 검출하여 캐패시터 콘택홀과 캐패시터와의 오버레이를 측정한다.
상기한 본 발명에 의하면, 종래와는 달리 오버레이 패턴의 내부박스와 외부박스를 셀에 형성되는 패턴과 동일한 사이즈를 갖는 패턴 어레이로 각각 형성한다. 이에 따라, 반도체 소자의 미세화에 따른 전공정의 패턴과 후공정의 패턴 사이의 오버레이를 정확하게 측정할 수 있기 때문에, 셀영역의 패턴 오정렬로 인한 오버레이 측정오차를 최소화할 수 있게 됨으로써, 셀영역의 패턴 오정렬을 효과적으로 방지할 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (2)

  1. 셀패턴이 형성되는 다이와 다이사이를 분할하는 반도체 기판의 스크라이브 라인 상에 형성되는 반도체 소자의 오버레이 측정패턴에 있어서,
    전공정시 형성되고 사진틀 형상을 갖는 외부박스와,
    후공정시 형성되고 상기 외부박스로부터 등간격으로 이격된 내부박스를 포함하고,
    상기 외부박스와 내부박스는 상기 다이에 형성된 셀패턴과 동일한 사이즈를 가지는 다수개의 제 1 패턴들과 제 2 패턴들을 각각 구비하는 것을 특징으로 하는 반도체 소자의 오버레이 측정 패턴.
  2. 제 1 항에 있어서, 상기 외부박스의 제 1 패턴들과 상기 내부박스의 제 2 패턴들은 각각 매트릭스 형태로 배열되어 패턴 어레이를 이루는 것을 특징으로 하는 반도체 소자의 오버레이 측정 패턴.
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