JPH0637186A - ゲートアレイ試験用トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ゲートアレイ試験用トランジスタ
のゲート電極同士を接続するゲート配線の抵抗値を小さ
くしかつゲート配線を配設した絶縁膜を厚くして容量を
小さくすることで、ゲート配線の信号伝達速度を高め
て、ゲートアレイ試験時間の短縮を図る。 【構成】 ゲートアレイ１０上に所定間隔に設けたもの
で当該ゲートアレイ１０を構成するトランジスタ１２の
例えばソース・ドレイン領域１５にソース・ドレイン領
域２３を接続した試験用トランジスタ２１であって、ゲ
ートアレイ１０上に層間絶縁膜（図示せず）を形成する
とともに、当該各試験用トランジスタ２１のゲート電極
２２よりも小さい抵抗値を有するもので各ゲート電極２
２に接続するゲート配線４７を層間絶縁膜上に設けたも
のである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ゲートアレイ試験用ト
ランジスタに関するものである。

【０００２】

【従来の技術】ゲートアレイの故障検出方法としてクロ
スチェック法が提案されている。クロスチェック法は、
チップ内部にあらかじめ格子状に試験用の配線を形成
し、目的とする格子点の信号を検出して判定することに
よって、ゲートアレイのトランジスタが良品であるかま
たは不良品であるかを判定する。

【０００３】図４のレイアウト図に示すように、ゲート
アレイ６０は、半導体基板６１上に設けた複数のトラン
ジスタ６２より構成されている。各トランジスタ６２
は、半導体基板６１上にゲート絶縁膜（図示せず）を介
して設けた複数のゲート電極６３と各ゲート電極６３の
両側における半導体基板６１の上層に形成したソース・
ドレイン領域６４，６５とにより構成されている。上記
トランジスタ６２の一部には、試験用トランジスタ７１
が接続されている。

【０００４】この試験用トランジスタ７１は、上記トラ
ンジスタ６２のソース・ドレイン領域６５のうちの一方
（図面では右上側のソース・ドレイン領域６５）に接続
するソース・ドレイン領域７２と、ゲート電極７３と、
当該ゲート電極７３に対して上記ソース・ドレイン領域
７２とは反対側の半導体基板６１の上層に形成したソー
ス・ドレイン領域７４とにより構成されている。またゲ
ート電極７３は、別の試験用トランジスタ（図示せず）
のゲート電極にゲート配線７５で接続されている。この
ゲート配線７５は、当該ゲート電極７３を形成する材料
と同様の、例えば導電性不純物を含む多結晶シリコンよ
りなり、素子分離領域６６上に配設されている。また上
記試験用トランジスタ７１のソース・ドレイン領域７４
には、センス用配線７６が接続されている。このセンス
用配線７６は、上記ゲート配線７５に対して例えば直角
方向に配設されている。

【０００５】上記試験用トランジスタ７１を用いたゲー
トアレイ６０の試験方法を簡単に説明する。試験では、
試験用トランジスタ７１のゲートをＯＮ状態にすると、
Ｙ点８１（トランジスタ６２のソース・ドレイン領域６
５）の電位と格子点８２（試験用トランジスタ７１のソ
ース・ドレイン領域７４）の電位とが同等になるので、
センス用配線７６で格子点８２の電位は検出できる。し
たがって、Ｙ点８１の電位も知ることができるので、ト
ランジスタ６２が良品であるかまたは不良品であるかが
判定できる。

【０００６】このクロスチェック法による試験時間は、
ゲート電極７３に接続するゲート配線７５の抵抗と当該
ゲート配線７５が配設される素子分離領域６６の膜厚と
に依存する。したがって、ゲートアレイ６０の各トラン
ジスタ６２を試験する時間を短くするには、ゲート配線
７５の抵抗を小さくして、ゲート配線７５が配設されて
いる素子分離領域６６の膜厚を厚くする必要がある。

【０００７】

【発明が解決しようとする課題】しかしながら、上記ク
ロスチェック法では、試験用トランジスタのゲート電極
は、通常導電性不純物を含む多結晶シリコンで形成され
ている。このため、ゲート電極のシート抵抗は数Ω／ｃ
ｍ² になる。またゲート配線が配設される素子分離領域
はおよそ５００ｎｍの膜厚を有する。このため、ゲート
アレイのチップサイズが大きくなると、ゲート電極を接
続するゲート配線が長くなるので、ゲート配線の抵抗が
大きくなる。ゲート配線の下の素子分離領域によって形
成される容量も大きくなる。このため、信号の伝達時間
が長くなるので、試験時間が長くかかる。

【０００８】本発明は、試験速度が速いゲートアレイ試
験用トランジスタを提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、ゲートア
レイ上に所定間隔に設けたもので当該ゲートアレイを構
成するトランジスタのソース・ドレイン領域に接続する
試験用トランジスタであって、ゲートアレイ上に層間絶
縁膜を形成するとともに、当該各試験用トランジスタの
ゲート電極よりも小さい抵抗値を有するもので各ゲート
電極に接続するゲート配線を層間絶縁膜上に設けたもの
である。

【００１０】

【作用】上記構成のゲートアレイ試験用トランジスタで
は、従来、試験用トランジスタのゲート電極を接続して
いたゲート配線の抵抗値よりも低い抵抗値を有するゲー
ト配線を、各試験用トランジスタのゲート電極に接続し
たことにより、信号の伝送速度が速くなる。この結果、
ゲートアレイの故障検出時間が短縮される。

【００１１】

【実施例】本発明の実施例を図１に示すレイアウト図お
よび図２に示すレイアウト図中のＡ−Ａ線概略断面図に
より説明する。図に示すように、ゲートアレイ１０は、
半導体基板１１に、縦横にかつ所定間隔に形成した複数
のトランジスタ１２より構成されている。各トランジス
タ１２は、ゲート電極１３と、その両側の半導体基板１
１の上層に形成したソース・ドレイン領域１４，１５と
により構成されている。

【００１２】上記一部のトランジスタ１２には、試験用
トランジスタ２１が接続されている。この試験用トラン
ジスタ２１は、ゲート電極２２と、その両側の半導体基
板１１の上層に形成したソース・ドレイン領域２３，２
４とにより構成されている。上記ソース・ドレイン領域
２３には、上記トランジスタ１２のソース・ドレイン領
域１５のうちの一方に接続する。

【００１３】上記試験用トランジスタ２１と上記ゲート
アレイ１０との上面には第１の層間絶縁膜３１（図１に
は図示せず）が形成されている。上記試験用トランジス
タ２１のソース・ドレイン領域２４上の第１の層間絶縁
膜３１には、第１のコンタクトホール３２が設けられて
いる。この第１のコンタクトホール３２を介してソース
・ドレイン領域２４に接続するセンス用配線４１が上記
第１の層間絶縁膜３１上に設けられている。また接地線
４２，電極線４３，ゲートアレイの素子に接続する配線
４４，４５，４６等も第１の層間絶縁膜３１上に設けら
れている。

【００１４】さらにセンス用配線４１，接地線４２，電
極線４３，配線４４，４５，４６等を覆う状態に第２の
層間絶縁膜３３（図１には図示せず）が設けられてい
る。上記試験用トランジスタ２１のゲート電極２２上の
第１の層間絶縁膜３１と第２の層間絶縁膜３３とには第
２のコンタクトホール３４が設けられている。この第２
のコンタクトホール３４を介して上記第２の層間絶縁膜
３１上には、各ゲート電極２２に接続するゲート配線４
７が設けられている。このゲート配線４７は、各ゲート
電極２２を形成する材料よりも低い抵抗値の材料とし
て、例えばアルミニウム合金またはアルミニウム等で形
成されている。

【００１５】上記試験用トランジスタ２１を用いたゲー
トアレイ１０の試験方法を簡単に説明する。試験では、
試験用トランジスタ２１のゲートをＯＮ状態にすると、
Ｙ点５１（トランジスタ１２と試験用トランジスタ２１
とが接続するソース・ドレイン領域１５）の電位と格子
点５２（試験用トランジスタ２１のソース・ドレイン領
域２４）の電位とが同等になる。このため、センス用配
線４１で格子点５２の電位は検出することにより、Ｙ点
５１の電位を知ることが可能になる。すなわち、トラン
ジスタ１２のソース・ドレイン領域１５の電位を知るこ
とができる。

【００１６】上記構成のゲートアレイ１０の試験用トラ
ンジスタ２１では、ゲート電極２２をゲート配線４７で
接続したことにより、試験用トランジスタ２１のゲート
への信号の伝達が速くなる。例えばゲート配線４７をア
ルミニウム合金で形成した場合、従来の導電性不純物を
ドーピングした多結晶シリコンよりも抵抗値がおよそ１
／１０になる。またゲート配線４７が第２層間絶縁膜３
３上に形成されるために、ゲート配線４７の下方の絶縁
膜としての厚さを、従来の素子分離領域の厚さよりも十
分に厚くすることが可能になる。このため、容量は１０
％〜１５％程度低減される。よって、ゲートアレイの試
験時間は大幅に短縮される。

【００１７】次に上記ゲート配線４７の製造方法の概略
を、図３の製造工程図により説明する。図３の（１）に
示すように、通常のプロセス技術によって、ゲートアレ
イのトランジスタ（図示せず）と試験用トランジスタ２
１とを、半導体基板１１に形成する。

【００１８】その後、図３の（２）に示すように、例え
ば化学的気相成長法によって、試験用トランジスタ２１
のゲート電極２２等を覆う状態に第１の層間絶縁膜３１
を成膜した後、通常のホトリソグラフィー技術とエッチ
ングとによって、第１のコンタクトホール（図示せず）
を形成する。そして通常の配線形成技術によって、セン
ス用配線４１，接地線４２等を形成する。

【００１９】次いで図３の（３）に示すように、例えば
化学的気相成長法によって、センス用配線４１，接地線
４２等を覆う状態に第２の層間絶縁膜３３を成膜した
後、通常のホトリソグラフィー技術とエッチングとによ
って、ゲート電極２２上の第１，第２の層間絶縁膜３
１，３３に第２のコンタクトホール３４を形成する。そ
の後通常の配線形成技術によって、上記第２のコンタク
トホール３４を通じてゲート電極２２に接続するゲート
配線４７を形成する。

【００２０】

【発明の効果】以上、説明したように本発明によれば、
試験用トランジスタのゲート電極の抵抗値よりも低い抵
抗値を有するゲート配線を、各試験用トランジスタのゲ
ート電極に接続し、またゲート配線下の絶縁膜の厚さを
厚くして容量を小さくしたので、ゲート電極への信号の
伝送速度が速くなる。よって、ゲートアレイの試験時間
の短縮が図れる。

【図面の簡単な説明】

【図１】実施例のレイアウト図である。

【図２】実施例のレイアウト図中のＡ−Ａ線概略断面図
である。

【図３】ゲート配線の製造工程図である。

【図４】従来例のレイアウト図である。

【符号の説明】

１０ ゲートアレイ １２ トランジ
スタ １５ ソース・ドレイン領域 ２１ 試験用ト
ランジスタ ２２ ゲート電極 ２３ ソース・
ドレイン領域 ３３ 第２の層間絶縁膜 ４７ ゲート配
線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ゲートアレイ上に所定間隔に設けたもの
   で、当該ゲートアレイを構成するトランジスタのソース
   ・ドレイン領域の一方に接続する試験用トランジスタに
   おいて、 前記ゲートアレイ上に層間絶縁膜を設けるとともに、前
   記各試験用トランジスタのゲート電極よりも小さい抵抗
   値を有するもので各ゲート電極に接続するゲート配線を
   前記層間絶縁膜上に設けたことを特徴とするゲートアレ
   イ試験用トランジスタ。