JP2602007B2 - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JP2602007B2 JP2602007B2 JP7207357A JP20735795A JP2602007B2 JP 2602007 B2 JP2602007 B2 JP 2602007B2 JP 7207357 A JP7207357 A JP 7207357A JP 20735795 A JP20735795 A JP 20735795A JP 2602007 B2 JP2602007 B2 JP 2602007B2
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- Japan
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- film
- wiring
- metal wiring
- forming
- thin film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アモルファスシリ
コン膜を用いた素子と多層金属配線を有する薄膜半導体
装置の製造方法に関する。
コン膜を用いた素子と多層金属配線を有する薄膜半導体
装置の製造方法に関する。
【０００２】
【従来の技術】近年半導体集積回路技術の進歩に伴な
い、その集積密度及び集積素子数の増加や、素子の大面
積化が著しい。このような集積化の進歩に伴ない、各素
子間の電気配線は複雑化し、従来の単層の金属配線か
ら、２層以上の多層配線が必要となり、種々の方法が行
なわれている。このような事情はアモルファスシリコン
（ａ−Ｓｉ）膜を用いて薄膜電解効果トランジスタ（Ｔ
ＦＴ）等の素子を集積形成する薄膜半導体装置において
も同様である。
い、その集積密度及び集積素子数の増加や、素子の大面
積化が著しい。このような集積化の進歩に伴ない、各素
子間の電気配線は複雑化し、従来の単層の金属配線か
ら、２層以上の多層配線が必要となり、種々の方法が行
なわれている。このような事情はアモルファスシリコン
（ａ−Ｓｉ）膜を用いて薄膜電解効果トランジスタ（Ｔ
ＦＴ）等の素子を集積形成する薄膜半導体装置において
も同様である。
【０００３】薄膜半導体装置においては、通常安価なガ
ラス基板が用いられ、この上に薄膜技術で素子及び配線
が形成される。この場合、多層金属配線を形成するため
の層間絶縁膜としては、基板や既に形成された金属配線
材料を溶融しない程度の温度領域で、ＣＶＤ法、スパッ
ター等で形成されるＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜等が主に
用いられている。この様な層間絶縁膜は、例えばシリコ
ンの高温酸化による酸化膜と異なりピンホールが多く、
このピンホール部を通して上下の金属配線層が電気的に
短絡する場合がある。特に高集積密度あるいは大面積基
板においては、このピンホールによる多層金属配線の短
絡の確率は非常に高くなり、歩留まり低下の大きな原因
となっている。
ラス基板が用いられ、この上に薄膜技術で素子及び配線
が形成される。この場合、多層金属配線を形成するため
の層間絶縁膜としては、基板や既に形成された金属配線
材料を溶融しない程度の温度領域で、ＣＶＤ法、スパッ
ター等で形成されるＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜等が主に
用いられている。この様な層間絶縁膜は、例えばシリコ
ンの高温酸化による酸化膜と異なりピンホールが多く、
このピンホール部を通して上下の金属配線層が電気的に
短絡する場合がある。特に高集積密度あるいは大面積基
板においては、このピンホールによる多層金属配線の短
絡の確率は非常に高くなり、歩留まり低下の大きな原因
となっている。
【０００４】
【発明が解決しようとする課題】従来の薄膜半導体装置
では層間絶縁膜のピンホール部を介して上下の金属配線
間が電気的に短絡する場合があり、特に高集積密度ある
いは大面積基板においては、このピンホールによる多層
金属配線の短絡の確率は非上に大きくなり、歩留まり低
下の大きな原因になるという問題があった。
では層間絶縁膜のピンホール部を介して上下の金属配線
間が電気的に短絡する場合があり、特に高集積密度ある
いは大面積基板においては、このピンホールによる多層
金属配線の短絡の確率は非上に大きくなり、歩留まり低
下の大きな原因になるという問題があった。
【０００５】本発明は、上記問題点に鑑みてなされたも
ので、上述した従来の欠点を改良し、多層の金属配線間
の電気的短絡を効果的に防止し得る歩留まり向上に適し
た構造の薄膜半導体装置の製造方法を新たな工程を付加
することなく提供する事を目的とする。
ので、上述した従来の欠点を改良し、多層の金属配線間
の電気的短絡を効果的に防止し得る歩留まり向上に適し
た構造の薄膜半導体装置の製造方法を新たな工程を付加
することなく提供する事を目的とする。
【０００６】本発明は、基板上に第１の金属配線層を形
成する工程と、この第１の金属配線層上に層間絶縁膜を
形成する工程と、ついでこの層間絶縁膜上にアンドープ
のアモルファスシリコン膜とｎ+ アモルファスシリコン
膜を順次積層して薄膜電界効果トランジスタのチャネル
部となる第１の積層膜及びこの第１の積層膜から分離し
且つ前記第１の金属配線層上に位置する第２の積層膜を
形成する工程と、この後前記第１の積層膜に接続される
ソース・ドレイン電極を形成すると共に前記第２の積層
膜を介して前記第１の金属配線層と交差する第２の金属
配線層を形成する工程とを具備することを特徴とする薄
膜半導体装置の製造方法を提供するものである。
成する工程と、この第１の金属配線層上に層間絶縁膜を
形成する工程と、ついでこの層間絶縁膜上にアンドープ
のアモルファスシリコン膜とｎ+ アモルファスシリコン
膜を順次積層して薄膜電界効果トランジスタのチャネル
部となる第１の積層膜及びこの第１の積層膜から分離し
且つ前記第１の金属配線層上に位置する第２の積層膜を
形成する工程と、この後前記第１の積層膜に接続される
ソース・ドレイン電極を形成すると共に前記第２の積層
膜を介して前記第１の金属配線層と交差する第２の金属
配線層を形成する工程とを具備することを特徴とする薄
膜半導体装置の製造方法を提供するものである。
【０００７】
（実施例１）以下、本発明の詳細を実施例にて説明す
る。
る。
【０００８】図１（ａ），（ｂ）は、本発明による実施
例を概略的に示すもので（ａ）は平面図、（ｂ）はその
Ａ−Ａ´断面図である。これを製造工程にしたがって説
明すると次の通りである。
例を概略的に示すもので（ａ）は平面図、（ｂ）はその
Ａ−Ａ´断面図である。これを製造工程にしたがって説
明すると次の通りである。
【０００９】まず、ガラス基板１上に１５００Ａ（以
下、オングストロームをＡと省略する）のＡｌ膜を蒸着
し、ＴＦＴのゲート電極２1 及び他の配線２2 をパター
ニングする。ここで、２1 及び２2 が第１の金属配線層
である。次に全面にＲＦスパッタ法またはＣＶＤ法によ
る厚さ３０００ＡのＳｉＯ2 膜３を堆積させる。このＳ
ｉＯ2 膜３はＴＦＴのゲート絶縁膜及び層間絶縁膜とな
る。第１層及び第２層の配線の電気的接続が必要なとき
は、このＳｉＯ2 膜３にコンタクト用の穴をあけてお
く。次に、厚さ２０００Ａの不純物を添加しないａ−Ｓ
ｉ膜、続いてＰをドープした５００Ａのａ−Ｓｉ膜を堆
積させ、パターニングにより、ＴＦＴのチャネル部及び
多層配線の交差する部分にこれらの積層膜を残す。
４1 、４2 がそれぞれＴＦＴ用、短絡防止用のアンドー
プａ−Ｓｉ膜であり、５はｎ+ ａ−Ｓｉ膜である。ここ
で、４1 と５が第１の積層膜、４2 と５が第２の積層膜
である。次に、第２の配線材料であるＡｌを厚さ４００
０Ａ蒸着して、パターニングによりソース電極配線６1
及びドレイン電極配線６2 を形成する。ここで、６1 及
び６2 が第２の金属配線層である。第２の金属配線層ド
レイン電極配線６2 は第１層の配線２2 上を横切るよう
に置設されている。最後に、この第２層電極配線をマス
タとしてｎ+ ａ−Ｓｉ膜５をＣＤＥによりエッチングし
て、ＴＦＴ回路が完成する。なお、ｎ+ ａ−Ｓｉ膜は、
電極配線６1 、、６2 のａ−Ｓｉ膜４1 に対するオーミ
ックコンタクトを良好なものとするための層である。
下、オングストロームをＡと省略する）のＡｌ膜を蒸着
し、ＴＦＴのゲート電極２1 及び他の配線２2 をパター
ニングする。ここで、２1 及び２2 が第１の金属配線層
である。次に全面にＲＦスパッタ法またはＣＶＤ法によ
る厚さ３０００ＡのＳｉＯ2 膜３を堆積させる。このＳ
ｉＯ2 膜３はＴＦＴのゲート絶縁膜及び層間絶縁膜とな
る。第１層及び第２層の配線の電気的接続が必要なとき
は、このＳｉＯ2 膜３にコンタクト用の穴をあけてお
く。次に、厚さ２０００Ａの不純物を添加しないａ−Ｓ
ｉ膜、続いてＰをドープした５００Ａのａ−Ｓｉ膜を堆
積させ、パターニングにより、ＴＦＴのチャネル部及び
多層配線の交差する部分にこれらの積層膜を残す。
４1 、４2 がそれぞれＴＦＴ用、短絡防止用のアンドー
プａ−Ｓｉ膜であり、５はｎ+ ａ−Ｓｉ膜である。ここ
で、４1 と５が第１の積層膜、４2 と５が第２の積層膜
である。次に、第２の配線材料であるＡｌを厚さ４００
０Ａ蒸着して、パターニングによりソース電極配線６1
及びドレイン電極配線６2 を形成する。ここで、６1 及
び６2 が第２の金属配線層である。第２の金属配線層ド
レイン電極配線６2 は第１層の配線２2 上を横切るよう
に置設されている。最後に、この第２層電極配線をマス
タとしてｎ+ ａ−Ｓｉ膜５をＣＤＥによりエッチングし
て、ＴＦＴ回路が完成する。なお、ｎ+ ａ−Ｓｉ膜は、
電極配線６1 、、６2 のａ−Ｓｉ膜４1 に対するオーミ
ックコンタクトを良好なものとするための層である。
【００１０】このような構成とすれば、交差する配線２
2 と６2 間は、ＳｉＯ2 膜３にピンホールがあったとし
ても、ａ−Ｓｉ膜４2 によって電気的短絡が防止され
る。図２は、ＳｉＯ2 膜３にピンホールがあった場合の
配線２2 と６2 間の短絡抵抗Ｒ s とピンホールの大きさ
との関係を、介在させるａ−Ｓｉ膜４2 の比抵抗ρをパ
ラメータとして示したものである。横軸にはピンホール
の面積と共にピンホールが理想的な円形としたときの直
径を併せて示したものである。図２から明らかなよう
に、ピンホールが極端に大きくない限り、例えば直径１
０μｍ以下であれば、ａ−Ｓｉ膜４2 による層間絶縁特
性は十分確保できることが分かる。
2 と６2 間は、ＳｉＯ2 膜３にピンホールがあったとし
ても、ａ−Ｓｉ膜４2 によって電気的短絡が防止され
る。図２は、ＳｉＯ2 膜３にピンホールがあった場合の
配線２2 と６2 間の短絡抵抗Ｒ s とピンホールの大きさ
との関係を、介在させるａ−Ｓｉ膜４2 の比抵抗ρをパ
ラメータとして示したものである。横軸にはピンホール
の面積と共にピンホールが理想的な円形としたときの直
径を併せて示したものである。図２から明らかなよう
に、ピンホールが極端に大きくない限り、例えば直径１
０μｍ以下であれば、ａ−Ｓｉ膜４2 による層間絶縁特
性は十分確保できることが分かる。
【００１１】またこの実施例によれば、ａ−Ｓｉ膜が低
温でかつ大面積に均質性よく形成できることから、多数
の薄膜素子や複雑な多層配線を有する薄膜集積回路に適
用して大きな効果が得られる。
温でかつ大面積に均質性よく形成できることから、多数
の薄膜素子や複雑な多層配線を有する薄膜集積回路に適
用して大きな効果が得られる。
【００１２】更にまた、短絡防止用のａ−Ｓｉ膜とし
て、ＴＦＴに用いるａ−Ｓｉ膜と同時に形成したものを
用いれば、従来の薄膜集積回路の製造工程を何ら格別な
工程を付加する必要はなく、容易に薄膜集積回路の歩留
り向上、信頼性向上を図ることができる。
て、ＴＦＴに用いるａ−Ｓｉ膜と同時に形成したものを
用いれば、従来の薄膜集積回路の製造工程を何ら格別な
工程を付加する必要はなく、容易に薄膜集積回路の歩留
り向上、信頼性向上を図ることができる。
【００１３】尚、実施例では、第１層配線２2 と第２層
配線６2 の交差部の面積より大きく短絡防止用ａ−Ｓｉ
膜４2 を残しているが、これは少なくとも交差部をカバ
ーする大きさであればよい。また、ａ−Ｓｉ膜は一般的
に高い光導電特性を有するが、配線の交差部では外部光
が配線により遮蔽されているので問題はない。また、実
施例では、配線の交差部に層間絶縁膜と上部配線との間
にａ−Ｓｉ膜を介在させているが、これは層間絶縁膜と
下部配線との間に介在させてもよいし、両方に介在させ
てもよい。さらに層間絶縁膜としては、低温での薄膜形
成技術を用いるものであれば、ＳｉＯ2 膜の他、Ｓｉ3
Ｎ4 膜など他の絶縁膜を利用する場合にも本発明は有用
である。
配線６2 の交差部の面積より大きく短絡防止用ａ−Ｓｉ
膜４2 を残しているが、これは少なくとも交差部をカバ
ーする大きさであればよい。また、ａ−Ｓｉ膜は一般的
に高い光導電特性を有するが、配線の交差部では外部光
が配線により遮蔽されているので問題はない。また、実
施例では、配線の交差部に層間絶縁膜と上部配線との間
にａ−Ｓｉ膜を介在させているが、これは層間絶縁膜と
下部配線との間に介在させてもよいし、両方に介在させ
てもよい。さらに層間絶縁膜としては、低温での薄膜形
成技術を用いるものであれば、ＳｉＯ2 膜の他、Ｓｉ3
Ｎ4 膜など他の絶縁膜を利用する場合にも本発明は有用
である。
【００１４】
【発明の効果】本発明によれば、層間絶縁膜のピンホー
ルが著しく大きくない場合には、多層金属配線間の電気
的短絡を効果的に防止することができる。これはａ−Ｓ
ｉ膜の比抵抗がアンドープ膜のとき１０8 〜１０13Ωcm
と非常に大きく、且つ、ａ−Ｓｉ膜が低温でピンホール
等の欠陥も少なく形成できるためである。低温形成が可
能なことから１０×１０cm2 を越えるような大面積の領
域への適用も比較的容易であるため、大面積基板上の多
層配線も安定に形成することができる。また短絡防止の
ためのａ−Ｓｉ膜として、素子形成用ａ−Ｓｉ膜をその
まま用いれば、薄膜半導体装置の製造工程を何ら複雑に
することなくその信頼性、歩留りの向上が図れる。
ルが著しく大きくない場合には、多層金属配線間の電気
的短絡を効果的に防止することができる。これはａ−Ｓ
ｉ膜の比抵抗がアンドープ膜のとき１０8 〜１０13Ωcm
と非常に大きく、且つ、ａ−Ｓｉ膜が低温でピンホール
等の欠陥も少なく形成できるためである。低温形成が可
能なことから１０×１０cm2 を越えるような大面積の領
域への適用も比較的容易であるため、大面積基板上の多
層配線も安定に形成することができる。また短絡防止の
ためのａ−Ｓｉ膜として、素子形成用ａ−Ｓｉ膜をその
まま用いれば、薄膜半導体装置の製造工程を何ら複雑に
することなくその信頼性、歩留りの向上が図れる。
【図１】本発明の実施例を示す平面図とそのＡ−Ａ´断
面図
面図
【図２】ａ−Ｓｉ膜による配線層間の短絡抵抗のデータ
を示す図
を示す図
１ …ガラス基板 ２1 …ゲート電極 ２2 …配線 ３ …ＳｉＯ2 膜（層間絶縁膜兼ゲート絶縁膜） ４1 、４2 …アンドープａ−Ｓｉ膜 ６1 …ソース電極配線 ６2 …ドレイン電極配線 １５…Ｐドープａ−Ｓｉ膜
Claims (1)
- 【請求項１】基板上に第１の金属配線層を形成する工程
と、この第１の金属配線層上に層間絶縁膜を形成する工
程と、ついでこの層間絶縁膜上にアンドープのアモルフ
ァスシリコン膜とｎ+ アモルファスシリコン膜を順次積
層して薄膜電界効果トランジスタのチャネル部となる第
１の積層膜及びこの第１の積層膜から分離し且つ前記第
１の金属配線層上に位置する第２の積層膜を形成する工
程と、 この後前記第１の積層膜に接続されるソース・ドレイン
電極を形成すると共に前記第２の積層膜を介して前記第
１の金属配線層と交差する第２の金属配線層を形成する
工程とを具備することを特徴とする薄膜半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7207357A JP2602007B2 (ja) | 1995-07-24 | 1995-07-24 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7207357A JP2602007B2 (ja) | 1995-07-24 | 1995-07-24 | 薄膜半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072420A Division JPS58190042A (ja) | 1982-04-28 | 1982-04-28 | 薄膜半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855997A JPH0855997A (ja) | 1996-02-27 |
| JP2602007B2 true JP2602007B2 (ja) | 1997-04-23 |
Family
ID=16538397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7207357A Expired - Lifetime JP2602007B2 (ja) | 1995-07-24 | 1995-07-24 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602007B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS56140321A (en) * | 1980-04-01 | 1981-11-02 | Canon Inc | Display device |
| JPS5715469A (en) * | 1980-07-02 | 1982-01-26 | Matsushita Electric Ind Co Ltd | Thin film transistor for transmission type display panel and manufacture thereof |
-
1995
- 1995-07-24 JP JP7207357A patent/JP2602007B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0855997A (ja) | 1996-02-27 |
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