JPH0352228B2 - - Google Patents
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- JPH0352228B2 JPH0352228B2 JP57072420A JP7242082A JPH0352228B2 JP H0352228 B2 JPH0352228 B2 JP H0352228B2 JP 57072420 A JP57072420 A JP 57072420A JP 7242082 A JP7242082 A JP 7242082A JP H0352228 B2 JPH0352228 B2 JP H0352228B2
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Landscapes
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アモルフアスシリコン膜を用いた素
子と多層金属配線を有する薄膜半導体装置に関す
る。
子と多層金属配線を有する薄膜半導体装置に関す
る。
近年半導体集積回路技術の進歩に伴ない、その
集積密度及び集積素子数の増加や、素子の大面積
化が著しい。このような集積化の進歩に伴ない、
各素子間の電気配線は複雑化し、従来の単層の金
属配線から、二層以上の多層配線が必要となり、
種々の方法が行なわれている。このような事情は
アモルフアスシリコン（ａ−Si）膜を用いて薄膜
電界効果トランジスタ（TFT）等の素子を集積
形成する薄膜半導体装置においても同様である。
集積密度及び集積素子数の増加や、素子の大面積
化が著しい。このような集積化の進歩に伴ない、
各素子間の電気配線は複雑化し、従来の単層の金
属配線から、二層以上の多層配線が必要となり、
種々の方法が行なわれている。このような事情は
アモルフアスシリコン（ａ−Si）膜を用いて薄膜
電界効果トランジスタ（TFT）等の素子を集積
形成する薄膜半導体装置においても同様である。
薄膜半導体装置においては、通常安価なガラス
基板が用いられ、この上に薄膜技術で素子および
配線が形成される。この場合、多層金属配線を形
成するための層間絶縁膜としては、基板や既に形
成された金属配線材料を溶融しない程度の温度領
域で、CVD法、スパツター等で形成されるSiO2
層、Si3N4膜等が主に用いられている。この様な
層間絶縁膜は、例えばシリコンの高温酸化による
酸化膜と異なりピンホールが多く、このピンホー
ル部を通して上下の金属配線層が電気的に短絡す
る場合がある。特に高集積密度あるいは大面積基
板においては、このピンホールによる多層金属配
線の短絡の確率は非常に高くなり、歩留り低下の
大きな原因となつている。
基板が用いられ、この上に薄膜技術で素子および
配線が形成される。この場合、多層金属配線を形
成するための層間絶縁膜としては、基板や既に形
成された金属配線材料を溶融しない程度の温度領
域で、CVD法、スパツター等で形成されるSiO2
層、Si3N4膜等が主に用いられている。この様な
層間絶縁膜は、例えばシリコンの高温酸化による
酸化膜と異なりピンホールが多く、このピンホー
ル部を通して上下の金属配線層が電気的に短絡す
る場合がある。特に高集積密度あるいは大面積基
板においては、このピンホールによる多層金属配
線の短絡の確率は非常に高くなり、歩留り低下の
大きな原因となつている。
本発明は上述した従来の欠点を改良し、多層の
金属配線間の電気的短絡を効果的に防止し得る構
造とした薄膜半導体装置を提供するものである。
金属配線間の電気的短絡を効果的に防止し得る構
造とした薄膜半導体装置を提供するものである。
本発明は、絶縁性基板上にａ−Si膜を用いた素
子と多層金属配線を形成してなる薄膜半導体装置
において、多層金属配線層の各交差部に、SiO2
あるいはSi3N4などの層間絶縁層の他に、不純物
を特に添加していない高抵抗のａ−Si膜とn+型ａ
−Si膜を介在させることを特徴としている。この
ａ−Si膜はSiH4のグロー放電分解法、CVD法、
スパツター法などで形成したTFT等の素子用ａ
−Si膜を選択的に多層配線の交差部に残すように
パターニングして用いることができる。またこの
場合の膜質を良好にするため、Ｈ、Ｆ等を含ませ
ることが望ましい。
子と多層金属配線を形成してなる薄膜半導体装置
において、多層金属配線層の各交差部に、SiO2
あるいはSi3N4などの層間絶縁層の他に、不純物
を特に添加していない高抵抗のａ−Si膜とn+型ａ
−Si膜を介在させることを特徴としている。この
ａ−Si膜はSiH4のグロー放電分解法、CVD法、
スパツター法などで形成したTFT等の素子用ａ
−Si膜を選択的に多層配線の交差部に残すように
パターニングして用いることができる。またこの
場合の膜質を良好にするため、Ｈ、Ｆ等を含ませ
ることが望ましい。
本発明によれば、層間絶縁膜のピンホールが著
しく大きくない場合には、多層金属配線間の電気
的短絡を効果的に防ぐことができる。これはａ−
Si膜の比抵抗がアンドープ膜のとき108〜1013Ω
cmと非常に大きく、かつ、ａ−Si膜が低温でピン
ホール等の欠陥も少なく形成できるためである。
低温形成が可能なことから10×10cm2を越えるよう
な大面積の領域への適用も比較的容易であるた
め、大面積基板上の多層配線も安定に形成するこ
とができる。また短絡防止のためのａ−Si膜とし
て、素子形成用ａ−Si膜をそのまま用いれば、薄
膜半導体装置の製造工程を何ら複雑にすることな
くその信頼性、歩留りの向上が図れる。
しく大きくない場合には、多層金属配線間の電気
的短絡を効果的に防ぐことができる。これはａ−
Si膜の比抵抗がアンドープ膜のとき108〜1013Ω
cmと非常に大きく、かつ、ａ−Si膜が低温でピン
ホール等の欠陥も少なく形成できるためである。
低温形成が可能なことから10×10cm2を越えるよう
な大面積の領域への適用も比較的容易であるた
め、大面積基板上の多層配線も安定に形成するこ
とができる。また短絡防止のためのａ−Si膜とし
て、素子形成用ａ−Si膜をそのまま用いれば、薄
膜半導体装置の製造工程を何ら複雑にすることな
くその信頼性、歩留りの向上が図れる。
以下、本発明の詳細を実施例にて説明する。第
１図ａ，ｂは、本発明による一実施例を概略的に
示すものでａは平面図、ｂはそのＡ−A′断面図
である。これを製造工程に従つて説明すると次の
とおりである。ガラス基板１上にまず1500Åの
Al膜を蒸着し、TFTのゲート電極２１及び他の
配線２２をパターニングする。次に全面にRFス
パツタ法またはCVD法による厚さ3000ÅのSiO2
膜３を堆積させる。このSiO2膜３はTFTのゲー
ト絶縁膜および層間絶縁膜となる。第１層及び第
２層の配線の電気的接続が必要なときは、この
SiO2膜３にコンタクト用の穴をあけておく。次
に、厚さ2000Åの不純物を添加しないａ−Si膜、
続いてＰをドープした500Åのａ−Si膜を堆積さ
せ、パターニングにより、TFTのチヤンネル部
及び多層配線の交差する部分にこれらの積層膜を
のこす。４1，４2がそれぞれTFT用、短絡防止
用のアンドープａ−Si膜であり、５はn+a−Si膜
である。次に、第２の配線材料であるAlを厚さ
4000Å蒸着して、パターニングによりソース電極
配線６1およびソース電極配線６2を形成する。ソ
ース電極配線６2は第１層の配線２2上を横切るよ
うに配設されている。最後に、この第２層電極手
段をマスクとしてn+a−Si膜５をCDEによりエツ
チングして、TFT回路が完成する。なお、n+a−
Si膜５は、電極配線６1，６2のａ−Si膜４1に対
するオーミツクコンタクトを良好なものとするた
めの層である。
１図ａ，ｂは、本発明による一実施例を概略的に
示すものでａは平面図、ｂはそのＡ−A′断面図
である。これを製造工程に従つて説明すると次の
とおりである。ガラス基板１上にまず1500Åの
Al膜を蒸着し、TFTのゲート電極２１及び他の
配線２２をパターニングする。次に全面にRFス
パツタ法またはCVD法による厚さ3000ÅのSiO2
膜３を堆積させる。このSiO2膜３はTFTのゲー
ト絶縁膜および層間絶縁膜となる。第１層及び第
２層の配線の電気的接続が必要なときは、この
SiO2膜３にコンタクト用の穴をあけておく。次
に、厚さ2000Åの不純物を添加しないａ−Si膜、
続いてＰをドープした500Åのａ−Si膜を堆積さ
せ、パターニングにより、TFTのチヤンネル部
及び多層配線の交差する部分にこれらの積層膜を
のこす。４1，４2がそれぞれTFT用、短絡防止
用のアンドープａ−Si膜であり、５はn+a−Si膜
である。次に、第２の配線材料であるAlを厚さ
4000Å蒸着して、パターニングによりソース電極
配線６1およびソース電極配線６2を形成する。ソ
ース電極配線６2は第１層の配線２2上を横切るよ
うに配設されている。最後に、この第２層電極手
段をマスクとしてn+a−Si膜５をCDEによりエツ
チングして、TFT回路が完成する。なお、n+a−
Si膜５は、電極配線６1，６2のａ−Si膜４1に対
するオーミツクコンタクトを良好なものとするた
めの層である。
このような構成とすれば、交差する配線２2と
６2間は、SiO2層３にピンホールがあつたとして
も、ａ−Si膜４2によつて電気的短絡が防止され
る。第２図は、SiO2膜３にピンホールがあつた
場合の配線２6，６2間の短絡抵抗Rsとピンホール
の大きさとの関係を、介在させるａ−Si膜４2の
比抵抗ρをパラメータとして示したものである。
横軸にはピンホールの面積と共にピンホールが理
想的な円形としたときの直径を併せて示してあ
る。第２図から明らかなように、ピンホールが極
端に大きくない限り、例えば直径10μｍ以下であ
れば、ａ−Si膜４2による層間絶縁特性は十分確
保できることがわかる。
６2間は、SiO2層３にピンホールがあつたとして
も、ａ−Si膜４2によつて電気的短絡が防止され
る。第２図は、SiO2膜３にピンホールがあつた
場合の配線２6，６2間の短絡抵抗Rsとピンホール
の大きさとの関係を、介在させるａ−Si膜４2の
比抵抗ρをパラメータとして示したものである。
横軸にはピンホールの面積と共にピンホールが理
想的な円形としたときの直径を併せて示してあ
る。第２図から明らかなように、ピンホールが極
端に大きくない限り、例えば直径10μｍ以下であ
れば、ａ−Si膜４2による層間絶縁特性は十分確
保できることがわかる。
またこの実施例によれば、ａ−Si膜が低温でか
つ大面積に均質性よく形成できることから、多数
の薄膜素子や複雑な多層配線を有する薄膜集積回
路に適用して大きな効果が得られる。
つ大面積に均質性よく形成できることから、多数
の薄膜素子や複雑な多層配線を有する薄膜集積回
路に適用して大きな効果が得られる。
更にまた、短絡防止用のａ−Si膜として、
TFTに用いるａ−Si膜と同時に形成したものを
用いれば、従来の薄膜集積回路の製造工程に何ら
格別な工程を付加する必要はなく、容易に薄膜集
積回路の歩留り向上、信頼性向上を図ることがで
きる。
TFTに用いるａ−Si膜と同時に形成したものを
用いれば、従来の薄膜集積回路の製造工程に何ら
格別な工程を付加する必要はなく、容易に薄膜集
積回路の歩留り向上、信頼性向上を図ることがで
きる。
なお実施例では、第１層配線２2と第２層配線
６2の交差部の面積より大きく短絡防止用ａ−Si
膜４2を残しているが、これは少なくとも交差部
をカバーする大きさであればよい。また、ａ−Si
膜は一般に高い光導電特性を有するが、配線の交
差部では外部光が配線によりしやへいされている
ので問題はない。また実施例では、配線の交差部
の層間絶縁膜と上部配線との間にａ−Si膜を介在
させているが、これは層間絶縁膜と下部配線との
間に介在させてもよいし、両方に介在させてもよ
い。更に層間絶縁膜としては、低温での薄膜形成
技術を用いるものであればSiO2膜の他、Si3N4膜
など他の絶縁膜を利用する場合にも本発明は有用
である。
６2の交差部の面積より大きく短絡防止用ａ−Si
膜４2を残しているが、これは少なくとも交差部
をカバーする大きさであればよい。また、ａ−Si
膜は一般に高い光導電特性を有するが、配線の交
差部では外部光が配線によりしやへいされている
ので問題はない。また実施例では、配線の交差部
の層間絶縁膜と上部配線との間にａ−Si膜を介在
させているが、これは層間絶縁膜と下部配線との
間に介在させてもよいし、両方に介在させてもよ
い。更に層間絶縁膜としては、低温での薄膜形成
技術を用いるものであればSiO2膜の他、Si3N4膜
など他の絶縁膜を利用する場合にも本発明は有用
である。
第１図ａ，ｂは本発明の一実施例を示す平面図
とそのＡ−A′断面図、第２図はａ−Si膜による
配線層間の短絡抵抗のデータを示す図である。 １……ガラス基板、２1……ゲート電極、２2…
…配線、３……SiO2膜（層間絶縁膜兼ゲート絶
縁膜）、４1，４2……アンドープａ−Si膜、１５
……Ｐドープａ−Si膜、６1……ソース電極配線、
６2……ドレイン電極配線。
とそのＡ−A′断面図、第２図はａ−Si膜による
配線層間の短絡抵抗のデータを示す図である。 １……ガラス基板、２1……ゲート電極、２2…
…配線、３……SiO2膜（層間絶縁膜兼ゲート絶
縁膜）、４1，４2……アンドープａ−Si膜、１５
……Ｐドープａ−Si膜、６1……ソース電極配線、
６2……ドレイン電極配線。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性基板上にアモルフアスシリコン膜を用
いた素子と多層金属配線を形成してなる薄膜半導
体装置において、前記多層金属配線の各交差部に
アンドープのアモルフアスシリコン膜とn+型ア
モルフアスシリコン膜を介在させたことを特徴と
する薄膜半導体装置。 ２ 前記素子は薄膜電界効果トランジスタであ
り、前記多層配線の交差部に設けられたアモルフ
アスシリコン膜はこの電界効果トランジスタに用
いたアモルフアスシリコン膜と同時に形成された
ものである特許請求の範囲第１項記載の薄膜半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072420A JPS58190042A (ja) | 1982-04-28 | 1982-04-28 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072420A JPS58190042A (ja) | 1982-04-28 | 1982-04-28 | 薄膜半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7207357A Division JP2602007B2 (ja) | 1995-07-24 | 1995-07-24 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58190042A JPS58190042A (ja) | 1983-11-05 |
| JPH0352228B2 true JPH0352228B2 (ja) | 1991-08-09 |
Family
ID=13488769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072420A Granted JPS58190042A (ja) | 1982-04-28 | 1982-04-28 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58190042A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0656461B2 (ja) * | 1982-05-06 | 1994-07-27 | セイコーエプソン株式会社 | マトリックスアレー |
| JPS596578A (ja) * | 1982-07-02 | 1984-01-13 | Sanyo Electric Co Ltd | 電界効果型トランジスタアレイ |
| JPS599941A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JPS60189265A (ja) * | 1984-03-08 | 1985-09-26 | Matsushita Electric Ind Co Ltd | 薄膜電界効果型半導体装置 |
| JPS61116872A (ja) * | 1984-11-13 | 1986-06-04 | Sharp Corp | 薄膜トランジスタ |
| US5306648A (en) * | 1986-01-24 | 1994-04-26 | Canon Kabushiki Kaisha | Method of making photoelectric conversion device |
| JPH01134342A (ja) * | 1987-11-19 | 1989-05-26 | Sharp Corp | アクティブマトリクス基板 |
| KR100303446B1 (ko) * | 1998-10-29 | 2002-10-04 | 삼성전자 주식회사 | 액정표시장치용박막트랜지스터기판의제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS56140321A (en) * | 1980-04-01 | 1981-11-02 | Canon Inc | Display device |
-
1982
- 1982-04-28 JP JP57072420A patent/JPS58190042A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS56140321A (en) * | 1980-04-01 | 1981-11-02 | Canon Inc | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58190042A (ja) | 1983-11-05 |
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