JPS596578A - 電界効果型トランジスタアレイ - Google Patents
電界効果型トランジスタアレイInfo
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- JPS596578A JPS596578A JP57116031A JP11603182A JPS596578A JP S596578 A JPS596578 A JP S596578A JP 57116031 A JP57116031 A JP 57116031A JP 11603182 A JP11603182 A JP 11603182A JP S596578 A JPS596578 A JP S596578A
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- 230000005669 field effect Effects 0.000 title claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims description 14
- 238000003491 array Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 239000011159 matrix material Substances 0.000 abstract description 5
- 238000005530 etching Methods 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 238000009413 insulation Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 17
- 239000011521 glass Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電界効果型トランジスタアレイに関する〇
近時液晶マトリクス表示パネルの画素ごとに設けるスイ
ッチング素子としてアモルファスシリコンを用いた電界
効果型トランジスタ（ＦＥＴ）ｙＩｒ。
ッチング素子としてアモルファスシリコンを用いた電界
効果型トランジスタ（ＦＥＴ）ｙＩｒ。
使用する研究がなされている。この種液晶マトリクスパ
ネルは、一方の基板に全面電極を有し、他方の基板に行
列電極管形成して各交差点にＦ′Ｍ！Ｔを設け、さらに
とのＦＩＴに接続して画素となる表示電極を形成した構
造を有し、と几らの２枚の基板間隙に液晶を充填したも
のである０アモルファスシリコンＦＩＴは、透明な大型
基板に均質に形成できること、及びオン／オフ電流比が
大である等の利点を有し、この種パネルのスイッチング
素子として適している。然しなからアモルファスシリコ
ンＦｌ！！Ｔｔ透明ガラス基板上にマトリクス状に多数
整列配置さぜた場合ソース・ドレイン電極とゲート電極
の間及び、行・列電極交差部分で、リークを生じる惧れ
がある。即ち従来Ｌｖソース・ドレイン電極とゲート電
極との間に介在さぜら几る絶縁層として、酸化シリコン
Ｂ１０２やシＩＪコンナイトライドＢ１５Ｎ４が使用さ
れ、その膜質の均質化及び膜厚を厚くするこ乙に１９、
前述の欠点を生じない絶縁層を形成すべく努力がなされ
ている。然しシリコンナイトライドは約３５０°Ｃ以上
の温度で膜付けすると硬質のものが作製できるが、クラ
ンクが入りやすいという欠点が生じる。また酸化シリコ
ンも、約５００ ’Ｏ以下の熱ＣＶＤ法、スパッタ、プ
ラズマＣＶＤ法にＬＤ膜付けすることがで舎るが、その
膜厚を約６００ＯＡ程［［厚くしてもなおリークが発生
するという欠点がある。
ネルは、一方の基板に全面電極を有し、他方の基板に行
列電極管形成して各交差点にＦ′Ｍ！Ｔを設け、さらに
とのＦＩＴに接続して画素となる表示電極を形成した構
造を有し、と几らの２枚の基板間隙に液晶を充填したも
のである０アモルファスシリコンＦＩＴは、透明な大型
基板に均質に形成できること、及びオン／オフ電流比が
大である等の利点を有し、この種パネルのスイッチング
素子として適している。然しなからアモルファスシリコ
ンＦｌ！！Ｔｔ透明ガラス基板上にマトリクス状に多数
整列配置さぜた場合ソース・ドレイン電極とゲート電極
の間及び、行・列電極交差部分で、リークを生じる惧れ
がある。即ち従来Ｌｖソース・ドレイン電極とゲート電
極との間に介在さぜら几る絶縁層として、酸化シリコン
Ｂ１０２やシＩＪコンナイトライドＢ１５Ｎ４が使用さ
れ、その膜質の均質化及び膜厚を厚くするこ乙に１９、
前述の欠点を生じない絶縁層を形成すべく努力がなされ
ている。然しシリコンナイトライドは約３５０°Ｃ以上
の温度で膜付けすると硬質のものが作製できるが、クラ
ンクが入りやすいという欠点が生じる。また酸化シリコ
ンも、約５００ ’Ｏ以下の熱ＣＶＤ法、スパッタ、プ
ラズマＣＶＤ法にＬＤ膜付けすることがで舎るが、その
膜厚を約６００ＯＡ程［［厚くしてもなおリークが発生
するという欠点がある。
かかるアモルファスＦＩＴｉ、／［［晶マトリクスパネ
ルに使用し、ゲートライン２ＵＬ１本、ドレインライン
２５０本として設計すると、ゲート・ドレイン変差点は
、５００００カ所となる０このうち、１個のＦＥＥＴに
リークを生じたとすると、４４９１ｍ（２００＋２４９
）のＦＩＴに欠陥を生じることとなる。このリーク現象
は、空気中の塵埃、絶縁層のピンホール、或はアモルフ
ァスシリコンのエツチング液にＬる侵食等に起因する。
ルに使用し、ゲートライン２ＵＬ１本、ドレインライン
２５０本として設計すると、ゲート・ドレイン変差点は
、５００００カ所となる０このうち、１個のＦＥＥＴに
リークを生じたとすると、４４９１ｍ（２００＋２４９
）のＦＩＴに欠陥を生じることとなる。このリーク現象
は、空気中の塵埃、絶縁層のピンホール、或はアモルフ
ァスシリコンのエツチング液にＬる侵食等に起因する。
然しながら前述の原因を解消する対策を几てｔとしても
、絶縁層の膜質が悪いとなお多数のリークが発生する。
、絶縁層の膜質が悪いとなお多数のリークが発生する。
ガラス基板上にアモルファスシリコンのＦＥＴアレイを
作成するには、約５００’Ｏ以下の熱処理しかすること
ができず、酸化シリコンやシリコンナイトライドを熱処
理に１９強化することには限界があり、完全な絶縁層を
得ることはできない。
作成するには、約５００’Ｏ以下の熱処理しかすること
ができず、酸化シリコンやシリコンナイトライドを熱処
理に１９強化することには限界があり、完全な絶縁層を
得ることはできない。
本発明は、この工りな欠点を解消すべくなさ几たもので
あり、アモルファスシリコンがリーク阻止層としては友
らくことに着目し、従来、チャンネルに必要な部分０≠
１；形成さ几ていたアモルファスシリコン層を、ソース
・ドレイン電極下方、及び行列電極の交差点にも延ｆ、
せしめ、ソース・ゲート電極間、ドレイン・ゲート電極
間及び行・列電極間に絶縁層及びアモルファスシリコン
層の２層を形成したものである。
あり、アモルファスシリコンがリーク阻止層としては友
らくことに着目し、従来、チャンネルに必要な部分０≠
１；形成さ几ていたアモルファスシリコン層を、ソース
・ドレイン電極下方、及び行列電極の交差点にも延ｆ、
せしめ、ソース・ゲート電極間、ドレイン・ゲート電極
間及び行・列電極間に絶縁層及びアモルファスシリコン
層の２層を形成したものである。
以下図に基づいで実施例を説明する０第１図及び第２図
において、（１）はガラス板等の透明基板、（（））は
この透明基板１１１表面のＦＥＴ形成領域に選択的に被
着さ几たゲート電極で、行電極（Ｘ）ｔｃ接続さ几てい
る。これらのゲート電極（Ｇ）及び行電極（Ｘ）は、Ｉ
ＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ ０ｘｉｄｅ）の蒸着
或はスパッタに１η形底さ几る。（２）はゲート電極（
Ｇ）及び行電極００ｔ−覆って基板１１）表面に形成さ
ＴＬｆｉｓｉ０２膜で、熱ＣＶＤ法或はプラズマＣＶＤ
法により約２５０〜６００℃の加熱下で膜付けさ几る。
において、（１）はガラス板等の透明基板、（（））は
この透明基板１１１表面のＦＥＴ形成領域に選択的に被
着さ几たゲート電極で、行電極（Ｘ）ｔｃ接続さ几てい
る。これらのゲート電極（Ｇ）及び行電極（Ｘ）は、Ｉ
ＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ ０ｘｉｄｅ）の蒸着
或はスパッタに１η形底さ几る。（２）はゲート電極（
Ｇ）及び行電極００ｔ−覆って基板１１）表面に形成さ
ＴＬｆｉｓｉ０２膜で、熱ＣＶＤ法或はプラズマＣＶＤ
法により約２５０〜６００℃の加熱下で膜付けさ几る。
この５１０２膜（２１の膜厚は、約１００口ないし５ｏ
ｏｏＸの範囲内で設定される。こｆＬは次のような理由
＃ＩＣよる。即ち、この８１ｏ２膜（２１を、例えば約
５００Ａ程度と薄くすると７１１ｉＴの特性が不安定と
なり、またオフ時の暗電流が１０−９〜１０ Ａ（但
しゲート電圧６０ｖ１ ドレイン電圧Ｏｖの場合）と大
きく、得ら几る電流のバラツキも１０〜１０ ｈと大
きく不安定である。
ｏｏＸの範囲内で設定される。こｆＬは次のような理由
＃ＩＣよる。即ち、この８１ｏ２膜（２１を、例えば約
５００Ａ程度と薄くすると７１１ｉＴの特性が不安定と
なり、またオフ時の暗電流が１０−９〜１０ Ａ（但
しゲート電圧６０ｖ１ ドレイン電圧Ｏｖの場合）と大
きく、得ら几る電流のバラツキも１０〜１０ ｈと大
きく不安定である。
特性全安定させる上からは、１００ＤＡ程度の膜厚とす
るのが望ましい。−万膜厚が厚いｔｌどリーク電流は小
さくなるが、厚くなるほど駆動電圧、閾値電圧は高（な
９、電流％ｆｌｔｆ′Ｌにくくなるので膜厚の上限とし
ては、約５００Ｏｒが望ましい０（入日）は、８１０２
膜１２１上のＦＥＴ形成領域を覆って帯状にして被着さ
几たアモルファスシリコン層で、５ｉ０２膜（２）全面
にプラズマＣＶＤ法によりアモルファスシリコンを被着
した後、エツチングに工９所定パターンに形成される。
るのが望ましい。−万膜厚が厚いｔｌどリーク電流は小
さくなるが、厚くなるほど駆動電圧、閾値電圧は高（な
９、電流％ｆｌｔｆ′Ｌにくくなるので膜厚の上限とし
ては、約５００Ｏｒが望ましい０（入日）は、８１０２
膜１２１上のＦＥＴ形成領域を覆って帯状にして被着さ
几たアモルファスシリコン層で、５ｉ０２膜（２）全面
にプラズマＣＶＤ法によりアモルファスシリコンを被着
した後、エツチングに工９所定パターンに形成される。
このアモルファスシリコン層（Ａｓ）は、ゲート電極（
Ｇ）を完全に覆い、かつゲート電極（Ｇは９左右（第２
図）に延在した形状を有する。 （８ＨＤ）は、アモル
ファスシリコン層（Ａ８）上において、ゲート電極（Ｇ
）直上部に設けらｎた所定間隔を隔てて配設されたソー
ス・ドレイン電極で、ＡＩのスパッタ等により形成され
る０ドレイン電極（Ｄ）は、判型ｆｆｉ ［Ｙ）の一部
が兼用される。（３）はＩＴＯ膜りりなる表示電極で、
ソース電極【旬に接触している。
Ｇ）を完全に覆い、かつゲート電極（Ｇは９左右（第２
図）に延在した形状を有する。 （８ＨＤ）は、アモル
ファスシリコン層（Ａ８）上において、ゲート電極（Ｇ
）直上部に設けらｎた所定間隔を隔てて配設されたソー
ス・ドレイン電極で、ＡＩのスパッタ等により形成され
る０ドレイン電極（Ｄ）は、判型ｆｆｉ ［Ｙ）の一部
が兼用される。（３）はＩＴＯ膜りりなる表示電極で、
ソース電極【旬に接触している。
このような構成であルば、ソース・ドレイン電［（８）
（Ｄ）とケート電極（Ｇ）との間にアモルファスシリコ
ン層（ＡＥＩ）が延在し、５１０２膜（２）と２層を構
成しているから、ソース働ドレイン電極（Ｅ＋３（Ｄ）
とゲート電極（Ｇ）間でのリークは阻止される。またア
モルファスシリコン層（Ａｓ）ｉ、行・列電極（Ｘ）（
Ｙ）交差点にも介在せしめられているから、この間での
電流リークも同様に阻止さｎる。上記例では、絶縁膜と
して、８１０２膜単層を用いたが、こｆＬＫ代えて８１
０２膜と８１１ＳＮ４膜の２層構造を使用することもで
きる。この場合Ｅｌｉ０２Ｊ［の膜Ｊ１は、約１０００
ないし２０００Ｋ、８１５Ｎ・膜の膜厚は、約１０００
ないし３０００ Ａに設定さＴＬる□
（Ｄ）とケート電極（Ｇ）との間にアモルファスシリコ
ン層（ＡＥＩ）が延在し、５１０２膜（２）と２層を構
成しているから、ソース働ドレイン電極（Ｅ＋３（Ｄ）
とゲート電極（Ｇ）間でのリークは阻止される。またア
モルファスシリコン層（Ａｓ）ｉ、行・列電極（Ｘ）（
Ｙ）交差点にも介在せしめられているから、この間での
電流リークも同様に阻止さｎる。上記例では、絶縁膜と
して、８１０２膜単層を用いたが、こｆＬＫ代えて８１
０２膜と８１１ＳＮ４膜の２層構造を使用することもで
きる。この場合Ｅｌｉ０２Ｊ［の膜Ｊ１は、約１０００
ないし２０００Ｋ、８１５Ｎ・膜の膜厚は、約１０００
ないし３０００ Ａに設定さＴＬる□
第１図は、本発明実施例平面図、第２図は、第１図１−
１断面図である。 （１）・・・透明基板、（Ｇ）・・・ゲート電極、（Ｘ
）・・・行！極、（２１・・・８１ｏ２ｍｌ、（＆ｓ）
・・・アモルファスシリコン層、（（至）・・・ソース
１を極、（（至）・・・ドレイン電極、（η・・・列電
極、（３）・・・表示′！ｌｉＣ極。 □ 一＝ □ ”゛“ 。。５゜ ２−蛎匪抽ヵ皐 」 工′ ６ −Ｘ ３ カ
１断面図である。 （１）・・・透明基板、（Ｇ）・・・ゲート電極、（Ｘ
）・・・行！極、（２１・・・８１ｏ２ｍｌ、（＆ｓ）
・・・アモルファスシリコン層、（（至）・・・ソース
１を極、（（至）・・・ドレイン電極、（η・・・列電
極、（３）・・・表示′！ｌｉＣ極。 □ 一＝ □ ”゛“ 。。５゜ ２−蛎匪抽ヵ皐 」 工′ ６ −Ｘ ３ カ
Claims (1)
- １、絶＃を基板、この絶縁基板表面に並列に多数形成さ
れた行電極、この行ＩＥ極に接続して電界効果型トラン
ジスタが形成さｆＬる領域に形成されたゲート電極、上
記行亀龜及びゲート電極を覆って形成された絶縁層、こ
の絶縁層上において少なくとも電界効果型トランジスタ
が形成さ几る領域に形成さ几たアモルファスシリコン層
、このアモルファスシリコン層上に形成さｒｔたソース
電極及びドレイン電極、このドレイン電極を兼用する列
電極、上記ソース電極に接続する表示電極を備え、上記
アモルファスシリコン層は、ソース・ゲート電極間、ド
レイン・ゲートを極間及び行ψ列ＷＬ桓間に介在ぞしめ
られてなる区外効果型トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116031A JPS596578A (ja) | 1982-07-02 | 1982-07-02 | 電界効果型トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116031A JPS596578A (ja) | 1982-07-02 | 1982-07-02 | 電界効果型トランジスタアレイ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17255591A Division JPH088365B2 (ja) | 1991-07-12 | 1991-07-12 | 電界効果型トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS596578A true JPS596578A (ja) | 1984-01-13 |
Family
ID=14677035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116031A Pending JPS596578A (ja) | 1982-07-02 | 1982-07-02 | 電界効果型トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596578A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599941A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JPS6180864A (ja) * | 1984-09-27 | 1986-04-24 | Toshiba Corp | 薄膜集積回路の製造方法 |
| JPS61116872A (ja) * | 1984-11-13 | 1986-06-04 | Sharp Corp | 薄膜トランジスタ |
| JPH01173758A (ja) * | 1987-12-28 | 1989-07-10 | Matsushita Electric Ind Co Ltd | 電界効果トランジスターおよびその製造法 |
| JPH05243571A (ja) * | 1991-07-12 | 1993-09-21 | Sanyo Electric Co Ltd | 電界効果型トランジスタアレイ |
| US6016174A (en) * | 1997-03-27 | 2000-01-18 | Advanced Display Inc. | Method for manufacturing electro-optic element |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190042A (ja) * | 1982-04-28 | 1983-11-05 | Toshiba Corp | 薄膜半導体装置 |
-
1982
- 1982-07-02 JP JP57116031A patent/JPS596578A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190042A (ja) * | 1982-04-28 | 1983-11-05 | Toshiba Corp | 薄膜半導体装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0542831B2 (ja) * | 1982-07-08 | 1993-06-29 | Matsushita Electric Ind Co Ltd | |
| JPS6180864A (ja) * | 1984-09-27 | 1986-04-24 | Toshiba Corp | 薄膜集積回路の製造方法 |
| JPH069214B2 (ja) * | 1984-09-27 | 1994-02-02 | 株式会社東芝 | 薄膜集積回路の製造方法 |
| JPS61116872A (ja) * | 1984-11-13 | 1986-06-04 | Sharp Corp | 薄膜トランジスタ |
| JPH01173758A (ja) * | 1987-12-28 | 1989-07-10 | Matsushita Electric Ind Co Ltd | 電界効果トランジスターおよびその製造法 |
| JPH05243571A (ja) * | 1991-07-12 | 1993-09-21 | Sanyo Electric Co Ltd | 電界効果型トランジスタアレイ |
| US6016174A (en) * | 1997-03-27 | 2000-01-18 | Advanced Display Inc. | Method for manufacturing electro-optic element |
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