JPH0586870B2 - - Google Patents
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- JPH0586870B2 JPH0586870B2 JP59158687A JP15868784A JPH0586870B2 JP H0586870 B2 JPH0586870 B2 JP H0586870B2 JP 59158687 A JP59158687 A JP 59158687A JP 15868784 A JP15868784 A JP 15868784A JP H0586870 B2 JPH0586870 B2 JP H0586870B2
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- tft
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- Expired - Lifetime
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
Landscapes
- Liquid Crystal (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は薄膜トランジスタ（以下「TFT」と
称する）の製造方法に関する。さらに詳しく述べ
るならば、本発明は、マトリツクスアレイ状に配
設された個別TFTを接続するバスライン間シヨ
ート及びバスライン断線を低減でき、アクテイブ
マトリツクス型表示パネルへのTFTの応用を歩
留り良く達成できるTFTマトリツクスアレイの
製造方法に関する。
称する）の製造方法に関する。さらに詳しく述べ
るならば、本発明は、マトリツクスアレイ状に配
設された個別TFTを接続するバスライン間シヨ
ート及びバスライン断線を低減でき、アクテイブ
マトリツクス型表示パネルへのTFTの応用を歩
留り良く達成できるTFTマトリツクスアレイの
製造方法に関する。
従来の技術
第２図はアモルフアスSiを用いたTFTの断面
を示す図で、１はガラス基板、２はNiCr等の金
属を用いたゲート電極、３は二酸化シリコン
（SiO2）等のゲート絶縁膜、４は半導体、（例え
ばアモルフアスシリコン）、５と６はソースおよ
びドレイン電極である。ゲート電極２に電圧を印
加して該ゲート電極直下のアモルフアスシリコン
層４にチヤネルを作り、ソース、ドレイン５，６
間を導通状態にする。このTFTを作るにはガラ
ス基板１にゲート電極材料を蒸着し、パターニン
グしてゲート電極２を作り、その上にCVD法に
よりSiO2を成長させ、パターニングしてゲート
絶縁膜３を作り、またその上にCVD法によりア
モルフアスシリコン層４を成長させ、パターニン
グして半導体層を作り、その上に電極材料を蒸着
し、パターニングしてソース、ドレイン電極５，
６を作る。このようなTFTをマトリツクスアレ
イに配列したTFT装置は、マトリツクス状に区
分された大型の液晶デイスプレイの駆動素子とし
て注目されている。
を示す図で、１はガラス基板、２はNiCr等の金
属を用いたゲート電極、３は二酸化シリコン
（SiO2）等のゲート絶縁膜、４は半導体、（例え
ばアモルフアスシリコン）、５と６はソースおよ
びドレイン電極である。ゲート電極２に電圧を印
加して該ゲート電極直下のアモルフアスシリコン
層４にチヤネルを作り、ソース、ドレイン５，６
間を導通状態にする。このTFTを作るにはガラ
ス基板１にゲート電極材料を蒸着し、パターニン
グしてゲート電極２を作り、その上にCVD法に
よりSiO2を成長させ、パターニングしてゲート
絶縁膜３を作り、またその上にCVD法によりア
モルフアスシリコン層４を成長させ、パターニン
グして半導体層を作り、その上に電極材料を蒸着
し、パターニングしてソース、ドレイン電極５，
６を作る。このようなTFTをマトリツクスアレ
イに配列したTFT装置は、マトリツクス状に区
分された大型の液晶デイスプレイの駆動素子とし
て注目されている。
第３図および第４図はその一例を示し、GSは
ガラス板、Ｄはドレイン電極、Ｇはゲートであ
る。これらはマトリツクスの縦線、横線を構成す
る。Ｓはソース電極で大きな面積を持つ矩形で、
第４図に示すように対向電極ITOと共に液晶パネ
ルの一対の電極を構成し、これらの電極の間に液
晶Ｒが封入される。電極間間隔Ｌは10μｍ程度で
ある。ドレイン電極Ｄおよびゲート電極Ｇを選択
するつまり電圧を印加すると、それらの選択ドレ
イン、ゲート電極と共にTFTを構成するソース
Ｓにドレイン電圧が加わり、当該ソースと対向電
極ITO間の液晶の配列が変り、その部分が透過性
になつて白く見える。
ガラス板、Ｄはドレイン電極、Ｇはゲートであ
る。これらはマトリツクスの縦線、横線を構成す
る。Ｓはソース電極で大きな面積を持つ矩形で、
第４図に示すように対向電極ITOと共に液晶パネ
ルの一対の電極を構成し、これらの電極の間に液
晶Ｒが封入される。電極間間隔Ｌは10μｍ程度で
ある。ドレイン電極Ｄおよびゲート電極Ｇを選択
するつまり電圧を印加すると、それらの選択ドレ
イン、ゲート電極と共にTFTを構成するソース
Ｓにドレイン電圧が加わり、当該ソースと対向電
極ITO間の液晶の配列が変り、その部分が透過性
になつて白く見える。
第５図は、第３図のTFTマトリツクスアレイ
の１個の要素を拡大して模式的に示した図面であ
り、その−線及び−線はそれぞれ第２図
及び第６図に対応する。第５図及び第６図を参照
して従来のTFTマトリツクスアレイの製造方法
を説明する。
の１個の要素を拡大して模式的に示した図面であ
り、その−線及び−線はそれぞれ第２図
及び第６図に対応する。第５図及び第６図を参照
して従来のTFTマトリツクスアレイの製造方法
を説明する。
従来、TFTマトリツクスアレイのバスライン
の作製は個別TFTの電極作製と同工程で行なわ
れていた。すなわち、従来法によると、ゲート電
極２（第６図）に導通するゲートバスラインＧ及
びドレイン電極６に導通するドレインバスライン
Ｄが交差する部分１０（破線領域）で、ゲートバ
スラインＧとドレインバスラインＤとの間を絶縁
する層間絶縁膜としてTFTのゲート絶縁膜３を
適用している。
の作製は個別TFTの電極作製と同工程で行なわ
れていた。すなわち、従来法によると、ゲート電
極２（第６図）に導通するゲートバスラインＧ及
びドレイン電極６に導通するドレインバスライン
Ｄが交差する部分１０（破線領域）で、ゲートバ
スラインＧとドレインバスラインＤとの間を絶縁
する層間絶縁膜としてTFTのゲート絶縁膜３を
適用している。
発明が解決しようとする問題点
上記のものにあつては、TFTのゲート電極２
とドレイン電極６との重なる交叉部１０〔面積
（W1×W2）〕では絶縁膜中のピンホール等の欠陥
の量が交叉面積に比例して多くなるために、交叉
部１０でゲートバスラインＧとドレインバスライ
ンＤ間でシヨートが起こるという問題があつた。
とドレイン電極６との重なる交叉部１０〔面積
（W1×W2）〕では絶縁膜中のピンホール等の欠陥
の量が交叉面積に比例して多くなるために、交叉
部１０でゲートバスラインＧとドレインバスライ
ンＤ間でシヨートが起こるという問題があつた。
特に、近年ソース電極５、とドレイン電極６を
ゲート電極２とセルフアラインさせることによつ
て、両者間の接合容量を減少させたアモルフアス
TFTが製造されているが、かかるアモルフアス
TFTではゲート電極２とドレイン電極６の重な
りの幅が１ミクロン強と極めて小さくなるため
に、この部分でのシヨートは低減できるが、従来
のクロスオーバー部層間絶縁法をかかるアモルフ
アスTFTに用いると、クロスオーバー部のシヨ
ートは依然として低減しない。なお、上記アモル
フアスTFTは特開昭58−170067号（特願昭57−
53239号）にて、本出願人が提案したものである。
ゲート電極２とセルフアラインさせることによつ
て、両者間の接合容量を減少させたアモルフアス
TFTが製造されているが、かかるアモルフアス
TFTではゲート電極２とドレイン電極６の重な
りの幅が１ミクロン強と極めて小さくなるため
に、この部分でのシヨートは低減できるが、従来
のクロスオーバー部層間絶縁法をかかるアモルフ
アスTFTに用いると、クロスオーバー部のシヨ
ートは依然として低減しない。なお、上記アモル
フアスTFTは特開昭58−170067号（特願昭57−
53239号）にて、本出願人が提案したものである。
また、従来のクロスオーバー部層間絶縁法で
は、バスライン（Ｄ，Ｇ）材料被着工程が個別
TFT作製工程のゲート絶縁膜３形成前後に制限
されるために断線発生の確率も高かつた。
は、バスライン（Ｄ，Ｇ）材料被着工程が個別
TFT作製工程のゲート絶縁膜３形成前後に制限
されるために断線発生の確率も高かつた。
よつて、本発明の目的は、TFTマトリツクス
アレイにおいて交叉部のバスライン間シヨートの
発生及びバスライン断線の発生を減少させること
にある。さらに、本発明の目的は、TFTマトリ
ツクスアレイの個別TFTのソース・ドレイン電
極形成とドレインバスライン形成とを別工程で行
うことにより、ゲート絶縁膜以外の層間絶縁膜を
バスライン間に導入可能とする方法を提供するこ
とにある。
アレイにおいて交叉部のバスライン間シヨートの
発生及びバスライン断線の発生を減少させること
にある。さらに、本発明の目的は、TFTマトリ
ツクスアレイの個別TFTのソース・ドレイン電
極形成とドレインバスライン形成とを別工程で行
うことにより、ゲート絶縁膜以外の層間絶縁膜を
バスライン間に導入可能とする方法を提供するこ
とにある。
さらに、本発明の目的はTFTの保護膜及び遮
光膜を都合よく形成できる方法を提供することに
ある。
光膜を都合よく形成できる方法を提供することに
ある。
問題点を解決するための手段
本発明に係る薄膜トランジスタマトリツクスア
レイの製造方法は、透明絶縁体基板上に、ゲート
電圧、ゲート絶縁膜、半導体膜、ソース・ドレイ
ン電極、と順序積層パターニングしてなる薄膜ト
ランジスタを多数個マトリツクス状に配置してな
り、各薄膜トランジスタのゲート電極がゲートバ
スラインに、ドレイン電極が該ゲートバスライン
と交叉するドレインバスラインに、それぞれ接続
されている薄膜トランジスタマトリツクスアレイ
を製造する方法において、ゲートバスラインでの
み相互に接続された個別の薄膜トランジスタが完
成した後に、前記ゲート絶縁膜より低誘電率且つ
厚い層間絶縁膜を、前記ゲートバスラインの上に
少なくとも交叉部を覆うように、且つ薄膜トラン
ジスタの保護膜としても共用できるように薄膜ト
ランジスタの上部にまで延在させて形成し、さら
に各別個の薄膜トランジスタのドレイン電極を接
続するドレインバスラインを形成し、該ドレイン
バスラインの形成と同工程で前記保護膜上に薄膜
トランジスタの遮光膜も形成することを特徴とす
る。
レイの製造方法は、透明絶縁体基板上に、ゲート
電圧、ゲート絶縁膜、半導体膜、ソース・ドレイ
ン電極、と順序積層パターニングしてなる薄膜ト
ランジスタを多数個マトリツクス状に配置してな
り、各薄膜トランジスタのゲート電極がゲートバ
スラインに、ドレイン電極が該ゲートバスライン
と交叉するドレインバスラインに、それぞれ接続
されている薄膜トランジスタマトリツクスアレイ
を製造する方法において、ゲートバスラインでの
み相互に接続された個別の薄膜トランジスタが完
成した後に、前記ゲート絶縁膜より低誘電率且つ
厚い層間絶縁膜を、前記ゲートバスラインの上に
少なくとも交叉部を覆うように、且つ薄膜トラン
ジスタの保護膜としても共用できるように薄膜ト
ランジスタの上部にまで延在させて形成し、さら
に各別個の薄膜トランジスタのドレイン電極を接
続するドレインバスラインを形成し、該ドレイン
バスラインの形成と同工程で前記保護膜上に薄膜
トランジスタの遮光膜も形成することを特徴とす
る。
作 用
一般に、TFTのゲート絶縁膜は薄く且つ誘電
率が高い材料の膜、例えば膜厚が数千オングスト
ロームのSiO2膜、より構成される。ゲート絶縁
膜形成法として採用し得る、蒸着、スパツタ、
CVD、プラズマCVD等で作製したかかる膜厚数
千Å程度の絶縁膜を、個別TFT全体のゲート絶
縁膜として使用し、欠陥なしとすることは十分に
可能である。しかし、従来法の如くゲート絶縁膜
と同種・同厚の絶縁膜をTFTマトリツクスアレ
イの交叉部の層間絶縁に使用する方法では、表示
パネル全面積数百cm2にわたつてピンホール無しと
することは困難である。
率が高い材料の膜、例えば膜厚が数千オングスト
ロームのSiO2膜、より構成される。ゲート絶縁
膜形成法として採用し得る、蒸着、スパツタ、
CVD、プラズマCVD等で作製したかかる膜厚数
千Å程度の絶縁膜を、個別TFT全体のゲート絶
縁膜として使用し、欠陥なしとすることは十分に
可能である。しかし、従来法の如くゲート絶縁膜
と同種・同厚の絶縁膜をTFTマトリツクスアレ
イの交叉部の層間絶縁に使用する方法では、表示
パネル全面積数百cm2にわたつてピンホール無しと
することは困難である。
一方、TFTマトリツクスアレイのバスライン
交叉部の層間絶縁のために必要な膜は、TFTの
ゲート絶縁膜の如く半導体に電位を印加する作用
を有する必要はなく、信頼性を有する絶縁体とし
て動作することが肝要である。よつて、本発明に
よりTFTのゲート絶縁膜より低誘電率且つ厚い
絶縁膜をバスライン交叉部の層間絶縁に用いる
と、TFTマトリツクスアレイのバスライン交叉
部全体についてシヨート等が防止される。さらに
本発明においては、個別TFTのソース・ドレイ
ン電極形成とドレインバスライン形成とを別工程
で行うことにより、バスライン交叉部の層間絶縁
膜としてスピンコート膜等のゲート絶縁膜以外の
低誘電率かつピンホール無しの膜を導入され、バ
スライン間シヨートが少なくなる。なお、ソース
バスラインとゲートバスラインでマトリツクスア
レイを形成する旨のマトリツクスアレイ説明を行
なつている技術文献も見られるが、その交叉部に
本発明の層間絶縁を適用しうるのは勿論である。
交叉部の層間絶縁のために必要な膜は、TFTの
ゲート絶縁膜の如く半導体に電位を印加する作用
を有する必要はなく、信頼性を有する絶縁体とし
て動作することが肝要である。よつて、本発明に
よりTFTのゲート絶縁膜より低誘電率且つ厚い
絶縁膜をバスライン交叉部の層間絶縁に用いる
と、TFTマトリツクスアレイのバスライン交叉
部全体についてシヨート等が防止される。さらに
本発明においては、個別TFTのソース・ドレイ
ン電極形成とドレインバスライン形成とを別工程
で行うことにより、バスライン交叉部の層間絶縁
膜としてスピンコート膜等のゲート絶縁膜以外の
低誘電率かつピンホール無しの膜を導入され、バ
スライン間シヨートが少なくなる。なお、ソース
バスラインとゲートバスラインでマトリツクスア
レイを形成する旨のマトリツクスアレイ説明を行
なつている技術文献も見られるが、その交叉部に
本発明の層間絶縁を適用しうるのは勿論である。
また、本発明では、層間絶縁層の形成と同時
に、その延在部としてTFTの保護膜を形成し、
さらにドレインバスラインの形成と同時にTFT
の遮光膜を形成する。
に、その延在部としてTFTの保護膜を形成し、
さらにドレインバスラインの形成と同時にTFT
の遮光膜を形成する。
実施例
以下、図面を参照として本発明の実施例を説明
する。
する。
第１図は本発明の前提となるTFTマトリツク
スアレイの第６図に対応する断面図である。２１
はガラス基板などの透明絶縁体基板、２２はゲー
ト電極、２３はSiO2などのゲート絶縁膜、２４
はアモルフアス半導体などの半導体膜、２５はソ
ース電極、２６はドレイン電極であつて、これら
の要素２２〜２６より構成されるTFT多数個、
透明絶縁体基板２１上にマトリツクスアレイ状に
配列されている。なお、上記要素２２〜１６以外
に、本出願人の先願・特願57−53239号（特開昭
58−170067B号）に示されたソース電極２５とド
レイン電極間のギヤツプを埋めるチヤネル保護膜
などの別の要素を附加することができる。
スアレイの第６図に対応する断面図である。２１
はガラス基板などの透明絶縁体基板、２２はゲー
ト電極、２３はSiO2などのゲート絶縁膜、２４
はアモルフアス半導体などの半導体膜、２５はソ
ース電極、２６はドレイン電極であつて、これら
の要素２２〜２６より構成されるTFT多数個、
透明絶縁体基板２１上にマトリツクスアレイ状に
配列されている。なお、上記要素２２〜１６以外
に、本出願人の先願・特願57−53239号（特開昭
58−170067B号）に示されたソース電極２５とド
レイン電極間のギヤツプを埋めるチヤネル保護膜
などの別の要素を附加することができる。
TFTマトリツクスアレイのドレインバスライ
ンＤとゲートバスラインＧとの間の層間絶縁膜２
７は、少なくともこれらバスラインＤ，Ｇの交叉
部１０に形成され、ポリイミド（誘電率＝２〜
３）などの有機材料、無機材料よりなる。
ンＤとゲートバスラインＧとの間の層間絶縁膜２
７は、少なくともこれらバスラインＤ，Ｇの交叉
部１０に形成され、ポリイミド（誘電率＝２〜
３）などの有機材料、無機材料よりなる。
第８Ａ−第８Ｆ図に、本発明を用いた液晶表示
用TFTマトリツクスアレイの作製プロセスを示
す。第７図は第８Ａ−第８Ｆ図のプロセスで製造
されたTFTマトリツクスアレイの平面パターン
を示す。以下プロセス順に説明する。
用TFTマトリツクスアレイの作製プロセスを示
す。第７図は第８Ａ−第８Ｆ図のプロセスで製造
されたTFTマトリツクスアレイの平面パターン
を示す。以下プロセス順に説明する。
第１工程：ズラス基板ｌにバスラインを伴なつた
ゲート電極ｅと、ITO表示電極ｆとを形成す
る（第８Ａ図）。
ゲート電極ｅと、ITO表示電極ｆとを形成す
る（第８Ａ図）。
第２工程：プラズマCVD法によりSiN：Ｈゲー
ト絶縁膜ｋとａ（アモルフアス）−Si：Ｈ半導
体膜ｊを連続成膜する（第８Ｂ図）。
ト絶縁膜ｋとａ（アモルフアス）−Si：Ｈ半導
体膜ｊを連続成膜する（第８Ｂ図）。
第３工程：SiN：Ｈゲート絶縁膜ｋとＡ−Si：Ｈ
半導体膜ｊを選択エツチングによりパターニ
ングする（第８Ｃ図）。
半導体膜ｊを選択エツチングによりパターニ
ングする（第８Ｃ図）。
第４工程：ソース電極ｈとドレイン電極ｉを形成
する（第８Ｄ図）。この第４工程で個別TFT
が基本的に完成され、そしてこれらの個別
TFTはゲートバスラインｅ（第７図）のみで
相互に接続されている。次の工程において、
ゲートバスラインとドレインバスラインとを
絶縁する層間絶縁膜の形成を行なう。この形
成方法には特に制限がないが、厚膜形成が可
能な塗布法、特にスピンコート法が好まし
い。
する（第８Ｄ図）。この第４工程で個別TFT
が基本的に完成され、そしてこれらの個別
TFTはゲートバスラインｅ（第７図）のみで
相互に接続されている。次の工程において、
ゲートバスラインとドレインバスラインとを
絶縁する層間絶縁膜の形成を行なう。この形
成方法には特に制限がないが、厚膜形成が可
能な塗布法、特にスピンコート法が好まし
い。
第５工程：ドレイン電極ｉの一部、ソース電極ｈ
の一部、表示電極ｆの全体が露出するように
ポリイミド層間絶縁膜をTFT保護膜ｄを兼
ねて形成する（第８Ｅ図）。ｇはドレイン電
極／ドレインバスラインコンタクトホールで
ある。
の一部、表示電極ｆの全体が露出するように
ポリイミド層間絶縁膜をTFT保護膜ｄを兼
ねて形成する（第８Ｅ図）。ｇはドレイン電
極／ドレインバスラインコンタクトホールで
ある。
第６工程：ドレインバスラインａ、遮光膜ｂ、接
続用パツドとなる金属膜ｃを同時成膜しパタ
ーニングする（第８Ｆ図）。
続用パツドとなる金属膜ｃを同時成膜しパタ
ーニングする（第８Ｆ図）。
この工程によりTFTマトリツクスアレイは完
成する。
成する。
第７図において、ドレインバスラインａとゲー
トバスラインｅの交叉部１０にはポリイミド層間
絶縁膜ｄが形成される。この交叉部１０のみにポ
リイミド皮膜ｄを形成するのではなく、図示の如
く、ポリイミド層間絶縁膜をTFTの上部にまで
残しTFTの保護膜ｄとしても共用する。さらに
この保護膜ｄ上にドレインバスラインａ形成と同
工程でTFT遮光膜ｂも形成する。
トバスラインｅの交叉部１０にはポリイミド層間
絶縁膜ｄが形成される。この交叉部１０のみにポ
リイミド皮膜ｄを形成するのではなく、図示の如
く、ポリイミド層間絶縁膜をTFTの上部にまで
残しTFTの保護膜ｄとしても共用する。さらに
この保護膜ｄ上にドレインバスラインａ形成と同
工程でTFT遮光膜ｂも形成する。
発明の効果
本発明によれば、アモルフアスTFTに必要な
保持膜を層間絶縁層と、同じく遮光膜をドレイン
バスラインと、同工程で形成するとができる。
保持膜を層間絶縁層と、同じく遮光膜をドレイン
バスラインと、同工程で形成するとができる。
第１図は本発明の前提となるTFTマトリツク
スアレイの部分断面図、第２図はTFTの断面図、
第３図はTFTマトリツクスアレイの平面図、第
４図は第３図の断面図、第５図はTFTマトリツ
クスアレイの単位パターンを示す概念的平面図、
第６図は従来法に係る第１図の該当図、第７図は
本発明に係るTFTマトリツクスアレイの実施例
を示す平面図、第８Ａ〜８Ｆ図は第７図のアレイ
の製造工程を説明する図面である。 １……ガラス基板、２……ゲート電極、３……
ゲート絶縁膜、４……半導体、５……ソース電
極、６……ドレイン電極、ａ……ドレインバスラ
イン、ｂ……遮光膜、ｃ……ソース電極／表示電
極接続用メタル、ｄ……ポリイミド層間絶縁膜兼
TFT保護膜、ｅ……ゲートバスライン（ゲート
電極）、ｆ……表示電極、ｇ……ドレイン電極／
ドレインバスラインコンタクトホール、ｈ……ソ
ース電極、ｉ……ドレイン電極。
スアレイの部分断面図、第２図はTFTの断面図、
第３図はTFTマトリツクスアレイの平面図、第
４図は第３図の断面図、第５図はTFTマトリツ
クスアレイの単位パターンを示す概念的平面図、
第６図は従来法に係る第１図の該当図、第７図は
本発明に係るTFTマトリツクスアレイの実施例
を示す平面図、第８Ａ〜８Ｆ図は第７図のアレイ
の製造工程を説明する図面である。 １……ガラス基板、２……ゲート電極、３……
ゲート絶縁膜、４……半導体、５……ソース電
極、６……ドレイン電極、ａ……ドレインバスラ
イン、ｂ……遮光膜、ｃ……ソース電極／表示電
極接続用メタル、ｄ……ポリイミド層間絶縁膜兼
TFT保護膜、ｅ……ゲートバスライン（ゲート
電極）、ｆ……表示電極、ｇ……ドレイン電極／
ドレインバスラインコンタクトホール、ｈ……ソ
ース電極、ｉ……ドレイン電極。
Claims (1)
- １ 透明絶縁体基板上に、ゲート電圧、ゲート絶
縁膜、半導体膜、ソース・ドレイン電極、と順次
積層パターニングしてなる薄膜トランジスタを多
数個マトリツクス状に配置してなり、各薄膜トラ
ンジスタのゲート電極がゲートバスラインに、ド
レイン電極が該ゲートバスラインと交叉するドレ
インバスラインに、そけぞれ接続されている薄膜
トランジスタマトリツクスアレイを製造する方法
において、ゲートバスラインでのみ相互に接続さ
れた個別の薄膜トランジスタが完成した後に、前
記ゲート絶縁膜より低誘電率且つ厚い層間絶縁膜
を、前記ゲートバスラインの上に少なくとも交叉
部を覆うように、且つ薄膜トランジスタの保護膜
としても共用できるように薄膜トランジスタの上
部にまで延在させて形成し、さらに各別個の薄膜
トランジスタのドレイン電極を接続するドレイン
バスラインを形成し、該ドレインバスラインの形
成と同工程で前記保護膜上に薄膜トランジスタの
遮光膜も形成することを特徴とする薄膜トランジ
スタマトリツクスアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15868784A JPS6139579A (ja) | 1984-07-31 | 1984-07-31 | 薄膜トランジスタマトリックスアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15868784A JPS6139579A (ja) | 1984-07-31 | 1984-07-31 | 薄膜トランジスタマトリックスアレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6139579A JPS6139579A (ja) | 1986-02-25 |
| JPH0586870B2 true JPH0586870B2 (ja) | 1993-12-14 |
Family
ID=15677157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15868784A Granted JPS6139579A (ja) | 1984-07-31 | 1984-07-31 | 薄膜トランジスタマトリックスアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139579A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691252B2 (ja) * | 1986-11-27 | 1994-11-14 | 日本電気株式会社 | 薄膜トランジスタアレイ |
| JPH02109341A (ja) * | 1988-10-19 | 1990-04-23 | Fuji Xerox Co Ltd | 薄膜トランジスタの製造方法 |
| JPH04111322A (ja) * | 1990-08-30 | 1992-04-13 | Stanley Electric Co Ltd | 薄膜トランジスタの製造方法 |
| JPH04111323A (ja) * | 1990-08-30 | 1992-04-13 | Stanley Electric Co Ltd | 薄膜トランジスタの製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58173847A (ja) * | 1982-04-07 | 1983-10-12 | Matsushita Electric Ind Co Ltd | 素子作製方法 |
| JPS5922030A (ja) * | 1982-07-28 | 1984-02-04 | Matsushita Electric Ind Co Ltd | マトリクス表示パネルの製造方法 |
| JPS5942584A (ja) * | 1982-08-31 | 1984-03-09 | シャープ株式会社 | マトリツクス型液晶表示装置 |
| JPS60261174A (ja) * | 1984-06-07 | 1985-12-24 | Nippon Soken Inc | マトリツクスアレ− |
-
1984
- 1984-07-31 JP JP15868784A patent/JPS6139579A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58173847A (ja) * | 1982-04-07 | 1983-10-12 | Matsushita Electric Ind Co Ltd | 素子作製方法 |
| JPS5922030A (ja) * | 1982-07-28 | 1984-02-04 | Matsushita Electric Ind Co Ltd | マトリクス表示パネルの製造方法 |
| JPS5942584A (ja) * | 1982-08-31 | 1984-03-09 | シャープ株式会社 | マトリツクス型液晶表示装置 |
| JPS60261174A (ja) * | 1984-06-07 | 1985-12-24 | Nippon Soken Inc | マトリツクスアレ− |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6139579A (ja) | 1986-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |