JPH0945927A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000010408 film Substances 0.000 claims abstract description 222
- 239000010936 titanium Substances 0.000 claims abstract description 62
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 62
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 59
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 44
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 44
- 239000010409 thin film Substances 0.000 claims abstract description 31
- 239000000463 material Substances 0.000 claims description 17
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 239000011651 chromium Substances 0.000 claims description 3
- 150000003608 titanium Chemical class 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 abstract description 22
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 9
- 230000006866 deterioration Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 239000010410 layer Substances 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 13
- 239000000758 substrate Substances 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 9
- 239000010407 anodic oxide Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910021419 crystalline silicon Inorganic materials 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 239000010453 quartz Substances 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052706 scandium Inorganic materials 0.000 description 2
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- MQRWBMAEBQOWAF-UHFFFAOYSA-N acetic acid;nickel Chemical compound [Ni].CC(O)=O.CC(O)=O MQRWBMAEBQOWAF-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000008151 electrolyte solution Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229940078494 nickel acetate Drugs 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 235000002906 tartaric acid Nutrition 0.000 description 1
- 239000011975 tartaric acid Substances 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
- G02F1/13629—Multilayer wirings
Abstract
(57)【要約】
【目的】 アクティブマトリクス型の液晶表示装置にお
いて、配線の接触不良や信頼性の問題を解決する。 【構成】 薄膜トランジスタのドレイン１１０と画素電
極であるＩＴＯ電極１１４との接続を１１９で示される
チタン膜とアルミニウム膜とチタン膜との積層膜で構成
する。この場合、半導体とチタン膜、ＩＴＯとチタン膜
とが接触することになるので、接触不良や信頼性の低下
を抑制することができる。またアルミニウム配線の特徴
である低抵抗性を得ることができる。
いて、配線の接触不良や信頼性の問題を解決する。 【構成】 薄膜トランジスタのドレイン１１０と画素電
極であるＩＴＯ電極１１４との接続を１１９で示される
チタン膜とアルミニウム膜とチタン膜との積層膜で構成
する。この場合、半導体とチタン膜、ＩＴＯとチタン膜
とが接触することになるので、接触不良や信頼性の低下
を抑制することができる。またアルミニウム配線の特徴
である低抵抗性を得ることができる。
Description
【０００１】
【産業上の利用分野】本明細書で開示する発明は、アク
ティブマトリクス型の表示装置、例えばアクティブマト
リクス型の液晶表示装置の構成に関する。
ティブマトリクス型の表示装置、例えばアクティブマト
リクス型の液晶表示装置の構成に関する。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
においては、薄膜トランジスタが石英基板またはガラス
基板上に集積化された構成を有している。この集積度は
近年ますます高めることが要求されている。一方で液晶
表示装置は、大画面を表示することが要求されるので、
ますます大面積化することが要求されている。このこと
は、集積化を増し、同時に小型化が計られるＬＳＩ回路
と大きく異なる部分である。
においては、薄膜トランジスタが石英基板またはガラス
基板上に集積化された構成を有している。この集積度は
近年ますます高めることが要求されている。一方で液晶
表示装置は、大画面を表示することが要求されるので、
ますます大面積化することが要求されている。このこと
は、集積化を増し、同時に小型化が計られるＬＳＩ回路
と大きく異なる部分である。
【０００３】このように大面積化が計られる一方で、開
口率を高くする目的から配線の幅を極力細くすることが
求められている。しかし、大面積を有する画素領域に幅
の細い配線を配置した場合、その抵抗分の影響が問題と
なってしまう。
口率を高くする目的から配線の幅を極力細くすることが
求められている。しかし、大面積を有する画素領域に幅
の細い配線を配置した場合、その抵抗分の影響が問題と
なってしまう。
【０００４】また、アクティブマトリクス型の液晶表示
装置においては、各画素に配置される薄膜トランジスタ
を遮蔽する手段や、各画素電極の縁を覆うブラックマト
リクスと称される遮蔽手段が必要とされている。一般に
この薄膜トランジスタの遮蔽手段やブラックマトリクス
は、配線とは別に配置されている。このような構成は、
作製工程の煩雑化を招くことで好ましいことではない。
装置においては、各画素に配置される薄膜トランジスタ
を遮蔽する手段や、各画素電極の縁を覆うブラックマト
リクスと称される遮蔽手段が必要とされている。一般に
この薄膜トランジスタの遮蔽手段やブラックマトリクス
は、配線とは別に配置されている。このような構成は、
作製工程の煩雑化を招くことで好ましいことではない。
【０００５】また配線の抵抗を低減させる手段として配
線材料にアルミニウムを利用することが考えられてい
る。しかし、アルミニウムは半導体や透明導電膜（一般
にＩＴＯ等の酸化物導電膜が利用される）との電気的な
接触が不安定になりやすく、信頼性が低いという問題が
ある。
線材料にアルミニウムを利用することが考えられてい
る。しかし、アルミニウムは半導体や透明導電膜（一般
にＩＴＯ等の酸化物導電膜が利用される）との電気的な
接触が不安定になりやすく、信頼性が低いという問題が
ある。
【０００６】
【発明が解決しようようとする課題】本明細書で開示す
る発明は、開口率を高くする構成を作製工程の少ない方
法で得ることを課題とする。また、配線材料によって生
じる接触の不安定性を除去した構成を提供することを課
題とする。
る発明は、開口率を高くする構成を作製工程の少ない方
法で得ることを課題とする。また、配線材料によって生
じる接触の不安定性を除去した構成を提供することを課
題とする。
【０００７】
【課題を解決するための手段】本明細書で開示する発明
の一つは、半導体と酸化物導電膜とを接続する配線を有
し、前記配線はチタン膜とアルミニウム膜とチタン膜と
の積層構造を有し、前記チタン膜の一方と半導体とが接
触しており、前記チタン膜の他方と酸化物導電膜とが接
触していることを特徴とする。
の一つは、半導体と酸化物導電膜とを接続する配線を有
し、前記配線はチタン膜とアルミニウム膜とチタン膜と
の積層構造を有し、前記チタン膜の一方と半導体とが接
触しており、前記チタン膜の他方と酸化物導電膜とが接
触していることを特徴とする。
【０００８】上記の構成の一例を図２（Ｃ）に示す。図
２（Ｃ）には、薄膜トランジスタのドレイン領域１１０
とＩＴＯでなる画素電極１１４とをチタン膜とアルミニ
ウム膜とチタン膜との積層膜でなる配線１１９で接続し
た構成が示されている。
２（Ｃ）には、薄膜トランジスタのドレイン領域１１０
とＩＴＯでなる画素電極１１４とをチタン膜とアルミニ
ウム膜とチタン膜との積層膜でなる配線１１９で接続し
た構成が示されている。
【０００９】こうような構成にすると、半導体であるド
レイン領域１１０とチタン膜とが接触し、また酸化物で
あるＩＴＯ電極１１４とチタン膜とが接触することにな
る。半導体とチタン膜とは電気的に良好な接触を行わす
ことができる。アルミニウムと半導体との接触は不安定
になりやすいという問題がある。しかし上記のような構
成とすることによって、その問題を解決することができ
る。
レイン領域１１０とチタン膜とが接触し、また酸化物で
あるＩＴＯ電極１１４とチタン膜とが接触することにな
る。半導体とチタン膜とは電気的に良好な接触を行わす
ことができる。アルミニウムと半導体との接触は不安定
になりやすいという問題がある。しかし上記のような構
成とすることによって、その問題を解決することができ
る。
【００１０】また、ＩＴＯとチタン膜との接触も良好な
ものとすることができる。一般にアルミニウムとＩＴＯ
（一般に酸化物導電膜）との接触も不安定になってしま
うが、このような構成とすることによって、この問題も
解決することができる。また上記ような効果に加えて、
低抵抗のアルミニウムを用いることによる効果も同時に
得ることができる。
ものとすることができる。一般にアルミニウムとＩＴＯ
（一般に酸化物導電膜）との接触も不安定になってしま
うが、このような構成とすることによって、この問題も
解決することができる。また上記ような効果に加えて、
低抵抗のアルミニウムを用いることによる効果も同時に
得ることができる。
【００１１】他の発明の構成は、画素電極を構成する酸
化物導電膜と、前記酸化物導電膜と薄膜トランジスタの
ドレイン領域とを接続する配線と、前記配線と同一の材
料で構成される前記薄膜トランジスタを遮蔽するための
遮光膜と、前記配線と同一の材料で構成される前記画素
電極の縁を覆って形成された遮光膜と、を有し、前記配
線はチタン膜とアルミニウム膜とチタン膜との積層構造
を有していることを特徴とする。
化物導電膜と、前記酸化物導電膜と薄膜トランジスタの
ドレイン領域とを接続する配線と、前記配線と同一の材
料で構成される前記薄膜トランジスタを遮蔽するための
遮光膜と、前記配線と同一の材料で構成される前記画素
電極の縁を覆って形成された遮光膜と、を有し、前記配
線はチタン膜とアルミニウム膜とチタン膜との積層構造
を有していることを特徴とする。
【００１２】上記構成の具体的な例を図２（Ｃ）に示
す。図２（Ｃ）には、ＩＴＯでなる画素電極１１４と、
画素電極１１４と薄膜トランジスタのドレイン領域１１
０とを接続するチタン膜とアルミニウム膜とチタン膜と
の積層膜でなる配線１１９と、この配線１１９を構成す
る材料でもって構成された薄膜トランジスタを遮蔽する
遮蔽膜１１８が示されている。
す。図２（Ｃ）には、ＩＴＯでなる画素電極１１４と、
画素電極１１４と薄膜トランジスタのドレイン領域１１
０とを接続するチタン膜とアルミニウム膜とチタン膜と
の積層膜でなる配線１１９と、この配線１１９を構成す
る材料でもって構成された薄膜トランジスタを遮蔽する
遮蔽膜１１８が示されている。
【００１３】また図２（Ｃ）を上方から図３に示すよう
に、配線１１９を構成する材料でもってＩＴＯ電極１１
４の縁を覆って形成された遮蔽膜（ブラックマトリク
ス）３０１が形成されている。
に、配線１１９を構成する材料でもってＩＴＯ電極１１
４の縁を覆って形成された遮蔽膜（ブラックマトリク
ス）３０１が形成されている。
【００１４】上記構成で重要なのは、配線１１９と遮蔽
膜１１８とブラックマトリクス３０１とは同一の多層膜
をパターニングすることによって得られたものであるこ
とである。即ち、このような構成とすることによって作
製工程を簡略化することができ、作製歩留りの向上や作
製コストの削減することができる。
膜１１８とブラックマトリクス３０１とは同一の多層膜
をパターニングすることによって得られたものであるこ
とである。即ち、このような構成とすることによって作
製工程を簡略化することができ、作製歩留りの向上や作
製コストの削減することができる。
【００１５】本明細書で開示する発明において、電気的
な特性を考えた場合には、チタン膜を用いることが最も
好ましい。しかし、遮蔽膜やブラックマトリクスといっ
た光学的な役割を考えた場合は、チタン膜の代わりにク
ロム膜を用いることが有用となる。
な特性を考えた場合には、チタン膜を用いることが最も
好ましい。しかし、遮蔽膜やブラックマトリクスといっ
た光学的な役割を考えた場合は、チタン膜の代わりにク
ロム膜を用いることが有用となる。
【００１６】また、上記チタン膜やクロム膜仲に数重量
％以下の適当な不純物を含有させ、その光学特性や電気
特性を制御してもよい。
％以下の適当な不純物を含有させ、その光学特性や電気
特性を制御してもよい。
【００１７】他の発明の構成は、画素電極を構成する酸
化物導電膜と、前記酸化物導電膜と薄膜トランジスタの
ドレイン領域とを接続する第１の配線と、前記第１の配
線と同一の材料で構成される前記薄膜トランジスタを遮
蔽するための遮光膜と、前記第１の配線と同一の材料で
構成される前記画素電極の縁を覆って形成された遮光膜
と、前記薄膜トランジスタのソース領域に接続された第
２の配線と、前記第２の配線に接続された前記第１の配
線と同一の材料で構成される引き出し配線と、を有し、
前記第１の配線はチタン膜とアルミニウム膜とチタン膜
との積層構造を有していることを特徴とする。
化物導電膜と、前記酸化物導電膜と薄膜トランジスタの
ドレイン領域とを接続する第１の配線と、前記第１の配
線と同一の材料で構成される前記薄膜トランジスタを遮
蔽するための遮光膜と、前記第１の配線と同一の材料で
構成される前記画素電極の縁を覆って形成された遮光膜
と、前記薄膜トランジスタのソース領域に接続された第
２の配線と、前記第２の配線に接続された前記第１の配
線と同一の材料で構成される引き出し配線と、を有し、
前記第１の配線はチタン膜とアルミニウム膜とチタン膜
との積層構造を有していることを特徴とする。
【００１８】上記構成の具体的な例を図２（Ｃ）に示
す。図２（Ｃ）に示す構成においては、第１の配線とし
て１１９で示されるチタン膜とアルミニウム膜とチタン
膜との積層配線が示されている。また第２の配線として
１１２で示されるチタン膜とアルミニウム膜との積層配
線が示されている。
す。図２（Ｃ）に示す構成においては、第１の配線とし
て１１９で示されるチタン膜とアルミニウム膜とチタン
膜との積層配線が示されている。また第２の配線として
１１２で示されるチタン膜とアルミニウム膜との積層配
線が示されている。
【００１９】
【作用】図２（Ｃ）に示すように配線１１９をチタン膜
とアルミニウム膜とチタン膜との積層膜で構成すること
により、低抵抗であるというアルミニウム膜を用いる有
用性を得られると同時に、半導体とチタン膜の電気的な
接触性の良好さ、さらには酸化物透明導電膜とチタン膜
との電気的な接触性の良好さを利用することができ、信
頼性の高い構成とすることができる。
とアルミニウム膜とチタン膜との積層膜で構成すること
により、低抵抗であるというアルミニウム膜を用いる有
用性を得られると同時に、半導体とチタン膜の電気的な
接触性の良好さ、さらには酸化物透明導電膜とチタン膜
との電気的な接触性の良好さを利用することができ、信
頼性の高い構成とすることができる。
【００２０】またこの配線１１９を構成する３層膜を用
いて、薄膜トランジスタの遮光膜１１８と画素電極の縁
を覆うブラックマトリクスとソース配線１１２からの引
き出し配線を形成することができる。このような構成は
作製歩留りの向上や作製コストの低減を計る上有用なこ
ととなる。
いて、薄膜トランジスタの遮光膜１１８と画素電極の縁
を覆うブラックマトリクスとソース配線１１２からの引
き出し配線を形成することができる。このような構成は
作製歩留りの向上や作製コストの低減を計る上有用なこ
ととなる。
【００２１】
〔実施例１〕図１及び図２に本実施例に示すアクティブ
マトリクス型の液晶表示装置の作製工程の概要を示す。
まず基板１０１であるガラス基板または石英基板上に下
地膜１０２として酸化珪素膜１０１を３０００Åの厚さ
に成膜する。この下地膜の成膜方法は、プラズマＣＶＤ
法やスパッタ法を用いればよい。
マトリクス型の液晶表示装置の作製工程の概要を示す。
まず基板１０１であるガラス基板または石英基板上に下
地膜１０２として酸化珪素膜１０１を３０００Åの厚さ
に成膜する。この下地膜の成膜方法は、プラズマＣＶＤ
法やスパッタ法を用いればよい。
【００２２】この酸化珪素膜は、基板中からの不純物の
拡散を抑えたり、基板と半導体膜との間に働く応力を緩
和する機能を有している。基板として石英基板を用いる
場合には、この下地膜となる陽極酸化膜の厚さを厚くし
た方が好ましい。これは、加熱に際して石英基板は珪素
薄膜に比較してほとんど縮まず、半導体膜との間で応力
が生じやすいからである。
拡散を抑えたり、基板と半導体膜との間に働く応力を緩
和する機能を有している。基板として石英基板を用いる
場合には、この下地膜となる陽極酸化膜の厚さを厚くし
た方が好ましい。これは、加熱に際して石英基板は珪素
薄膜に比較してほとんど縮まず、半導体膜との間で応力
が生じやすいからである。
【００２３】下地膜の成膜を行ったら、後に薄膜トラン
ジスタの活性層を構成するための出発膜となる非晶質珪
素膜を成膜する。この非晶質珪素膜の厚さは例えば５０
０Åとする。この非晶質珪素膜の成膜方法は、プラズマ
ＣＶＤ法や減圧熱ＣＶＤ法を用いればよい。
ジスタの活性層を構成するための出発膜となる非晶質珪
素膜を成膜する。この非晶質珪素膜の厚さは例えば５０
０Åとする。この非晶質珪素膜の成膜方法は、プラズマ
ＣＶＤ法や減圧熱ＣＶＤ法を用いればよい。
【００２４】得られる薄膜トランジスタの特性が低くて
もよいのなら、このまま非晶質珪素膜を用いて薄膜トラ
ンジスタを構成する。また高画質な表示を得るのであれ
ば、この非晶質珪素膜を結晶化して結晶性珪素膜に変成
する。以下において結晶性珪素膜に変成する工程の一例
を示す。
もよいのなら、このまま非晶質珪素膜を用いて薄膜トラ
ンジスタを構成する。また高画質な表示を得るのであれ
ば、この非晶質珪素膜を結晶化して結晶性珪素膜に変成
する。以下において結晶性珪素膜に変成する工程の一例
を示す。
【００２５】ここでは、珪素の結晶化を助長する金属元
素を用いて高い結晶性を有する結晶性珪素膜を得る方法
を示す。まず得られた非晶質珪素膜の表面に所定の濃度
に調整されたニッケル酢酸塩溶液を塗布する。そしてス
ピナーを用いて余分の溶液を吹き飛ばして除去する。こ
うして非晶質珪素膜の表面にニッケル元素が接して保持
された状態とする。そして６２０℃、４時間の加熱処理
を行うことにより、結晶性珪素膜を得る。
素を用いて高い結晶性を有する結晶性珪素膜を得る方法
を示す。まず得られた非晶質珪素膜の表面に所定の濃度
に調整されたニッケル酢酸塩溶液を塗布する。そしてス
ピナーを用いて余分の溶液を吹き飛ばして除去する。こ
うして非晶質珪素膜の表面にニッケル元素が接して保持
された状態とする。そして６２０℃、４時間の加熱処理
を行うことにより、結晶性珪素膜を得る。
【００２６】上記の結晶化方法以外に、レーザー光の照
射による方法、単なる加熱による方法、赤外光等の強光
の照射による方法、それらの方法を組み合わせた方法を
利用することができる。
射による方法、単なる加熱による方法、赤外光等の強光
の照射による方法、それらの方法を組み合わせた方法を
利用することができる。
【００２７】そして得られた結晶性珪素膜をパターニン
グすることにより、図１（Ａ）に示すように、ガラス基
板１０１上に下地膜１０２が形成され、さらに薄膜トラ
ンジスタの活性層１０３（島状の半導体層）が形成され
た状態を得る。ここでは、活性層１０３が結晶性珪素膜
で構成されたものとして以下の説明を行う。
グすることにより、図１（Ａ）に示すように、ガラス基
板１０１上に下地膜１０２が形成され、さらに薄膜トラ
ンジスタの活性層１０３（島状の半導体層）が形成され
た状態を得る。ここでは、活性層１０３が結晶性珪素膜
で構成されたものとして以下の説明を行う。
【００２８】図１（Ａ）に示す状態を得たら、ゲイト絶
縁膜１０４として機能する酸化珪素膜１０２をプラスマ
ＣＶＤ法またはスパッタ法で１０００Åの厚さに成膜す
る。さらにスカンジウムが0.2wt ％含まれたアルミニウ
ム膜を６０００Åの厚さに成膜する。さらにこれをパタ
ーニングしてゲイト電極１０５を形成する。このゲイト
電極１０５が１層目の配線となる。
縁膜１０４として機能する酸化珪素膜１０２をプラスマ
ＣＶＤ法またはスパッタ法で１０００Åの厚さに成膜す
る。さらにスカンジウムが0.2wt ％含まれたアルミニウ
ム膜を６０００Åの厚さに成膜する。さらにこれをパタ
ーニングしてゲイト電極１０５を形成する。このゲイト
電極１０５が１層目の配線となる。
【００２９】このゲイト電極をアルミニウムで構成する
ことは重要である。図３に示すようにゲイト電極１０５
はマトリクス状に配置されたゲイト線から延在して構成
されている。従って、その配線抵抗が無視できない場合
は、信号の遅延や動作不良が生じてしまう。特に大面積
化された液晶表示装置においてはこの問題が顕在化す
る。よって、本実施例に示すようにゲイト電極およびそ
れと同時に形成されるゲイト線を低抵抗材料であるアル
ミニウムで構成することは有用なこととなる。
ことは重要である。図３に示すようにゲイト電極１０５
はマトリクス状に配置されたゲイト線から延在して構成
されている。従って、その配線抵抗が無視できない場合
は、信号の遅延や動作不良が生じてしまう。特に大面積
化された液晶表示装置においてはこの問題が顕在化す
る。よって、本実施例に示すようにゲイト電極およびそ
れと同時に形成されるゲイト線を低抵抗材料であるアル
ミニウムで構成することは有用なこととなる。
【００３０】ゲイト電極１０５を形成したら、酒石酸が
３〜１０％含まれたＰＨ≒７のエチレングルコール溶液
を電解溶液とした陽極酸化を行う。この陽極酸化を行う
ことで緻密な膜質を有する陽極酸化膜１０６を２５００
Åの厚さに形成する。この陽極酸化膜は、アルミニウム
の異常成長やクラックの発生を防ぐといった機能を有し
ている。またこの陽極酸化膜は、後の不純物イオンの注
入工程において、オフセットゲイト領域を形成するため
のマスクとして機能する。
３〜１０％含まれたＰＨ≒７のエチレングルコール溶液
を電解溶液とした陽極酸化を行う。この陽極酸化を行う
ことで緻密な膜質を有する陽極酸化膜１０６を２５００
Åの厚さに形成する。この陽極酸化膜は、アルミニウム
の異常成長やクラックの発生を防ぐといった機能を有し
ている。またこの陽極酸化膜は、後の不純物イオンの注
入工程において、オフセットゲイト領域を形成するため
のマスクとして機能する。
【００３１】図１（Ｂ）に示す状態を得たら、ソース及
びドレイン領域を形成するための不純物イオンの注入を
行う。ここではＮチャネル型の薄膜トランジスタを形成
するためにＰ（リン）イオンの注入をプラズマドーピン
グ法でもって行う。
びドレイン領域を形成するための不純物イオンの注入を
行う。ここではＮチャネル型の薄膜トランジスタを形成
するためにＰ（リン）イオンの注入をプラズマドーピン
グ法でもって行う。
【００３２】Ｐイオンの注入を行うことで、ソース領域
１０７とドレイン領域１１０とが自己整合的に形成され
る。また同時にチャネル形成領域１０９とオフセットゲ
イト領域１０８とがやはり自己整合的に形成される。
（図１（Ｃ））
１０７とドレイン領域１１０とが自己整合的に形成され
る。また同時にチャネル形成領域１０９とオフセットゲ
イト領域１０８とがやはり自己整合的に形成される。
（図１（Ｃ））
【００３３】図１（Ｃ）に示す不純物イオンの注入が終
了したら、レーザー光の照射を行い、ソース／ドレイン
領域のアニールを行う。即ち、注入されたＰイオンの活
性化とＰイオンの注入により損傷した領域の結晶性の回
復を行う。
了したら、レーザー光の照射を行い、ソース／ドレイン
領域のアニールを行う。即ち、注入されたＰイオンの活
性化とＰイオンの注入により損傷した領域の結晶性の回
復を行う。
【００３４】そして、第１の層間絶縁膜１１１として酸
化珪素膜を５０００Åの厚さにプラズマＣＶＤ法でもっ
て成膜する。そしてソース領域１０７に達するコンタク
トホールの形成を行う。なお層間絶縁膜として酸化珪素
膜を用いると、後に形成される配線のチタン膜と酸化珪
素膜とが反応し、酸化チタンが形成されてしまうことが
ある。このような場合は、酸化珪素膜の代わりに窒化珪
素膜を用いることが好ましい。また酸化珪素膜と窒化珪
素膜を用いることが好ましい。（図１（Ｄ））
化珪素膜を５０００Åの厚さにプラズマＣＶＤ法でもっ
て成膜する。そしてソース領域１０７に達するコンタク
トホールの形成を行う。なお層間絶縁膜として酸化珪素
膜を用いると、後に形成される配線のチタン膜と酸化珪
素膜とが反応し、酸化チタンが形成されてしまうことが
ある。このような場合は、酸化珪素膜の代わりに窒化珪
素膜を用いることが好ましい。また酸化珪素膜と窒化珪
素膜を用いることが好ましい。（図１（Ｄ））
【００３５】次に図２（Ａ）に示すようにソース領域に
コンタクトするソース配線の形成を行う。この配線ソー
ス１１２は、チタン膜とアルミニウム膜との積層で構成
されている。ここではチタン膜の厚さを５００Å、アル
ミニウム膜の厚さを４０００Åとする。成膜方法はスパ
ッタ法を用いる。なおこのソース配線１１２が２層目の
配線となる。
コンタクトするソース配線の形成を行う。この配線ソー
ス１１２は、チタン膜とアルミニウム膜との積層で構成
されている。ここではチタン膜の厚さを５００Å、アル
ミニウム膜の厚さを４０００Åとする。成膜方法はスパ
ッタ法を用いる。なおこのソース配線１１２が２層目の
配線となる。
【００３６】チタン膜を設けるのは、アルミニウムと珪
素との接触を行わすと両者が反応してしまい接触不良が
生じたり、接触抵抗の経時変化が生じてしまうからであ
る。図３に示すようこの配線ソース１１２から延在して
各画素に配置された薄膜トランジスタのソース領域にコ
ンタクトが行われる。
素との接触を行わすと両者が反応してしまい接触不良が
生じたり、接触抵抗の経時変化が生じてしまうからであ
る。図３に示すようこの配線ソース１１２から延在して
各画素に配置された薄膜トランジスタのソース領域にコ
ンタクトが行われる。
【００３７】次に図２（Ｂ）に示すように、第２の層間
絶縁膜１１３を４０００Åの厚さに成膜する。この第２
の層間絶縁膜は、プラズマＣＶＤ法で成膜される酸化珪
素膜でもって構成される。また後にチタン膜が酸化チタ
ン膜に変成しないようにするために、酸化珪素膜の代わ
りに窒化珪素膜を用いるのでもよい。また酸化珪素膜と
窒化珪素膜との積層膜を用いるのでもよい。また窒化珪
素膜と酸化珪素膜と窒化珪素膜との積層膜を用いるので
もよい。
絶縁膜１１３を４０００Åの厚さに成膜する。この第２
の層間絶縁膜は、プラズマＣＶＤ法で成膜される酸化珪
素膜でもって構成される。また後にチタン膜が酸化チタ
ン膜に変成しないようにするために、酸化珪素膜の代わ
りに窒化珪素膜を用いるのでもよい。また酸化珪素膜と
窒化珪素膜との積層膜を用いるのでもよい。また窒化珪
素膜と酸化珪素膜と窒化珪素膜との積層膜を用いるので
もよい。
【００３８】次に画素電極となるＩＴＯ電極１１４を形
成する。ＩＴＯ電極以外には、ＳnＯ2 を利用すること
ができる。ここで重要なのは、画素電極として透明導電
膜を用いる必要があるということである。
成する。ＩＴＯ電極以外には、ＳnＯ2 を利用すること
ができる。ここで重要なのは、画素電極として透明導電
膜を用いる必要があるということである。
【００３９】そしてコンタクトホール１１５と１１６の
形成を行う。１１５は、ソース線の取り出し電極であ
り、周辺回路との接続が行われる配線を形成するための
開口である。また１１６はドレイン領域と画素電極との
コンタクトをとるための開口である。（図２（Ｂ））
形成を行う。１１５は、ソース線の取り出し電極であ
り、周辺回路との接続が行われる配線を形成するための
開口である。また１１６はドレイン領域と画素電極との
コンタクトをとるための開口である。（図２（Ｂ））
【００４０】そして第３層目の配線となる３層膜を成膜
する。この３層膜は、チタン膜とアルミニウム膜とチタ
ン膜とで構成される。成膜方法はスパッタ法、または蒸
着法を用いる。そしてこの３層目をパターニングして、 （１）周辺回路とのコンタクトや外部回路とのコンタク
トを取るための配線１１７ （２）薄膜トランジスタを遮光するための遮光膜１１８ （３）薄膜トランジスタの出力（ソース領域１１０）を
画素電極１１４に連結するための配線１１９ （４）図２には図示されないブラックマトリクス（図３
の３０１で図示）を形成する。
する。この３層膜は、チタン膜とアルミニウム膜とチタ
ン膜とで構成される。成膜方法はスパッタ法、または蒸
着法を用いる。そしてこの３層目をパターニングして、 （１）周辺回路とのコンタクトや外部回路とのコンタク
トを取るための配線１１７ （２）薄膜トランジスタを遮光するための遮光膜１１８ （３）薄膜トランジスタの出力（ソース領域１１０）を
画素電極１１４に連結するための配線１１９ （４）図２には図示されないブラックマトリクス（図３
の３０１で図示）を形成する。
【００４１】アルミニウム膜をチタン膜で挟んだ３積構
造とすることで、 ・ソース領域１１０とのコンタクトを良好なものとす
る。 ・２層目の配線１１２とのコンタクトを良好なものとす
る。 ・ＩＴＯ電極１１４とのコンタクトを良好なものとす
る。 といった効果を得ることができる。
造とすることで、 ・ソース領域１１０とのコンタクトを良好なものとす
る。 ・２層目の配線１１２とのコンタクトを良好なものとす
る。 ・ＩＴＯ電極１１４とのコンタクトを良好なものとす
る。 といった効果を得ることができる。
【００４２】図３に図２に示す構成を上面からみた状態
を示す。図３には、一つの画素を中心として示されてい
る。図３のＡ−Ａ’で切った断面が図２（Ｃ）に示す構
成に相当する。図３には、画素電極１１４の縁を覆うよ
うに配置されているブラックマトリクス３０１が示され
ている。また図３を見れば明らかなように、本実施例に
おいては、ブラックマトリクス３０１と薄膜トランジス
タの遮光膜１１８とはつながった膜でもって構成されて
いる。しかしこのブラックマトリクス３０１と遮光膜１
１８とを別々に分離する構成としてもよい。なお、遮光
膜１１８と配線１１９とをつなげることは、不要な容量
を形成してしまうことになるので好ましくない。
を示す。図３には、一つの画素を中心として示されてい
る。図３のＡ−Ａ’で切った断面が図２（Ｃ）に示す構
成に相当する。図３には、画素電極１１４の縁を覆うよ
うに配置されているブラックマトリクス３０１が示され
ている。また図３を見れば明らかなように、本実施例に
おいては、ブラックマトリクス３０１と薄膜トランジス
タの遮光膜１１８とはつながった膜でもって構成されて
いる。しかしこのブラックマトリクス３０１と遮光膜１
１８とを別々に分離する構成としてもよい。なお、遮光
膜１１８と配線１１９とをつなげることは、不要な容量
を形成してしまうことになるので好ましくない。
【００４３】なお、図３には図２（Ｃ）の１１７で示さ
れる配線は示されていない。この１１７で示される配線
は、実際には画素領域の端においてソース線１１２の端
部にコンタクトする構成となる。
れる配線は示されていない。この１１７で示される配線
は、実際には画素領域の端においてソース線１１２の端
部にコンタクトする構成となる。
【００４４】〔実施例２〕本実施例は、実施例１に示す
構成においてゲイト電極の構造を工夫した例に関する。
本実施例においては、ゲイト電極をチタン膜とアルミニ
ウム膜とチタン膜との積層で構成したことを特徴とす
る。
構成においてゲイト電極の構造を工夫した例に関する。
本実施例においては、ゲイト電極をチタン膜とアルミニ
ウム膜とチタン膜との積層で構成したことを特徴とす
る。
【００４５】図４にゲイト電極の作製工程を中心として
示す。図４（Ａ）に示されているのは、酸化珪素膜でな
るゲイト電極４０１上にチタン膜を１００Å程度の厚さ
に成膜し、さらにスカンジウムを微量に含有するアルミ
ニウム膜を５０００Åの厚さに成膜し、さらにチタン膜
を１００Å程度の厚さに成膜し、このチタン膜とアルミ
ニウム膜とチタン膜との積層膜をゲイト電極の形状にパ
ターニングした状態が示されている。
示す。図４（Ａ）に示されているのは、酸化珪素膜でな
るゲイト電極４０１上にチタン膜を１００Å程度の厚さ
に成膜し、さらにスカンジウムを微量に含有するアルミ
ニウム膜を５０００Åの厚さに成膜し、さらにチタン膜
を１００Å程度の厚さに成膜し、このチタン膜とアルミ
ニウム膜とチタン膜との積層膜をゲイト電極の形状にパ
ターニングした状態が示されている。
【００４６】図４（Ａ）においては、チタン膜４０２と
アルミニウム膜４０３とチタン膜４０４とで構成される
ゲイト電極が示されている。
アルミニウム膜４０３とチタン膜４０４とで構成される
ゲイト電極が示されている。
【００４７】図４（Ａ）に示す状態を得た後、陽極酸化
を行い、ゲイト電極の周囲に緻密な陽極酸化膜４０５を
形成する。陽極酸化膜の厚さは２００Åとする。ここで
は、チタンとアルミニウムの陽極酸化膜を形成すること
になるので、数百Å以上の厚さに陽極酸化膜を形成する
ことは困難である。（図４（Ｂ））
を行い、ゲイト電極の周囲に緻密な陽極酸化膜４０５を
形成する。陽極酸化膜の厚さは２００Åとする。ここで
は、チタンとアルミニウムの陽極酸化膜を形成すること
になるので、数百Å以上の厚さに陽極酸化膜を形成する
ことは困難である。（図４（Ｂ））
【００４８】次に第１の層間絶縁膜として窒化珪素膜４
０６をプラズマＣＶＤ法で４０００Åの厚さに成膜す
る。（図４（Ｃ））
０６をプラズマＣＶＤ法で４０００Åの厚さに成膜す
る。（図４（Ｃ））
【００４９】さらにゲイト電極にコンタクトするための
アルミニウム配線４０７を形成するためのコンタクトホ
ールの形成を行い、ゲイト電極を構成するチタン膜４０
４にアルミニウム配線４０７を形成する。なお、このア
ルミニウム配線は、薄膜トランジスタが形成された部分
から離れた周辺回路部分に形成される。
アルミニウム配線４０７を形成するためのコンタクトホ
ールの形成を行い、ゲイト電極を構成するチタン膜４０
４にアルミニウム配線４０７を形成する。なお、このア
ルミニウム配線は、薄膜トランジスタが形成された部分
から離れた周辺回路部分に形成される。
【００５０】このような構成とすると、ゲイト絶縁膜と
アルミニウム膜が直接触れることがないので、アルミニ
ウムの以上成長部分がゲイト絶縁膜内に侵入したりする
ことがないものとすることができる。そして、ゲイト電
極とゲイト絶縁膜との間における界面特性を良好なもの
とすることができる。この結果、薄膜トランジスタの動
作を良好なものとすることができる。
アルミニウム膜が直接触れることがないので、アルミニ
ウムの以上成長部分がゲイト絶縁膜内に侵入したりする
ことがないものとすることができる。そして、ゲイト電
極とゲイト絶縁膜との間における界面特性を良好なもの
とすることができる。この結果、薄膜トランジスタの動
作を良好なものとすることができる。
【００５１】また、配線４０７を形成するためのコンタ
クトホールの形成において、ゲイト電極上面の陽極酸化
膜へのエッチング工程が容易となる。即ち、アルミニウ
ム上に陽極酸化膜が形成されている状態においては、陽
極酸化膜のみを選択的に除去することが困難であるが、
本実施例に示すような構成とすることにより、この問題
を解決することができる。
クトホールの形成において、ゲイト電極上面の陽極酸化
膜へのエッチング工程が容易となる。即ち、アルミニウ
ム上に陽極酸化膜が形成されている状態においては、陽
極酸化膜のみを選択的に除去することが困難であるが、
本実施例に示すような構成とすることにより、この問題
を解決することができる。
【００５２】本実施例に示す構成を実施例１に示す構成
に組み合わせることにより、得られる装置の作製歩留り
や作製コストの削減を実現することができる。また装置
の信頼性を高めることができる。
に組み合わせることにより、得られる装置の作製歩留り
や作製コストの削減を実現することができる。また装置
の信頼性を高めることができる。
【００５３】
【発明の効果】本明細書で開示する発明を利用すること
で、配線材料によって生じる接触の不安定性を除去した
構成を得ることができる。
で、配線材料によって生じる接触の不安定性を除去した
構成を得ることができる。
【００５４】例えば図２（Ｃ）や図３に示すような構成
とすることで以下に示すような効果を得ることができ
る。 （１）ソース線１１２をアルミニウム膜とチタン膜の積
層膜とすることで、ソース配線における電圧降下を抑制
することができる。この効果は特に大面積の液晶表示装
置において顕著に有用なものとなる。 （２）ソース線１１２をアルミ膜とチタン膜の積層膜と
することで、ソース配線１１２とソース領域１０７との
電気的な接続を確実なものとすることができる。 （３）１１９で示されるドレイン領域１１０と画素電極
１１４とを接続するための配線を構成するための多層膜
を用いて遮光膜１１８を形成することができる。特にこ
の遮光膜は新たな工程を付加せずに得ることができる。 （４）周辺回路との接続に利用される配線１１７を配線
１１９と同時に形成することができる。またこの配線１
１７のソース配線１１２とのコンタクト及び周辺回路の
コンタクトを確実なものとすることができる。 （５）配線１１９において、ドレイン領域１１０とＩＴ
Ｏ電極１１４とのコンタクトを確実なものとすることが
できる。 （６）配線１１９の形成と同時にブラックマトリクスを
形成することができる。
とすることで以下に示すような効果を得ることができ
る。 （１）ソース線１１２をアルミニウム膜とチタン膜の積
層膜とすることで、ソース配線における電圧降下を抑制
することができる。この効果は特に大面積の液晶表示装
置において顕著に有用なものとなる。 （２）ソース線１１２をアルミ膜とチタン膜の積層膜と
することで、ソース配線１１２とソース領域１０７との
電気的な接続を確実なものとすることができる。 （３）１１９で示されるドレイン領域１１０と画素電極
１１４とを接続するための配線を構成するための多層膜
を用いて遮光膜１１８を形成することができる。特にこ
の遮光膜は新たな工程を付加せずに得ることができる。 （４）周辺回路との接続に利用される配線１１７を配線
１１９と同時に形成することができる。またこの配線１
１７のソース配線１１２とのコンタクト及び周辺回路の
コンタクトを確実なものとすることができる。 （５）配線１１９において、ドレイン領域１１０とＩＴ
Ｏ電極１１４とのコンタクトを確実なものとすることが
できる。 （６）配線１１９の形成と同時にブラックマトリクスを
形成することができる。
【００５５】このように、作製工程を特に増やすことな
しに、多数の役割を有する構成を同時に形成することが
できる。そして、高い特性を有したアクティブマトリク
ス型の液晶表示装置を低コストで得ることができる。
しに、多数の役割を有する構成を同時に形成することが
できる。そして、高い特性を有したアクティブマトリク
ス型の液晶表示装置を低コストで得ることができる。
【図１】 アクティブマトリクス回路の作製工程を示
す。
す。
【図２】 アクティブマトリクス回路の作製工程を示
す。
す。
【図３】 画素領域の概要を示す。
【図４】 実施例のゲイト電極の概要を示す。
１０１ ガラス基板 １０２ 下地膜（酸化珪素膜） １０３ 活性層（島状半導体領域） １０４ ゲイト絶縁膜（酸化珪素膜） １０５ ゲイト電極（アルミニウム電極） １０６ 陽極酸化膜 １０７ ソース領域 １０８ オフセットゲイト領域 １０９ チャネル形成領域 １１０ ドレイン領域 １１１ 層間絶縁膜（１層目の層間絶縁膜） １１２ ソース配線（チタン膜とアルミニウム
膜との積層膜） １１３ 層間絶縁膜（２層目の層間絶縁膜） １１４ 画素電極（ＩＴＯ電極） １１５ ソース配線へのコンタクト開口 １１６ ドレイン領域へのコンタウト開口 １１７ 周辺回路への配線 １１８ 遮蔽膜 １１９ ドレイン領域と画素電極とを接続する
配線 ３０１ ブラックマトリクス
膜との積層膜） １１３ 層間絶縁膜（２層目の層間絶縁膜） １１４ 画素電極（ＩＴＯ電極） １１５ ソース配線へのコンタクト開口 １１６ ドレイン領域へのコンタウト開口 １１７ 周辺回路への配線 １１８ 遮蔽膜 １１９ ドレイン領域と画素電極とを接続する
配線 ３０１ ブラックマトリクス
Claims (6)
- 【請求項１】半導体と酸化物導電膜とを接続する配線を
有し、 前記配線はチタン膜とアルミニウム膜とチタン膜との積
層構造を有し、 前記チタン膜の一方と半導体とが接触しており、 前記チタン膜の他方と酸化物導電膜とが接触しているこ
とを特徴とする半導体装置。 - 【請求項２】画素電極を構成する酸化物導電膜と、 前記酸化物導電膜と薄膜トランジスタのドレイン領域と
を接続する配線と、 前記配線と同一の材料で構成される前記薄膜トランジス
タを遮蔽するための遮光膜と、 前記配線と同一の材料で構成される前記画素電極の縁を
覆って形成された遮光膜と、 を有し、 前記配線はチタン膜とアルミニウム膜とチタン膜との積
層構造を有していることを特徴とする半導体装置。 - 【請求項３】画素電極を構成する酸化物導電膜と、 前記酸化物導電膜と薄膜トランジスタのドレイン領域と
を接続する第１の配線と、 前記第１の配線と同一の材料で構成される前記薄膜トラ
ンジスタを遮蔽するための遮光膜と、 前記第１の配線と同一の材料で構成される前記画素電極
の縁を覆って形成された遮光膜と、 前記薄膜トランジスタのソース領域に接続された第２の
配線と、 前記第２の配線に接続された前記第１の配線と同一の材
料で構成される引き出し配線と、 を有し、 前記第１の配線はチタン膜とアルミニウム膜とチタン膜
との積層構造を有していることを特徴とする半導体装
置。 - 【請求項４】請求項１乃至請求項３において、 酸化物導電膜としてＩＴＯまたはＳn Ｏ2 膜が利用され
ることを特徴とする半導体装置。 - 【請求項５】請求項１乃至請求項３において、チタン膜
の代わりにクロム膜が用いられることを特徴とする半導
体装置。 - 【請求項６】請求項３において、第２の配線はチタン膜
とアルミニウム膜との積層膜で構成されていることを特
徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21119595A JP3744980B2 (ja) | 1995-07-27 | 1995-07-27 | 半導体装置 |
| US08/683,241 US6166396A (en) | 1995-07-27 | 1996-07-18 | Semiconductor devices |
| KR1019960030782A KR100401654B1 (ko) | 1995-07-27 | 1996-07-27 | 반도체장치 |
| US09/749,864 US6495857B2 (en) | 1995-07-27 | 2000-12-26 | Thin film transister semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21119595A JP3744980B2 (ja) | 1995-07-27 | 1995-07-27 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005142030A Division JP4298676B2 (ja) | 2005-05-16 | 2005-05-16 | 半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945927A true JPH0945927A (ja) | 1997-02-14 |
| JP3744980B2 JP3744980B2 (ja) | 2006-02-15 |
Family
ID=16601956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21119595A Expired - Lifetime JP3744980B2 (ja) | 1995-07-27 | 1995-07-27 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6166396A (ja) |
| JP (1) | JP3744980B2 (ja) |
| KR (1) | KR100401654B1 (ja) |
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| US11482624B2 (en) | 2004-09-15 | 2022-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| US11908976B2 (en) | 2008-07-10 | 2024-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and electronic device |
| JP2011091352A (ja) * | 2009-09-28 | 2011-05-06 | Kobe Steel Ltd | 薄膜トランジスタ基板およびその製造方法並びに表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6495857B2 (en) | 2002-12-17 |
| KR970005998A (ko) | 1997-02-19 |
| JP3744980B2 (ja) | 2006-02-15 |
| US6166396A (en) | 2000-12-26 |
| US20010001496A1 (en) | 2001-05-24 |
| KR100401654B1 (ko) | 2004-05-12 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040706 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041202 |
|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050516 |
|
| A02 | Decision of refusal |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050901 |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051026 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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