JPH0362244B2 - - Google Patents
Info
- Publication number
- JPH0362244B2 JPH0362244B2 JP57211609A JP21160982A JPH0362244B2 JP H0362244 B2 JPH0362244 B2 JP H0362244B2 JP 57211609 A JP57211609 A JP 57211609A JP 21160982 A JP21160982 A JP 21160982A JP H0362244 B2 JPH0362244 B2 JP H0362244B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- crystal display
- type liquid
- display device
- matrix type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004973 liquid crystal related substance Substances 0.000 claims description 26
- 239000011159 matrix material Substances 0.000 claims description 21
- 239000010408 film Substances 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 9
- 239000010410 layer Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 239000010409 thin film Substances 0.000 claims description 3
- 229910000838 Al alloy Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 238000009413 insulation Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- -1 Al and Al Chemical class 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2202/00—Materials and properties
- G02F2202/10—Materials and properties semiconductor
- G02F2202/104—Materials and properties semiconductor poly-Si
Description
【発明の詳細な説明】
この発明はマトリクス形液晶表示装置に係り、
特にこれに用いられる薄膜トランジスタ（TFT）
アレーの配線構造に関するものである。
特にこれに用いられる薄膜トランジスタ（TFT）
アレーの配線構造に関するものである。
第１図は一般的なTFTアレーの構成を立体模
形的に示す図、第２図はマトリクス形液晶表示装
置の構成を示す断面図である。図において、１は
TFT、２はそのゲート線、３はソース線、４は
表示電極、５は蓄積コンデンサ、６は液晶、７は
TFTアレー、８はTFTアレー基板、９は透明導
電膜、１０は対向基板を示している。
形的に示す図、第２図はマトリクス形液晶表示装
置の構成を示す断面図である。図において、１は
TFT、２はそのゲート線、３はソース線、４は
表示電極、５は蓄積コンデンサ、６は液晶、７は
TFTアレー、８はTFTアレー基板、９は透明導
電膜、１０は対向基板を示している。
従来この種の装置として第３図、第４図に示す
ものがあつた。第３図はTFTアレー画素の部分
平面図、第４図は第３図の−線における断面
構造図を示したものである。以下、この明細書に
おいて、前出の符号と同一の符号は同一または相
当部分を示し、その説明は省略する。図におい
て、１１はドレイン電極、１２は半導体、１３は
層間絶縁膜を示している。
ものがあつた。第３図はTFTアレー画素の部分
平面図、第４図は第３図の−線における断面
構造図を示したものである。以下、この明細書に
おいて、前出の符号と同一の符号は同一または相
当部分を示し、その説明は省略する。図におい
て、１１はドレイン電極、１２は半導体、１３は
層間絶縁膜を示している。
まず第１図、第２図によりTFTアレー及びマ
トリクス形液晶表示装置の構成を説明する。
TFTアレー７は複数個のゲート線２、及びこれ
らのゲート線２と直交する複数個のソース線３と
を備え、その交点部分に例えばTFT１等の能動
素子、表示電極４及び信号蓄積コンデンサー５等
が形成されている。また、マトリツクス形液晶表
示装置は、前記TFTアレー７が形成されたTFT
アレー基板８をもちい、これと対向する透明導電
膜９を有する対向基板１０、及びこの両基板８，
１０の間に液晶６が挾持されている。
トリクス形液晶表示装置の構成を説明する。
TFTアレー７は複数個のゲート線２、及びこれ
らのゲート線２と直交する複数個のソース線３と
を備え、その交点部分に例えばTFT１等の能動
素子、表示電極４及び信号蓄積コンデンサー５等
が形成されている。また、マトリツクス形液晶表
示装置は、前記TFTアレー７が形成されたTFT
アレー基板８をもちい、これと対向する透明導電
膜９を有する対向基板１０、及びこの両基板８，
１０の間に液晶６が挾持されている。
ひき続き従来のTFTアレー、及びマトリクス
形液晶表示装置を第３図、第４図により説明す
る。TFTアレー７は、例えば石英ガラス等の絶
縁基板よりなるTFTアレー基板８の表面に、複
数個のTFT等の能動素子１、蓄積コンデンサ５、
及び表示電極４を形成し、例えばアルミニウム
（Al）等の導電体膜を蒸着法で形成し、これをパ
ターンニングしてゲート線２を形成した後、層間
絶縁膜１３として、例えばシリコンナイトラクド
（SiN）等をプラズマCVD法等で形成しパターン
ニングし、ひき続き、例えばAl等の導電体膜を
蒸着法等で形成し、これをパターンニングしてソ
ース線３を形成してTFTアレー７が完成する。
また、他の従来例としてゲート線２として不純物
をドープした多結晶シリコン（図示せず）を用
い、層間絶縁膜１３を形成した後、ソース線３を
Al等で形成してTFTアレー７が完成することも
あつた。
形液晶表示装置を第３図、第４図により説明す
る。TFTアレー７は、例えば石英ガラス等の絶
縁基板よりなるTFTアレー基板８の表面に、複
数個のTFT等の能動素子１、蓄積コンデンサ５、
及び表示電極４を形成し、例えばアルミニウム
（Al）等の導電体膜を蒸着法で形成し、これをパ
ターンニングしてゲート線２を形成した後、層間
絶縁膜１３として、例えばシリコンナイトラクド
（SiN）等をプラズマCVD法等で形成しパターン
ニングし、ひき続き、例えばAl等の導電体膜を
蒸着法等で形成し、これをパターンニングしてソ
ース線３を形成してTFTアレー７が完成する。
また、他の従来例としてゲート線２として不純物
をドープした多結晶シリコン（図示せず）を用
い、層間絶縁膜１３を形成した後、ソース線３を
Al等で形成してTFTアレー７が完成することも
あつた。
そして、マトリクス形液晶表示装置は前述の
TFTアレー７を用い、これと対向する透明導電
膜９を有する対向基板１０、及び前記両基板７，
１０の間に液晶６を挾持させマトリクス形液晶表
示素子が完成する。
TFTアレー７を用い、これと対向する透明導電
膜９を有する対向基板１０、及び前記両基板７，
１０の間に液晶６を挾持させマトリクス形液晶表
示素子が完成する。
また、マトリクス形液晶表示装置は通常画像表
示に用いられる関係から、第１図、第３図に示し
た単位画素の大きさは例えば、50μm□ から１mm
□ 前後に制約され、また、この画素数は通常、数
千ないし、数百万個が必要となる。
示に用いられる関係から、第１図、第３図に示し
た単位画素の大きさは例えば、50μm□ から１mm
□ 前後に制約され、また、この画素数は通常、数
千ないし、数百万個が必要となる。
したがつて、前記TFTアレー７に形成するゲ
ート線２およびソース線３の交差点数も前記画素
数と同数個の形成が必要であると共に、ゲート線
２及びソース線３はマトリクス形液晶表示装置の
開口率等の制約から線幅は例えば数十ミクロンメ
ートルに制約され、表示装置の大きさに対応した
長さが必要である。
ート線２およびソース線３の交差点数も前記画素
数と同数個の形成が必要であると共に、ゲート線
２及びソース線３はマトリクス形液晶表示装置の
開口率等の制約から線幅は例えば数十ミクロンメ
ートルに制約され、表示装置の大きさに対応した
長さが必要である。
従つて、ゲート線２、ソース線３を共にAl等
で構成した第１の従来例では、低抵抗の配線が得
られる一方で、両配線の層間絶縁膜１３に良質か
つ膜厚の大なる絶縁膜を用いないと、短絡が多発
する。また、ゲート線２に不純物をドープした多
結晶シリコンをもちい、ソース配線３にAl等を
もちいた第２の従来例では、両配線の交差部の層
間絶縁は良好である一方で、ゲート配線２が高抵
抗になる等の欠点を有し良好な層間絶縁と低抵抗
の配線とが両立し難い欠点があつた。
で構成した第１の従来例では、低抵抗の配線が得
られる一方で、両配線の層間絶縁膜１３に良質か
つ膜厚の大なる絶縁膜を用いないと、短絡が多発
する。また、ゲート線２に不純物をドープした多
結晶シリコンをもちい、ソース配線３にAl等を
もちいた第２の従来例では、両配線の交差部の層
間絶縁は良好である一方で、ゲート配線２が高抵
抗になる等の欠点を有し良好な層間絶縁と低抵抗
の配線とが両立し難い欠点があつた。
この発明は前述のような欠点を除去するために
なされたもので、ゲート線のソース線との交差部
を不純物をドープした多結晶シリコンから構成
し、かつ上記ゲート線の交差部以外の部分を多結
晶シリコン層と金属層との二重層から構成するこ
とにより、ゲート線の抵抗を低く抑えることがで
きるとともに、ゲート線とソース線との良好な層
間絶縁を実現することができるマトリクス形液晶
表示装置を提供するものである。
なされたもので、ゲート線のソース線との交差部
を不純物をドープした多結晶シリコンから構成
し、かつ上記ゲート線の交差部以外の部分を多結
晶シリコン層と金属層との二重層から構成するこ
とにより、ゲート線の抵抗を低く抑えることがで
きるとともに、ゲート線とソース線との良好な層
間絶縁を実現することができるマトリクス形液晶
表示装置を提供するものである。
以下この発明の第１の実施例を第５図、第６図
により説明する。第５図はTFTアレー画素の部
分平面図、第６図は第５図の−線での断面構
造図を示したものである。図において、１４は層
間絶縁膜１３に穿設され第１のソース線２に達す
るコンタクトホール、１５は層間絶縁膜１３の上
に第１のゲート線２に沿つて形成されるととも
に、コンタクトホール１４を介して第１のソース
線２に接続される第２のソース線である。ひき続
きその構成を説明する。TFTアレー７は例えば
石英ガラス等の絶縁基板よりなるTFTアレー基
板８の表面に、従来例で説明した数の複数個の
TFT等の能動素子１の形成に際し、第１のゲー
ト線２の材料として、半導体１２との整合性が良
好、多結晶シリコン／SiO2／半導体（Si）系に
おいて安定で、かつ制御可能な仕事関数、Al等
の金属類に対してオーミツクコンタクトが得ら
れ、かつ、成膜技術が簡単等の特徴を有する不純
物として例えばリンＰを濃度約1015〜1016コ／cm2
ドープした多結晶シリコンを用い減圧CVD法等
で例えば膜厚5000Åに成膜し、パターンニングし
て、能動素子１を形成する。この後、層間絶縁膜
１３として例えばシリコンナイトライド（SiN）
等をプラズマCVD法等で成膜し、第１のゲート
線２とソース線３との交差部以外の部分で、第１
のゲート線２と第２のゲート線１５とを接続する
ためのコンタクトホール１４をパターンニングし
て形成する。その後例えば、第２のゲート線１５
を第１のゲート線２とソース線３との各交差部の
両側の第１のゲート線２をバイパス短絡するよう
に、また、これと同時に、ソース線３、ドレイン
電極１１、及び蓄積コンデンサー５の電極を兼る
表示電極４としてAl系合金を例えばスパツター
法等で約7000Å程度の厚さに成膜し、パターンニ
ングしてTFTアレー７が完成する。そして、マ
トリクス形液晶表示装置は、従来例と同様に前述
のTFTアレー７を用い、これと対向する透明導
電膜９を有する対向基板１０、及び前記両基板
７，１０の間に液晶６を挾持させてマトリクス形
液晶表示装置が完成する。このように本実施例で
は、ゲート線２のソース線３との交差部を不純物
をドープした多結晶シリコンで構成したので、ゲ
ート線２とソース線３との絶縁を良好に行うこと
ができる。
により説明する。第５図はTFTアレー画素の部
分平面図、第６図は第５図の−線での断面構
造図を示したものである。図において、１４は層
間絶縁膜１３に穿設され第１のソース線２に達す
るコンタクトホール、１５は層間絶縁膜１３の上
に第１のゲート線２に沿つて形成されるととも
に、コンタクトホール１４を介して第１のソース
線２に接続される第２のソース線である。ひき続
きその構成を説明する。TFTアレー７は例えば
石英ガラス等の絶縁基板よりなるTFTアレー基
板８の表面に、従来例で説明した数の複数個の
TFT等の能動素子１の形成に際し、第１のゲー
ト線２の材料として、半導体１２との整合性が良
好、多結晶シリコン／SiO2／半導体（Si）系に
おいて安定で、かつ制御可能な仕事関数、Al等
の金属類に対してオーミツクコンタクトが得ら
れ、かつ、成膜技術が簡単等の特徴を有する不純
物として例えばリンＰを濃度約1015〜1016コ／cm2
ドープした多結晶シリコンを用い減圧CVD法等
で例えば膜厚5000Åに成膜し、パターンニングし
て、能動素子１を形成する。この後、層間絶縁膜
１３として例えばシリコンナイトライド（SiN）
等をプラズマCVD法等で成膜し、第１のゲート
線２とソース線３との交差部以外の部分で、第１
のゲート線２と第２のゲート線１５とを接続する
ためのコンタクトホール１４をパターンニングし
て形成する。その後例えば、第２のゲート線１５
を第１のゲート線２とソース線３との各交差部の
両側の第１のゲート線２をバイパス短絡するよう
に、また、これと同時に、ソース線３、ドレイン
電極１１、及び蓄積コンデンサー５の電極を兼る
表示電極４としてAl系合金を例えばスパツター
法等で約7000Å程度の厚さに成膜し、パターンニ
ングしてTFTアレー７が完成する。そして、マ
トリクス形液晶表示装置は、従来例と同様に前述
のTFTアレー７を用い、これと対向する透明導
電膜９を有する対向基板１０、及び前記両基板
７，１０の間に液晶６を挾持させてマトリクス形
液晶表示装置が完成する。このように本実施例で
は、ゲート線２のソース線３との交差部を不純物
をドープした多結晶シリコンで構成したので、ゲ
ート線２とソース線３との絶縁を良好に行うこと
ができる。
またゲート線２の交差部以外の部分を、該ゲー
ト線２とAlからなる第２のゲート線１５との二
重構造としたので、ゲート線２の安定化及び低抵
抗化を図ることができる。
ト線２とAlからなる第２のゲート線１５との二
重構造としたので、ゲート線２の安定化及び低抵
抗化を図ることができる。
また薄膜トランジスタのゲート電極を不純物を
ドープした多結晶シリコンで構成しているため、
高性能かつ、高精度であり、各種動作モードを有
する素子を容易に得られるという効果もある。
ドープした多結晶シリコンで構成しているため、
高性能かつ、高精度であり、各種動作モードを有
する素子を容易に得られるという効果もある。
この結果、このような構成のマトリクス形液晶
表示装置では、低抵抗配線により低電圧動作が可
能となり、低消費電力化を図ることができ、また
配線の交差部を良好に絶縁することができ、点欠
陥、線欠陥をなくして高品質化を図ることができ
る。第７図および第８図はそれぞれこの発明の第
２および第３の実施例を説明するもので、いずれ
も第１の実施例における第６図に対応する断面構
造図を示したものである。
表示装置では、低抵抗配線により低電圧動作が可
能となり、低消費電力化を図ることができ、また
配線の交差部を良好に絶縁することができ、点欠
陥、線欠陥をなくして高品質化を図ることができ
る。第７図および第８図はそれぞれこの発明の第
２および第３の実施例を説明するもので、いずれ
も第１の実施例における第６図に対応する断面構
造図を示したものである。
前述のこの発明の第１の実施例との相異点及び
特徴について説明する。第７図に示した第２の実
施例では第１のゲート線２と第２のゲート線１５
との接続点を増加させた例である。また、第８図
に示した第３の実施例はゲート線２と第２ゲート
線１５との接続をより安定化させるために、スリ
ツト状コンタクトホール１４ａを形成し、第１の
実施例及び第２の実施例よりもより大きな面積で
接続したもので、第２の実施例、第３の実施例と
もに第１の実施例に比し、より安定かつ低抵抗の
配線が可能となる。
特徴について説明する。第７図に示した第２の実
施例では第１のゲート線２と第２のゲート線１５
との接続点を増加させた例である。また、第８図
に示した第３の実施例はゲート線２と第２ゲート
線１５との接続をより安定化させるために、スリ
ツト状コンタクトホール１４ａを形成し、第１の
実施例及び第２の実施例よりもより大きな面積で
接続したもので、第２の実施例、第３の実施例と
もに第１の実施例に比し、より安定かつ低抵抗の
配線が可能となる。
なお、以上配線にはAlを用いた場合を示した
がAl合金等その他の金属であつてもよい。
がAl合金等その他の金属であつてもよい。
この発明になるマトリクス形液晶表示装置にお
けるTFTアレーの配線は、以上ののようにゲー
ト線の配線がソース線との交差部では不純物をド
ープした多結晶シリコンで構成されており、した
がつて容易に良質の層間絶縁が得られる。また、
ゲート線とソース線との交差部以外の部分では金
属による第２のゲート線、及び半導体不純物をド
ープした多結晶シリコン配線との二重配線で構成
されており、安定かつ低抵抗配線が容易に得られ
る。従つて、このTFTアレーを用いたこの発明
になるマトリクス形液晶表示装置は、低抵抗配線
により低電圧動作が可能で低消費電力形となり、
良好な層間絶縁により点欠陥、線欠陥がなく高品
質なものが得られるという効果を有している。
けるTFTアレーの配線は、以上ののようにゲー
ト線の配線がソース線との交差部では不純物をド
ープした多結晶シリコンで構成されており、した
がつて容易に良質の層間絶縁が得られる。また、
ゲート線とソース線との交差部以外の部分では金
属による第２のゲート線、及び半導体不純物をド
ープした多結晶シリコン配線との二重配線で構成
されており、安定かつ低抵抗配線が容易に得られ
る。従つて、このTFTアレーを用いたこの発明
になるマトリクス形液晶表示装置は、低抵抗配線
により低電圧動作が可能で低消費電力形となり、
良好な層間絶縁により点欠陥、線欠陥がなく高品
質なものが得られるという効果を有している。
第１図は一般的なマトリクス形液晶表示装置に
用いるTFTアレーの構成を立体模形的に示す図、
第２図はマトリクス形液晶表示装置の構成を示す
断面図、第３図は従来のTFTアレーの一画素分
を示す部分平面図、第４図は第３図の−線で
の断面図、第５図はこの発明の第１の実施例にお
けるTFTアレーの一画素分を示す部分平面図、
第６図は第５図の−線での断面図、第７図お
よび第８図はそれぞれこの発明の第２および第３
の実施例における上記第６図に対応する断面図で
ある。 図において、１はTFT、２は第１のゲート線、
３はソース線、５は信号蓄積コンデンサ、７は
TFTアレー、１３は層間絶縁膜、１５は第２の
ゲート線である。なお、図中同一符号は同一また
は相当部分を示す。
用いるTFTアレーの構成を立体模形的に示す図、
第２図はマトリクス形液晶表示装置の構成を示す
断面図、第３図は従来のTFTアレーの一画素分
を示す部分平面図、第４図は第３図の−線で
の断面図、第５図はこの発明の第１の実施例にお
けるTFTアレーの一画素分を示す部分平面図、
第６図は第５図の−線での断面図、第７図お
よび第８図はそれぞれこの発明の第２および第３
の実施例における上記第６図に対応する断面図で
ある。 図において、１はTFT、２は第１のゲート線、
３はソース線、５は信号蓄積コンデンサ、７は
TFTアレー、１３は層間絶縁膜、１５は第２の
ゲート線である。なお、図中同一符号は同一また
は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 基板上にマトリクス状に配置された複数の薄
膜トランジスタと、各列のトランジスタのゲート
に接続された複数のゲート線と、各行のトランジ
スタのソースと接続され、上記ゲート線と層間絶
縁膜を介して立体的に交差する、導電体膜からな
る複数のソース線とを有し、液晶表示を行うマト
リクス形液晶表示装置において、 上記ゲート線のソース線との交差部を不純物を
ドープした多結晶シリコン層のみから構成すると
ともに上記ゲート線の交差部以外の部分を多結晶
シリコン層と金属層との二重層から構成したこと
を特徴とするマトリクス形液晶表示装置。 ２ 上記金属層はアルミニウムからなることを特
徴とする特許請求の範囲第１項記載のマトリクス
形液晶表示装置。 ３ 上記金属層はアルミニウム合金からなること
を特徴とする特許請求の範囲第１項記載のマトリ
クス形液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211609A JPS59100415A (ja) | 1982-11-30 | 1982-11-30 | マトリクス形液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211609A JPS59100415A (ja) | 1982-11-30 | 1982-11-30 | マトリクス形液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100415A JPS59100415A (ja) | 1984-06-09 |
| JPH0362244B2 true JPH0362244B2 (ja) | 1991-09-25 |
Family
ID=16608594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57211609A Granted JPS59100415A (ja) | 1982-11-30 | 1982-11-30 | マトリクス形液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100415A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6136824U (ja) * | 1984-08-06 | 1986-03-07 | 三洋電機株式会社 | 表示装置 |
| FR2585162B1 (fr) * | 1985-07-19 | 1991-03-08 | Gen Electric | Structure de maintien d'ecartement d'une cellule et de blocage de lumiere pour affichages matriciels a cristaux liquides |
| JPH01134344A (ja) * | 1987-11-19 | 1989-05-26 | Sharp Corp | アクティブマトリクス基板 |
| JPH01136123A (ja) * | 1987-11-21 | 1989-05-29 | Sharp Corp | アクティブマトリックス基板 |
| JPH01177020A (ja) * | 1987-12-28 | 1989-07-13 | Sharp Corp | アクティブマトリックス表示装置 |
| US5212574A (en) * | 1989-07-05 | 1993-05-18 | Sharp Kabushiki Kaisha | Active matrix board having double-layer scan lines and capacity lines with discontinuous lower scan lines and lower capacity lines |
| JPH07318978A (ja) * | 1994-05-20 | 1995-12-08 | Sony Corp | 表示素子用薄膜トランジスタアレイ |
| JP3791482B2 (ja) * | 2002-10-17 | 2006-06-28 | セイコーエプソン株式会社 | 液晶装置及び電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5888784A (ja) * | 1981-11-24 | 1983-05-26 | セイコーエプソン株式会社 | 液晶表示装置 |
-
1982
- 1982-11-30 JP JP57211609A patent/JPS59100415A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5888784A (ja) * | 1981-11-24 | 1983-05-26 | セイコーエプソン株式会社 | 液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59100415A (ja) | 1984-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6566686B2 (en) | Thin-film transistor display devices | |
| US4821092A (en) | Thin film transistor array for liquid crystal display panel | |
| US6710408B2 (en) | Thin film transistor array substrate for liquid crystal display structure | |
| JP4648829B2 (ja) | 製品 | |
| JPH04163528A (ja) | アクティブマトリクス表示装置 | |
| JPH0812354B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPH0362244B2 (ja) | ||
| JPH04336530A (ja) | 液晶ディスプレイ | |
| JPH0213928A (ja) | 薄膜トランジスタアレイ | |
| JPH06258670A (ja) | 液晶表示装置及びその製造方法 | |
| JPH046106B2 (ja) | ||
| JPS61179486A (ja) | 半導体装置 | |
| JPH08213626A (ja) | 薄膜半導体装置及びその製造方法 | |
| JPH0352228B2 (ja) | ||
| JPH0812539B2 (ja) | 表示装置及びその製造方法 | |
| JPH0362243B2 (ja) | ||
| JPS6112271B2 (ja) | ||
| JPS61290491A (ja) | マトリクス型表示装置の製造方法 | |
| TW552454B (en) | Liquid crystal display apparatus | |
| JP2656555B2 (ja) | 薄膜トランジスタならびにそれを用いたアクティブマトリクス回路基板と画像表示装置 | |
| JPH052189A (ja) | 液晶表示装置 | |
| JP3302475B2 (ja) | 薄膜トランジスタアレイの製造方法 | |
| JP3055384B2 (ja) | 配線を有する電子デバイス | |
| JPS61290492A (ja) | マトリクス型表示装置の製造方法 | |
| JPH01274118A (ja) | トップスタガー型非晶質シリコン簿膜トランジスタアレイ |