JPH07142683A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07142683A JPH07142683A JP5288924A JP28892493A JPH07142683A JP H07142683 A JPH07142683 A JP H07142683A JP 5288924 A JP5288924 A JP 5288924A JP 28892493 A JP28892493 A JP 28892493A JP H07142683 A JPH07142683 A JP H07142683A
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- 239000011229 interlayer Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 5
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- 229910052751 metal Inorganic materials 0.000 abstract description 18
- 239000002184 metal Substances 0.000 abstract description 18
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
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Abstract
(57)【要約】
【目的】空きパッドを利用して容量素子を形成し、層間
絶縁膜の膜厚を測定する。 【構成】空きパッド領域からパッド形成領域に延在する
金属配線３を形成し、層間絶縁膜４を挟んで対向する容
量素子電極７とスルーホール５を介して金属配線３と接
続するパッド電極６を形成することにより、内部回路領
域８内に容量素子を設ける場合の集積度低下を回避でき
る。
絶縁膜の膜厚を測定する。 【構成】空きパッド領域からパッド形成領域に延在する
金属配線３を形成し、層間絶縁膜４を挟んで対向する容
量素子電極７とスルーホール５を介して金属配線３と接
続するパッド電極６を形成することにより、内部回路領
域８内に容量素子を設ける場合の集積度低下を回避でき
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
層間絶縁膜の膜厚検出用容量素子を有する半導体装置に
関する。
層間絶縁膜の膜厚検出用容量素子を有する半導体装置に
関する。
【０００２】
【従来の技術】近年、ゲートアレイやスタンダードセル
等の半導体装置では、高集積化及び配線の高密度化が進
み、配線の信号伝達遅延時間に配線層間の容量がかなり
影響を与えるようになっている。したがって、配線層間
の膜厚を十分に管理する必要がでてきた。
等の半導体装置では、高集積化及び配線の高密度化が進
み、配線の信号伝達遅延時間に配線層間の容量がかなり
影響を与えるようになっている。したがって、配線層間
の膜厚を十分に管理する必要がでてきた。
【０００３】従来の半導体装置の第１の例は、図２に示
すように、半導体基板上のチップ有効面積領域１８の周
縁部のフィールド酸化膜２上に形成した多結晶シリコン
膜１３と、この多結晶シリコン膜１３に接続してスクラ
イブ領域１９上に形成した容量測定端子３ａと、多結晶
シリコン膜１３上に第１の層間絶縁膜（図示せず）を介
して金属膜１５および金属膜１５に接続してスクライブ
領域１９上に引出した容量測定端子３ｂと、金属膜１５
上に第２の層間絶縁膜（図示せず）を介して形成し内部
回路に接続したボンディングパッド１７とを有して容量
素子を構成（特開平２−２９６３４８号公報参照）さ
れ、容量測定端子３ｂと容量測定端子３ａ間又はボンデ
ィングパッド１７間の容量を測定することにより、第１
又は第２の層間絶縁膜の膜厚を管理・制御していた。
すように、半導体基板上のチップ有効面積領域１８の周
縁部のフィールド酸化膜２上に形成した多結晶シリコン
膜１３と、この多結晶シリコン膜１３に接続してスクラ
イブ領域１９上に形成した容量測定端子３ａと、多結晶
シリコン膜１３上に第１の層間絶縁膜（図示せず）を介
して金属膜１５および金属膜１５に接続してスクライブ
領域１９上に引出した容量測定端子３ｂと、金属膜１５
上に第２の層間絶縁膜（図示せず）を介して形成し内部
回路に接続したボンディングパッド１７とを有して容量
素子を構成（特開平２−２９６３４８号公報参照）さ
れ、容量測定端子３ｂと容量測定端子３ａ間又はボンデ
ィングパッド１７間の容量を測定することにより、第１
又は第２の層間絶縁膜の膜厚を管理・制御していた。
【０００４】また、従来の半導体装置の第２の例は、図
３に示すように、半導体基板１上にそれぞれ絶縁膜３３
を介して形成した多結晶シリコン配線３１，３２とこの
多結晶シリコン配線３１，３２のそれぞれに接続した金
属配線３４，３７とを有し、導電層３５を一定電位にし
て金属配線３４の電圧を変化させることにより、浮遊容
量Ｃs の影響を減らして多結晶シリコン配線３１，３２
間の容量Ｃx を求めることができる。
３に示すように、半導体基板１上にそれぞれ絶縁膜３３
を介して形成した多結晶シリコン配線３１，３２とこの
多結晶シリコン配線３１，３２のそれぞれに接続した金
属配線３４，３７とを有し、導電層３５を一定電位にし
て金属配線３４の電圧を変化させることにより、浮遊容
量Ｃs の影響を減らして多結晶シリコン配線３１，３２
間の容量Ｃx を求めることができる。
【０００５】
【発明が解決しようとする課題】この従来の半導体装置
は、第１の例では、ボンディングパッドを容量素子の電
極として使用しており、容量測定用の平行平板のパター
ンを内部回路領域外に形成して内部回路の集積度を低下
させることを防止できる利点があるが、容量素子の電極
から層間絶縁膜が形成されていないスクライブ領域上に
形成する容量測定端子まで１μｍ以上の段差を超えて引
出すことを要し、加工が難しく段差部での断線を生じ易
いという問題がある。
は、第１の例では、ボンディングパッドを容量素子の電
極として使用しており、容量測定用の平行平板のパター
ンを内部回路領域外に形成して内部回路の集積度を低下
させることを防止できる利点があるが、容量素子の電極
から層間絶縁膜が形成されていないスクライブ領域上に
形成する容量測定端子まで１μｍ以上の段差を超えて引
出すことを要し、加工が難しく段差部での断線を生じ易
いという問題がある。
【０００６】また、第２の例では、容量素子を内部回路
領域に形成しているため、集積度を低下させるという問
題がある。
領域に形成しているため、集積度を低下させるという問
題がある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に設けた絶縁膜の上の空きパッド領域から
隣接するパッド形成領域まで延在させて形成し且つ内部
回路に接続した配線と、前記配線を含む表面に形成した
層間絶縁膜と、前記パッド形成領域上の層間絶縁膜に設
けたスルーホールを介して前記配線と電気的に接続し前
記層間絶縁膜上に形成したパッド電極と、前記空きパッ
ド領域上の前記配線と対向して前記層間絶縁膜上に形成
した容量素子電極とを有する。
半導体基板上に設けた絶縁膜の上の空きパッド領域から
隣接するパッド形成領域まで延在させて形成し且つ内部
回路に接続した配線と、前記配線を含む表面に形成した
層間絶縁膜と、前記パッド形成領域上の層間絶縁膜に設
けたスルーホールを介して前記配線と電気的に接続し前
記層間絶縁膜上に形成したパッド電極と、前記空きパッ
ド領域上の前記配線と対向して前記層間絶縁膜上に形成
した容量素子電極とを有する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ），（ｂ）は本発明の一実施例を
示す模式的平面図およびＡ−Ａ′線断面図である。
示す模式的平面図およびＡ−Ａ′線断面図である。
【００１０】図１（ａ），（ｂ）に示すように、半導体
チップの中央部に集積回路を形成した内部回路領域８を
有する半導体基板１の内部回路領域８の周囲に形成した
フィールド酸化膜２の上にアウミニウム膜等の金属膜を
堆積した後この金属膜を選択的にエッチングして空きパ
ッド領域とこの空きパッド領域に隣接するパッド形成領
域とを含む領域に１００μｍ程度の幅で延在させて設
け、且つ内部回路領域８の回路に電気的に接続した金属
配線３を形成する。
チップの中央部に集積回路を形成した内部回路領域８を
有する半導体基板１の内部回路領域８の周囲に形成した
フィールド酸化膜２の上にアウミニウム膜等の金属膜を
堆積した後この金属膜を選択的にエッチングして空きパ
ッド領域とこの空きパッド領域に隣接するパッド形成領
域とを含む領域に１００μｍ程度の幅で延在させて設
け、且つ内部回路領域８の回路に電気的に接続した金属
配線３を形成する。
【００１１】次に、この金属配線３を含む表面にＰＳＧ
膜等の層間絶縁膜４を１μｍの厚さに堆積して選択的に
エッチングし、金属配線３のパッド形成領域上にスルー
ホール５を形成する。
膜等の層間絶縁膜４を１μｍの厚さに堆積して選択的に
エッチングし、金属配線３のパッド形成領域上にスルー
ホール５を形成する。
【００１２】次に、スルーホール５を含む表面にアルミ
ニウム膜等の金属膜をスパッタ法で１μｍの厚さに堆積
してパターニングし、スルーホール５を介して金属配線
５と電気的に接続し、スルーホール５の周囲の層間絶縁
膜４の上に延在するパッド電極６および層間絶縁膜４を
挟んで空きパッド領域上の金属配線３と対向する１００
μｍ×１００μｍ程度の面積を有する容量素子電極７の
それぞれを形成し、層間絶縁膜４の膜厚測定用の容量素
子を構成する。
ニウム膜等の金属膜をスパッタ法で１μｍの厚さに堆積
してパターニングし、スルーホール５を介して金属配線
５と電気的に接続し、スルーホール５の周囲の層間絶縁
膜４の上に延在するパッド電極６および層間絶縁膜４を
挟んで空きパッド領域上の金属配線３と対向する１００
μｍ×１００μｍ程度の面積を有する容量素子電極７の
それぞれを形成し、層間絶縁膜４の膜厚測定用の容量素
子を構成する。
【００１３】ここで、パッド電極６と容量素子電極７と
により、容量素子の容量を測定できるので、半導体チッ
プの特性測定用のプローブが使用できる利点がある。
により、容量素子の容量を測定できるので、半導体チッ
プの特性測定用のプローブが使用できる利点がある。
【００１４】
【発明の効果】以上説明したように本発明は、空きパッ
ド領域に平行平板型の容量素子の一方の電極を形成して
隣接するパッド電極との間で容量素子を形成することに
より、内部回路領域の集積度を低下させることなく層間
絶縁膜を誘電体とする容量素子の容量を測定して膜厚，
膜質を管理する事が可能となり、半導体特性の均一化、
信頼性の向上を達成する事ができる。
ド領域に平行平板型の容量素子の一方の電極を形成して
隣接するパッド電極との間で容量素子を形成することに
より、内部回路領域の集積度を低下させることなく層間
絶縁膜を誘電体とする容量素子の容量を測定して膜厚，
膜質を管理する事が可能となり、半導体特性の均一化、
信頼性の向上を達成する事ができる。
【図１】本発明の一実施例を示す模式的平面図およびＡ
−Ａ′線断面図。
−Ａ′線断面図。
【図２】従来の半導体装置の第１の例を示す平面図。
【図３】従来の半導体装置の第２の例を示す断面図。
１，３１ 半導体基板 ２ フィールド酸化膜 ３ 金属配線 ３ａ，３ｂ，３ｃ 容量測定端子 ４ 層間絶縁膜 ５ スルーホール ６ パッド電極 ７ 容量素子電極 ８ 内部回路領域 １３ 多結晶シリコン膜 １５ 金属膜 １７ ボンディングパッド １８ チップ有効面積領域 １９ スクライブ領域 ３１，３２ 多結晶シリコン配線 ３３ 絶縁膜 ３４，３７ 金属配線 ３５ 導電層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82
Claims (1)
- 【請求項１】 半導体基板上に設けた絶縁膜の上の空き
パッド領域から隣接するパッド形成領域まで延在させて
形成し且つ内部回路に接続した配線と、前記配線を含む
表面に形成した層間絶縁膜と、前記パッド形成領域上の
層間絶縁膜に設けたスルーホールを介して前記配線と電
気的に接続し前記層間絶縁膜上に形成したパッド電極
と、前記空きパッド領域上の前記配線と対向して前記層
間絶縁膜上に形成した容量素子電極とを有することを特
徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288924A JP2570147B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体装置 |
| US08/341,492 US5466956A (en) | 1993-11-18 | 1994-11-17 | Semiconductor integrated circuit device with electrode for measuring interlayer insulator capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288924A JP2570147B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142683A true JPH07142683A (ja) | 1995-06-02 |
| JP2570147B2 JP2570147B2 (ja) | 1997-01-08 |
Family
ID=17736568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5288924A Expired - Lifetime JP2570147B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5466956A (ja) |
| JP (1) | JP2570147B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189111A (ja) * | 2006-01-13 | 2007-07-26 | Ricoh Co Ltd | 半導体ウエハ |
| US7517763B2 (en) | 2003-09-25 | 2009-04-14 | Samsung Electronics Co., Ltd. | Semiconductor device having fuse and capacitor at the same level and method of fabricating the same |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693567A (en) * | 1995-06-07 | 1997-12-02 | Xerox Corporation | Separately etching insulating layer for contacts within array and for peripheral pads |
| JPH09129695A (ja) * | 1995-10-30 | 1997-05-16 | Mitsubishi Electric Corp | 誘電体膜評価用テスト構造 |
| US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
| JPH09330934A (ja) * | 1996-06-12 | 1997-12-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5999010A (en) * | 1997-12-08 | 1999-12-07 | Simplex Solutions, Inc. | Method of measuring interconnect coupling capacitance in an IC chip |
| JP3276003B2 (ja) * | 1997-12-15 | 2002-04-22 | 日本電気株式会社 | 半導体集積回路装置およびそのレイアウト方法 |
| FR2790096B1 (fr) * | 1999-02-18 | 2001-04-13 | St Microelectronics Sa | Structure etalon elementaire a faibles pertes pour l'etalonnage d'une sonde de circuit integre |
| US6872583B1 (en) * | 2000-02-15 | 2005-03-29 | Advanced Micro Devices, Inc. | Test structure for high precision analysis of a semiconductor |
| JP3727220B2 (ja) * | 2000-04-03 | 2005-12-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| US8241927B2 (en) * | 2009-10-14 | 2012-08-14 | Global Foundries, Inc. | Methods relating to capacitive monitoring of layer characteristics during back end-of the-line processing |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182237A (ja) * | 1982-04-19 | 1983-10-25 | Nec Corp | 半導体集積回路 |
| JPS63204622A (ja) * | 1987-02-19 | 1988-08-24 | Nec Corp | 半導体集積回路装置 |
| JPH01185941A (ja) * | 1988-01-21 | 1989-07-25 | Nec Corp | ゲートアレイ半導体装置 |
| JPH0237764A (ja) * | 1988-07-27 | 1990-02-07 | Nec Corp | Ｍｏｓ型半導体装置 |
| JPH02296348A (ja) * | 1989-05-11 | 1990-12-06 | Nec Corp | 半導体装置 |
| JPH0645566A (ja) * | 1992-07-21 | 1994-02-18 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
-
1993
- 1993-11-18 JP JP5288924A patent/JP2570147B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-17 US US08/341,492 patent/US5466956A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7517763B2 (en) | 2003-09-25 | 2009-04-14 | Samsung Electronics Co., Ltd. | Semiconductor device having fuse and capacitor at the same level and method of fabricating the same |
| JP2007189111A (ja) * | 2006-01-13 | 2007-07-26 | Ricoh Co Ltd | 半導体ウエハ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570147B2 (ja) | 1997-01-08 |
| US5466956A (en) | 1995-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960820 |