JPH07142683A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07142683A JPH07142683A JP5288924A JP28892493A JPH07142683A JP H07142683 A JPH07142683 A JP H07142683A JP 5288924 A JP5288924 A JP 5288924A JP 28892493 A JP28892493 A JP 28892493A JP H07142683 A JPH07142683 A JP H07142683A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- pad
- region
- interlayer insulating
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000011229 interlayer Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 abstract description 18
- 239000002184 metal Substances 0.000 abstract description 18
- 230000010354 integration Effects 0.000 abstract description 5
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 239000010410 layer Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】空きパッドを利用して容量素子を形成し、層間
絶縁膜の膜厚を測定する。 【構成】空きパッド領域からパッド形成領域に延在する
金属配線3を形成し、層間絶縁膜4を挟んで対向する容
量素子電極7とスルーホール5を介して金属配線3と接
続するパッド電極6を形成することにより、内部回路領
域8内に容量素子を設ける場合の集積度低下を回避でき
る。
絶縁膜の膜厚を測定する。 【構成】空きパッド領域からパッド形成領域に延在する
金属配線3を形成し、層間絶縁膜4を挟んで対向する容
量素子電極7とスルーホール5を介して金属配線3と接
続するパッド電極6を形成することにより、内部回路領
域8内に容量素子を設ける場合の集積度低下を回避でき
る。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
層間絶縁膜の膜厚検出用容量素子を有する半導体装置に
関する。
層間絶縁膜の膜厚検出用容量素子を有する半導体装置に
関する。
【0002】
【従来の技術】近年、ゲートアレイやスタンダードセル
等の半導体装置では、高集積化及び配線の高密度化が進
み、配線の信号伝達遅延時間に配線層間の容量がかなり
影響を与えるようになっている。したがって、配線層間
の膜厚を十分に管理する必要がでてきた。
等の半導体装置では、高集積化及び配線の高密度化が進
み、配線の信号伝達遅延時間に配線層間の容量がかなり
影響を与えるようになっている。したがって、配線層間
の膜厚を十分に管理する必要がでてきた。
【0003】従来の半導体装置の第1の例は、図2に示
すように、半導体基板上のチップ有効面積領域18の周
縁部のフィールド酸化膜2上に形成した多結晶シリコン
膜13と、この多結晶シリコン膜13に接続してスクラ
イブ領域19上に形成した容量測定端子3aと、多結晶
シリコン膜13上に第1の層間絶縁膜(図示せず)を介
して金属膜15および金属膜15に接続してスクライブ
領域19上に引出した容量測定端子3bと、金属膜15
上に第2の層間絶縁膜(図示せず)を介して形成し内部
回路に接続したボンディングパッド17とを有して容量
素子を構成(特開平2−296348号公報参照)さ
れ、容量測定端子3bと容量測定端子3a間又はボンデ
ィングパッド17間の容量を測定することにより、第1
又は第2の層間絶縁膜の膜厚を管理・制御していた。
すように、半導体基板上のチップ有効面積領域18の周
縁部のフィールド酸化膜2上に形成した多結晶シリコン
膜13と、この多結晶シリコン膜13に接続してスクラ
イブ領域19上に形成した容量測定端子3aと、多結晶
シリコン膜13上に第1の層間絶縁膜(図示せず)を介
して金属膜15および金属膜15に接続してスクライブ
領域19上に引出した容量測定端子3bと、金属膜15
上に第2の層間絶縁膜(図示せず)を介して形成し内部
回路に接続したボンディングパッド17とを有して容量
素子を構成(特開平2−296348号公報参照)さ
れ、容量測定端子3bと容量測定端子3a間又はボンデ
ィングパッド17間の容量を測定することにより、第1
又は第2の層間絶縁膜の膜厚を管理・制御していた。
【0004】また、従来の半導体装置の第2の例は、図
3に示すように、半導体基板1上にそれぞれ絶縁膜33
を介して形成した多結晶シリコン配線31,32とこの
多結晶シリコン配線31,32のそれぞれに接続した金
属配線34,37とを有し、導電層35を一定電位にし
て金属配線34の電圧を変化させることにより、浮遊容
量Cs の影響を減らして多結晶シリコン配線31,32
間の容量Cx を求めることができる。
3に示すように、半導体基板1上にそれぞれ絶縁膜33
を介して形成した多結晶シリコン配線31,32とこの
多結晶シリコン配線31,32のそれぞれに接続した金
属配線34,37とを有し、導電層35を一定電位にし
て金属配線34の電圧を変化させることにより、浮遊容
量Cs の影響を減らして多結晶シリコン配線31,32
間の容量Cx を求めることができる。
【0005】
【発明が解決しようとする課題】この従来の半導体装置
は、第1の例では、ボンディングパッドを容量素子の電
極として使用しており、容量測定用の平行平板のパター
ンを内部回路領域外に形成して内部回路の集積度を低下
させることを防止できる利点があるが、容量素子の電極
から層間絶縁膜が形成されていないスクライブ領域上に
形成する容量測定端子まで1μm以上の段差を超えて引
出すことを要し、加工が難しく段差部での断線を生じ易
いという問題がある。
は、第1の例では、ボンディングパッドを容量素子の電
極として使用しており、容量測定用の平行平板のパター
ンを内部回路領域外に形成して内部回路の集積度を低下
させることを防止できる利点があるが、容量素子の電極
から層間絶縁膜が形成されていないスクライブ領域上に
形成する容量測定端子まで1μm以上の段差を超えて引
出すことを要し、加工が難しく段差部での断線を生じ易
いという問題がある。
【0006】また、第2の例では、容量素子を内部回路
領域に形成しているため、集積度を低下させるという問
題がある。
領域に形成しているため、集積度を低下させるという問
題がある。
【0007】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に設けた絶縁膜の上の空きパッド領域から
隣接するパッド形成領域まで延在させて形成し且つ内部
回路に接続した配線と、前記配線を含む表面に形成した
層間絶縁膜と、前記パッド形成領域上の層間絶縁膜に設
けたスルーホールを介して前記配線と電気的に接続し前
記層間絶縁膜上に形成したパッド電極と、前記空きパッ
ド領域上の前記配線と対向して前記層間絶縁膜上に形成
した容量素子電極とを有する。
半導体基板上に設けた絶縁膜の上の空きパッド領域から
隣接するパッド形成領域まで延在させて形成し且つ内部
回路に接続した配線と、前記配線を含む表面に形成した
層間絶縁膜と、前記パッド形成領域上の層間絶縁膜に設
けたスルーホールを介して前記配線と電気的に接続し前
記層間絶縁膜上に形成したパッド電極と、前記空きパッ
ド領域上の前記配線と対向して前記層間絶縁膜上に形成
した容量素子電極とを有する。
【0008】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0009】図1(a),(b)は本発明の一実施例を
示す模式的平面図およびA−A′線断面図である。
示す模式的平面図およびA−A′線断面図である。
【0010】図1(a),(b)に示すように、半導体
チップの中央部に集積回路を形成した内部回路領域8を
有する半導体基板1の内部回路領域8の周囲に形成した
フィールド酸化膜2の上にアウミニウム膜等の金属膜を
堆積した後この金属膜を選択的にエッチングして空きパ
ッド領域とこの空きパッド領域に隣接するパッド形成領
域とを含む領域に100μm程度の幅で延在させて設
け、且つ内部回路領域8の回路に電気的に接続した金属
配線3を形成する。
チップの中央部に集積回路を形成した内部回路領域8を
有する半導体基板1の内部回路領域8の周囲に形成した
フィールド酸化膜2の上にアウミニウム膜等の金属膜を
堆積した後この金属膜を選択的にエッチングして空きパ
ッド領域とこの空きパッド領域に隣接するパッド形成領
域とを含む領域に100μm程度の幅で延在させて設
け、且つ内部回路領域8の回路に電気的に接続した金属
配線3を形成する。
【0011】次に、この金属配線3を含む表面にPSG
膜等の層間絶縁膜4を1μmの厚さに堆積して選択的に
エッチングし、金属配線3のパッド形成領域上にスルー
ホール5を形成する。
膜等の層間絶縁膜4を1μmの厚さに堆積して選択的に
エッチングし、金属配線3のパッド形成領域上にスルー
ホール5を形成する。
【0012】次に、スルーホール5を含む表面にアルミ
ニウム膜等の金属膜をスパッタ法で1μmの厚さに堆積
してパターニングし、スルーホール5を介して金属配線
5と電気的に接続し、スルーホール5の周囲の層間絶縁
膜4の上に延在するパッド電極6および層間絶縁膜4を
挟んで空きパッド領域上の金属配線3と対向する100
μm×100μm程度の面積を有する容量素子電極7の
それぞれを形成し、層間絶縁膜4の膜厚測定用の容量素
子を構成する。
ニウム膜等の金属膜をスパッタ法で1μmの厚さに堆積
してパターニングし、スルーホール5を介して金属配線
5と電気的に接続し、スルーホール5の周囲の層間絶縁
膜4の上に延在するパッド電極6および層間絶縁膜4を
挟んで空きパッド領域上の金属配線3と対向する100
μm×100μm程度の面積を有する容量素子電極7の
それぞれを形成し、層間絶縁膜4の膜厚測定用の容量素
子を構成する。
【0013】ここで、パッド電極6と容量素子電極7と
により、容量素子の容量を測定できるので、半導体チッ
プの特性測定用のプローブが使用できる利点がある。
により、容量素子の容量を測定できるので、半導体チッ
プの特性測定用のプローブが使用できる利点がある。
【0014】
【発明の効果】以上説明したように本発明は、空きパッ
ド領域に平行平板型の容量素子の一方の電極を形成して
隣接するパッド電極との間で容量素子を形成することに
より、内部回路領域の集積度を低下させることなく層間
絶縁膜を誘電体とする容量素子の容量を測定して膜厚,
膜質を管理する事が可能となり、半導体特性の均一化、
信頼性の向上を達成する事ができる。
ド領域に平行平板型の容量素子の一方の電極を形成して
隣接するパッド電極との間で容量素子を形成することに
より、内部回路領域の集積度を低下させることなく層間
絶縁膜を誘電体とする容量素子の容量を測定して膜厚,
膜質を管理する事が可能となり、半導体特性の均一化、
信頼性の向上を達成する事ができる。
【図1】本発明の一実施例を示す模式的平面図およびA
−A′線断面図。
−A′線断面図。
【図2】従来の半導体装置の第1の例を示す平面図。
【図3】従来の半導体装置の第2の例を示す断面図。
1,31 半導体基板 2 フィールド酸化膜 3 金属配線 3a,3b,3c 容量測定端子 4 層間絶縁膜 5 スルーホール 6 パッド電極 7 容量素子電極 8 内部回路領域 13 多結晶シリコン膜 15 金属膜 17 ボンディングパッド 18 チップ有効面積領域 19 スクライブ領域 31,32 多結晶シリコン配線 33 絶縁膜 34,37 金属配線 35 導電層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/82
Claims (1)
- 【請求項1】 半導体基板上に設けた絶縁膜の上の空き
パッド領域から隣接するパッド形成領域まで延在させて
形成し且つ内部回路に接続した配線と、前記配線を含む
表面に形成した層間絶縁膜と、前記パッド形成領域上の
層間絶縁膜に設けたスルーホールを介して前記配線と電
気的に接続し前記層間絶縁膜上に形成したパッド電極
と、前記空きパッド領域上の前記配線と対向して前記層
間絶縁膜上に形成した容量素子電極とを有することを特
徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5288924A JP2570147B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体装置 |
US08/341,492 US5466956A (en) | 1993-11-18 | 1994-11-17 | Semiconductor integrated circuit device with electrode for measuring interlayer insulator capacitance |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5288924A JP2570147B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07142683A true JPH07142683A (ja) | 1995-06-02 |
JP2570147B2 JP2570147B2 (ja) | 1997-01-08 |
Family
ID=17736568
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5288924A Expired - Lifetime JP2570147B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5466956A (ja) |
JP (1) | JP2570147B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007189111A (ja) * | 2006-01-13 | 2007-07-26 | Ricoh Co Ltd | 半導体ウエハ |
US7517763B2 (en) | 2003-09-25 | 2009-04-14 | Samsung Electronics Co., Ltd. | Semiconductor device having fuse and capacitor at the same level and method of fabricating the same |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5693567A (en) * | 1995-06-07 | 1997-12-02 | Xerox Corporation | Separately etching insulating layer for contacts within array and for peripheral pads |
JPH09129695A (ja) * | 1995-10-30 | 1997-05-16 | Mitsubishi Electric Corp | 誘電体膜評価用テスト構造 |
US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
JPH09330934A (ja) * | 1996-06-12 | 1997-12-22 | Toshiba Corp | 半導体装置及びその製造方法 |
US5999010A (en) * | 1997-12-08 | 1999-12-07 | Simplex Solutions, Inc. | Method of measuring interconnect coupling capacitance in an IC chip |
JP3276003B2 (ja) * | 1997-12-15 | 2002-04-22 | 日本電気株式会社 | 半導体集積回路装置およびそのレイアウト方法 |
FR2790096B1 (fr) * | 1999-02-18 | 2001-04-13 | St Microelectronics Sa | Structure etalon elementaire a faibles pertes pour l'etalonnage d'une sonde de circuit integre |
US6872583B1 (en) * | 2000-02-15 | 2005-03-29 | Advanced Micro Devices, Inc. | Test structure for high precision analysis of a semiconductor |
JP3727220B2 (ja) * | 2000-04-03 | 2005-12-14 | Necエレクトロニクス株式会社 | 半導体装置 |
US8241927B2 (en) * | 2009-10-14 | 2012-08-14 | Global Foundries, Inc. | Methods relating to capacitive monitoring of layer characteristics during back end-of the-line processing |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58182237A (ja) * | 1982-04-19 | 1983-10-25 | Nec Corp | 半導体集積回路 |
JPS63204622A (ja) * | 1987-02-19 | 1988-08-24 | Nec Corp | 半導体集積回路装置 |
JPH01185941A (ja) * | 1988-01-21 | 1989-07-25 | Nec Corp | ゲートアレイ半導体装置 |
JPH0237764A (ja) * | 1988-07-27 | 1990-02-07 | Nec Corp | Mos型半導体装置 |
JPH02296348A (ja) * | 1989-05-11 | 1990-12-06 | Nec Corp | 半導体装置 |
JPH0645566A (ja) * | 1992-07-21 | 1994-02-18 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
-
1993
- 1993-11-18 JP JP5288924A patent/JP2570147B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-17 US US08/341,492 patent/US5466956A/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7517763B2 (en) | 2003-09-25 | 2009-04-14 | Samsung Electronics Co., Ltd. | Semiconductor device having fuse and capacitor at the same level and method of fabricating the same |
JP2007189111A (ja) * | 2006-01-13 | 2007-07-26 | Ricoh Co Ltd | 半導体ウエハ |
Also Published As
Publication number | Publication date |
---|---|
JP2570147B2 (ja) | 1997-01-08 |
US5466956A (en) | 1995-11-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5872697A (en) | Integrated circuit having integral decoupling capacitor | |
US6791133B2 (en) | Interposer capacitor built on silicon wafer and joined to a ceramic substrate | |
JP2570147B2 (ja) | 半導体装置 | |
US4646126A (en) | Semiconductor device | |
US20030227080A1 (en) | Multi-chip module | |
JPH07106382A (ja) | 薄膜トランジスタ基板 | |
JP2707717B2 (ja) | 混成集積回路 | |
JPH1187647A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH07153756A (ja) | 半導体集積回路装置 | |
JPH0555459A (ja) | 半導体集積回路装置とその製造方法 | |
JP2810945B2 (ja) | 集積回路用電極パッド及びその製造方法 | |
JPH03136351A (ja) | 半導体集積回路 | |
JPS61248540A (ja) | 入力保護装置 | |
JPH06232478A (ja) | 半導体装置 | |
JPS61134786A (ja) | 表示装置 | |
JP2758729B2 (ja) | 半導体装置 | |
JPS6095961A (ja) | 半導体集積回路装置 | |
JPH0637186A (ja) | ゲートアレイ試験用トランジスタ | |
JPH0595082A (ja) | 半導体装置 | |
JPH0787241B2 (ja) | 補助容量形成方法 | |
JPH05109845A (ja) | 半導体装置 | |
JPH05218460A (ja) | 半導体装置及びその製造方法 | |
JPH06252201A (ja) | 半導体装置と半導体装置の製造方法 | |
JPH0574772A (ja) | 半導体装置 | |
JPH02296348A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960820 |