JPS6095961A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6095961A JPS6095961A JP58203980A JP20398083A JPS6095961A JP S6095961 A JPS6095961 A JP S6095961A JP 58203980 A JP58203980 A JP 58203980A JP 20398083 A JP20398083 A JP 20398083A JP S6095961 A JPS6095961 A JP S6095961A
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- film
- layer
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
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- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路装置に関し、特に多層配線技術
?使用して実現する半導体集積回路装置に関するもので
ある。
?使用して実現する半導体集積回路装置に関するもので
ある。
多層配線技術は、従来の低抵抗物質例えばアルミニウム
などによる一層配線で問題となる。布線スペースによる
ぺVット面積の増大や、交差部分に設ける拡散配線の抵
抗成分及び寄生存置による回路特性劣化等の諸問題上大
巾に軽減する。さらに、高濃匪半導体領域とその上の配
線物質を利用してMO8構遺0コ゛ンデンサ會形成でき
、これに加えて上層および下層の配線領域會電極とし、
両配線領域間に存在する絶縁物を誘電体としたコンデン
サが簡単に実現できる。すなわち、必要な接置が従来よ
シ少ない面積で済み、ペレット面状を小さくできる利点
tVしている。
などによる一層配線で問題となる。布線スペースによる
ぺVット面積の増大や、交差部分に設ける拡散配線の抵
抗成分及び寄生存置による回路特性劣化等の諸問題上大
巾に軽減する。さらに、高濃匪半導体領域とその上の配
線物質を利用してMO8構遺0コ゛ンデンサ會形成でき
、これに加えて上層および下層の配線領域會電極とし、
両配線領域間に存在する絶縁物を誘電体としたコンデン
サが簡単に実現できる。すなわち、必要な接置が従来よ
シ少ない面積で済み、ペレット面状を小さくできる利点
tVしている。
しかしながら2通常の多層配#J!構造では、配線領域
間の絶縁つの膜厚を薄く形成したシ銹導率の高い絶縁物
を使用したシすると、上述したコンデンサ面積は小さく
できるが、反面あらゆる上層および下層配線領域の交差
部分に、無視できない程度の寄生容量がつくことになシ
1回路特性に与える影響が大きくなる。従って、眉間絶
縁膜の物質およびその膜厚の決定は重要であ勺、通常は
回路特性に与える影響?少なくするように形成するため
、コンデンサを形成する仁とによるベレット面積の縮少
化はあま勺期待できないという欠点を有していた。
間の絶縁つの膜厚を薄く形成したシ銹導率の高い絶縁物
を使用したシすると、上述したコンデンサ面積は小さく
できるが、反面あらゆる上層および下層配線領域の交差
部分に、無視できない程度の寄生容量がつくことになシ
1回路特性に与える影響が大きくなる。従って、眉間絶
縁膜の物質およびその膜厚の決定は重要であ勺、通常は
回路特性に与える影響?少なくするように形成するため
、コンデンサを形成する仁とによるベレット面積の縮少
化はあま勺期待できないという欠点を有していた。
本発明は、各配線領域間に存在する容量は少なく保った
まま、所望する配線間にのみ単位面積当シの容量が大と
なるような多層配線槽Rを有する半導体集積回路装置を
提供すること全目的とする。
まま、所望する配線間にのみ単位面積当シの容量が大と
なるような多層配線槽Rを有する半導体集積回路装置を
提供すること全目的とする。
本発明の半導体集積回路装置は、−導電型子導体基板上
に多数の素子音形成し、該多数の素子の電極部をたがい
に配線するため、前記素子群の直上に、第1の絶縁被膜
を介して第1の配線用低抵抗物質、該第1の配線用低抵
抗物質直上に、第2の絶縁被膜を介して、第2の配線用
低抵抗物質直上する半導体集積回路に於いて、前記第2
の絶縁被膜か% 2種類以上の誘電物質による多層構造
とし、特定の誘電物質金、コンデンサとしたい領域のみ
選択的に除去することvi−特徴とする。
に多数の素子音形成し、該多数の素子の電極部をたがい
に配線するため、前記素子群の直上に、第1の絶縁被膜
を介して第1の配線用低抵抗物質、該第1の配線用低抵
抗物質直上に、第2の絶縁被膜を介して、第2の配線用
低抵抗物質直上する半導体集積回路に於いて、前記第2
の絶縁被膜か% 2種類以上の誘電物質による多層構造
とし、特定の誘電物質金、コンデンサとしたい領域のみ
選択的に除去することvi−特徴とする。
以下、図面?参照して0本発明の一実施例全詳細に説明
する。
する。
従来の多層配線構造の断面図及び平面口金それぞれ@1
図(a)、 (b)に示す。第1図tag、 tb)に
於いて、1は半導体基板、2は絶縁膜例えば酸化膜、3
および4は第゛1層低抵抗物質例えばアルεニウムによ
って形成された配線領域、5は層間絶縁膜例えば窒化膜
、68−1m2層低抵抗物質例えばアルミニウムによっ
て形成された配線領域?示す。
図(a)、 (b)に示す。第1図tag、 tb)に
於いて、1は半導体基板、2は絶縁膜例えば酸化膜、3
および4は第゛1層低抵抗物質例えばアルεニウムによ
って形成された配線領域、5は層間絶縁膜例えば窒化膜
、68−1m2層低抵抗物質例えばアルミニウムによっ
て形成された配線領域?示す。
第1図のような構成においては、第1層配線領域3と第
2層配線領域6との交差領域7に形成される容量は、第
14層配線領域4と第2層配線領域6と交差領域8に形
成される容量に比べて面積比だけ大きくなる。従って、
交差領域70面積會、所望する容量値が実現できるよう
な大きさとすることで、第1層配線領域3と第2層配線
領域6間に所望のコンデンサ全形成したことになる。ま
た、例えば、第1層配線領域4と第2層配線領域6との
交差領域8の如く、面積を小さくすれば、無視できうる
程度の容量になる。
2層配線領域6との交差領域7に形成される容量は、第
14層配線領域4と第2層配線領域6と交差領域8に形
成される容量に比べて面積比だけ大きくなる。従って、
交差領域70面積會、所望する容量値が実現できるよう
な大きさとすることで、第1層配線領域3と第2層配線
領域6間に所望のコンデンサ全形成したことになる。ま
た、例えば、第1層配線領域4と第2層配線領域6との
交差領域8の如く、面積を小さくすれば、無視できうる
程度の容量になる。
第1層配線領域3.4と第2層配線領域6との容量C(
F)は、次式により定義される。
F)は、次式により定義される。
C=”A −tl)
ε0:真空中の誘電率8J6xlO−”(Bt’m)ε
l:絶縁物の比誘電率 d:電極間距離 A:電極の対向面積 従って、同一の面積で、大きな容量値を得るためには、
絶縁物として、高い比誘電率を有する物質全選択し形成
する膜厚を薄くすればよい。しかしなから、このことは
逆にコンデンサ部はかシでなく、全ての第1および第2
M配線領域の交差部にも、かな勺の容量がつくことにな
り、布線設計に制限を加えてしまう。従って、絶縁物の
比誘電率、膜厚は回路に影響の少ないよう選ばれるのが
現状である。
l:絶縁物の比誘電率 d:電極間距離 A:電極の対向面積 従って、同一の面積で、大きな容量値を得るためには、
絶縁物として、高い比誘電率を有する物質全選択し形成
する膜厚を薄くすればよい。しかしなから、このことは
逆にコンデンサ部はかシでなく、全ての第1および第2
M配線領域の交差部にも、かな勺の容量がつくことにな
り、布線設計に制限を加えてしまう。従って、絶縁物の
比誘電率、膜厚は回路に影響の少ないよう選ばれるのが
現状である。
以上のような欠点全除去するための、本発明の一実施例
の半導体集積回路装置の断面図及び平面図全第2図ta
1. (b)に示す。
の半導体集積回路装置の断面図及び平面図全第2図ta
1. (b)に示す。
第2図におりて、7は第1の層間絶縁膜、8は第2の層
間絶縁膜である。また9は、第2の層間絶縁膜8を選択
的に除去した開孔部である。第2図において、第1図と
同一の番号?付した部分は、第1図と同一の領域金示す
。
間絶縁膜である。また9は、第2の層間絶縁膜8を選択
的に除去した開孔部である。第2図において、第1図と
同一の番号?付した部分は、第1図と同一の領域金示す
。
このような構造は、半導体基板に通常の工程で素子形成
を行なった後、第1層配線領域3.4奮低抵抗物質例え
ばアルミニウムを選択的に除去することによって形成し
、その後、第1の層間絶縁膜として、CVD法によシ膜
厚500 λ程度の窒化膜7t−形成し、さらにCVD
法にょシ膜厚It)000人程鹿の酸化膜8を形成し、
容量として利用したい第1層配線領域3と第2層配線領
域6との交差部となる位置の第2の層間絶縁膜8t一部
分的に除去した後、第2層配線領域6t−低抵抗物質例
えばアルミ1選択的に除去することによって得られる。
を行なった後、第1層配線領域3.4奮低抵抗物質例え
ばアルミニウムを選択的に除去することによって形成し
、その後、第1の層間絶縁膜として、CVD法によシ膜
厚500 λ程度の窒化膜7t−形成し、さらにCVD
法にょシ膜厚It)000人程鹿の酸化膜8を形成し、
容量として利用したい第1層配線領域3と第2層配線領
域6との交差部となる位置の第2の層間絶縁膜8t一部
分的に除去した後、第2層配線領域6t−低抵抗物質例
えばアルミ1選択的に除去することによって得られる。
低抵抗物質は多結晶シリコンや他の金属でもよい。
このような構造とすることで、第2図において、第1層
低抵抗領域3と第2層低抵抗領域6との単位面積当りの
容量Caは、 また、第1層低抵抗領域4と第2層低抵抗領域6との単
位面積当りの容量Cbは =3.11刈01〔Vメ〕 = 3.ttxxo−s(pF/u2)ここで、窒化膜
の比誘電率g、=7.2.酸化膜の比誘電率gr=3.
6としえ。
低抵抗領域3と第2層低抵抗領域6との単位面積当りの
容量Caは、 また、第1層低抵抗領域4と第2層低抵抗領域6との単
位面積当りの容量Cbは =3.11刈01〔Vメ〕 = 3.ttxxo−s(pF/u2)ここで、窒化膜
の比誘電率g、=7.2.酸化膜の比誘電率gr=3.
6としえ。
この結果から分かるように、第2の眉間絶縁膜8を除去
した部分と除去しない部分とでは、1層および2層配線
間の容量比が、Ca :cb= 1.28XlO。
した部分と除去しない部分とでは、1層および2層配線
間の容量比が、Ca :cb= 1.28XlO。
3.1IX10−5=41.1 : 1となり、除去し
ない部分での寄生容量が回路特性に影響を与えず、かつ
除去した部分ではコンデンサ全形成する場合、十分大き
な容量を得ることができる。
ない部分での寄生容量が回路特性に影響を与えず、かつ
除去した部分ではコンデンサ全形成する場合、十分大き
な容量を得ることができる。
以上詳細に説明したように、本発明によれば。
通常の1層、2層配線領域の交差部では、十分小さい容
量であル、所望する交差部では、大きい容量値をもつよ
うな多層配線構造を形成することができるので、ペレッ
ト面MRt−増大することなく、コンデンサtl−IC
内部にとル込めることが可能となり、ペレット面積の縮
小以外にも、外付はコンデンサの削減も可能となり、そ
の効果は大きい。
量であル、所望する交差部では、大きい容量値をもつよ
うな多層配線構造を形成することができるので、ペレッ
ト面MRt−増大することなく、コンデンサtl−IC
内部にとル込めることが可能となり、ペレット面積の縮
小以外にも、外付はコンデンサの削減も可能となり、そ
の効果は大きい。
第3図tユ、本発明のもうひとつの実施例?示す断面図
である。前述した実施例では、第2の層間絶縁膜全選択
的に除去したが、第3図に示す如くV<1の層間絶縁膜
7の所定の部分を除去した後。
である。前述した実施例では、第2の層間絶縁膜全選択
的に除去したが、第3図に示す如くV<1の層間絶縁膜
7の所定の部分を除去した後。
第2の層間絶縁膜8全全体に形成することによっても同
様の効果が得られることはいうまでもない。
様の効果が得られることはいうまでもない。
第3図においてlOは、第1の層間絶縁膜7を選択的に
除去した開化部である。また、層間絶縁膜tさらに、3
M4. 4層と多層構造とした場合であっても、これら
のRk選択的に除去すれば、前述した効果が得られるこ
とは明らかである。
除去した開化部である。また、層間絶縁膜tさらに、3
M4. 4層と多層構造とした場合であっても、これら
のRk選択的に除去すれば、前述した効果が得られるこ
とは明らかである。
第1図1ad、 (b)は、従来の多層配線構造會有す
る半導体集積回路装置の断面図及び平面図、第2図1a
)、 (b)は、本発明の一実施例を示す半導体集積回
路装置の断面図及び平面図、第3図は、本発明の他の実
施例全示す断面図である。 1・・・・・・基板、2・・・・・・酸化膜%3.4・
・・・・・@1層目配線層、5・・・・・・層間絶縁膜
、6・・・・・・第2層目配!!1!層、7・・・・・
・第1の絶縁膜、8・・・・・・第2の絶縁膜。 代理人 弁理士 内 原 晋
る半導体集積回路装置の断面図及び平面図、第2図1a
)、 (b)は、本発明の一実施例を示す半導体集積回
路装置の断面図及び平面図、第3図は、本発明の他の実
施例全示す断面図である。 1・・・・・・基板、2・・・・・・酸化膜%3.4・
・・・・・@1層目配線層、5・・・・・・層間絶縁膜
、6・・・・・・第2層目配!!1!層、7・・・・・
・第1の絶縁膜、8・・・・・・第2の絶縁膜。 代理人 弁理士 内 原 晋
Claims (2)
- (1) 半導体上に形成された第1の低抵抗層と、該第
1の低抵抗層上に絶縁被膜を介して形成された第2の低
抵抗層とを有する半導体集積回路装置に於いて、前記絶
縁被膜は膜厚が部分的に異たる箇所含有し、前記第1お
よび第2の低抵抗層は前記絶縁被膜の膜厚が薄い部分を
介して互いに京なシ合う部分を有することt−特徴とす
る半導体集積回路装置。 - (2) 前記絶縁被膜の膜厚が薄い部分および該部分を
介して前記第1および第2の低抵抗層が互いに重なシ合
う部分はコンデンサを構成するととt特徴とする特許請
求の範囲第1項記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58203980A JPS6095961A (ja) | 1983-10-31 | 1983-10-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58203980A JPS6095961A (ja) | 1983-10-31 | 1983-10-31 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6095961A true JPS6095961A (ja) | 1985-05-29 |
Family
ID=16482798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58203980A Pending JPS6095961A (ja) | 1983-10-31 | 1983-10-31 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6095961A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2589275A1 (fr) * | 1985-10-24 | 1987-04-30 | Gen Electric | Structures de condensateur en metal refractaire, plus particulierement pour dispositifs a circuits integres analogiques |
EP0790649A3 (en) * | 1996-02-13 | 2000-01-26 | International Business Machines Corporation | Integrated ciruit having integral decoupling capacitor |
-
1983
- 1983-10-31 JP JP58203980A patent/JPS6095961A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2589275A1 (fr) * | 1985-10-24 | 1987-04-30 | Gen Electric | Structures de condensateur en metal refractaire, plus particulierement pour dispositifs a circuits integres analogiques |
EP0790649A3 (en) * | 1996-02-13 | 2000-01-26 | International Business Machines Corporation | Integrated ciruit having integral decoupling capacitor |
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