JPS60142544A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60142544A JPS60142544A JP25085183A JP25085183A JPS60142544A JP S60142544 A JPS60142544 A JP S60142544A JP 25085183 A JP25085183 A JP 25085183A JP 25085183 A JP25085183 A JP 25085183A JP S60142544 A JPS60142544 A JP S60142544A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- layer
- lower layer
- metal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置（以下ＸＧという）特に多層配線を
備えた高密度なＸＧの製造方法に関するものである。
備えた高密度なＸＧの製造方法に関するものである。
従来例の構成とその問題点
近年ＩＣはますます高集積化される傾向にあり。
素子および配線の微細化・高密度化および配線の多層化
が図られている。特に微細な配線を多層化しても−ＩＣ
の信頼性を低下させずに１歩留りの向上する多層配線の
製造方法の開発が望まれているＯ 従来の多層配線の製造方法について第１図を用いて説明
する０第１図において２１はＳｉ基板。
が図られている。特に微細な配線を多層化しても−ＩＣ
の信頼性を低下させずに１歩留りの向上する多層配線の
製造方法の開発が望まれているＯ 従来の多層配線の製造方法について第１図を用いて説明
する０第１図において２１はＳｉ基板。
２は５ｉｏ２膜−３ａおよび３ｂは下層）ｌｌ配線。
４はＧ Ｖ Ｄ−８ｉ０２膜、６は接続用スルーホール
。
。
６は上層Ａｎ配線である。まず各素子がすでに形成され
たＳｉ基板１に５ｉ０２膜２を被覆形成し。
たＳｉ基板１に５ｉ０２膜２を被覆形成し。
このＳｉ基板１上にＡ４層を蒸着した後−ホトエッチ技
術を用いて所定の下層人ｌ配線３ａおよびｓｂｌ形成す
る（第１図人）。その後−ｃｖｎ法あるいはプラズマＣ
ＶＤ法によりＳｉ基＠１にＳｉＯ２膜４を被覆形成する
。しかしながら±Ｃの高密度化に従い配線の微細化が進
む中で、下層ｊＪ 配線３ａおよび３ｂはアスペクト比
の大きい配線となり、必然的に下層ｊＪ配線３ａおよび
３ｂの段差部での８１０２膜４のステップカバレクジ（
以下カバレジという）および膜質が劣化する（第１図Ｂ
）。そして、ホトエッチ技術を用いて５ｉ０２膜４に下
層Ａ７Ｊ配線３ｂとの接続用の所定のスルーホール６を
開口する（第１図Ｃ）。ついで、この８１基叡１にＡ４
層を蒸着しＺｈ後、ホトエッチ技術を用いて所定の上層
ｊＪ配線６を形成する（第１図Ｄ）。そして、接続用ス
ルーホール６での下層ｉ配線３ｂと上層Ａ４配線６との
コンタクト抵抗を低減するために、このＳｉ基板１に熱
処理としていわゆるシンターを施し、ＩＣはでき上がる
（第１図Ｅ）。
術を用いて所定の下層人ｌ配線３ａおよびｓｂｌ形成す
る（第１図人）。その後−ｃｖｎ法あるいはプラズマＣ
ＶＤ法によりＳｉ基＠１にＳｉＯ２膜４を被覆形成する
。しかしながら±Ｃの高密度化に従い配線の微細化が進
む中で、下層ｊＪ 配線３ａおよび３ｂはアスペクト比
の大きい配線となり、必然的に下層ｊＪ配線３ａおよび
３ｂの段差部での８１０２膜４のステップカバレクジ（
以下カバレジという）および膜質が劣化する（第１図Ｂ
）。そして、ホトエッチ技術を用いて５ｉ０２膜４に下
層Ａ７Ｊ配線３ｂとの接続用の所定のスルーホール６を
開口する（第１図Ｃ）。ついで、この８１基叡１にＡ４
層を蒸着しＺｈ後、ホトエッチ技術を用いて所定の上層
ｊＪ配線６を形成する（第１図Ｄ）。そして、接続用ス
ルーホール６での下層ｉ配線３ｂと上層Ａ４配線６との
コンタクト抵抗を低減するために、このＳｉ基板１に熱
処理としていわゆるシンターを施し、ＩＣはでき上がる
（第１図Ｅ）。
このように製造されたＩＣでは、最終シンターの際に＋
５ｉ０２膜４と下層Ａｌ配線３ａおよび３ｂとが反応
して（図示せず）、特に・下層ムｌ配線３ａの段差部で
の５ｉ０２膜４のカバレジおよび膜質が劣化しているこ
とと相まって１層間リーク電流が増加し＋ ５ｉ０２膜
４の層間耐圧が劣化する。
５ｉ０２膜４と下層Ａｌ配線３ａおよび３ｂとが反応
して（図示せず）、特に・下層ムｌ配線３ａの段差部で
の５ｉ０２膜４のカバレジおよび膜質が劣化しているこ
とと相まって１層間リーク電流が増加し＋ ５ｉ０２膜
４の層間耐圧が劣化する。
また、第１図α）に示すように、同じく最終シンターの
際に、下層ｊＪ配線３ａの表面に人ｌヒロック（突起）
ａが発生し、下層Ａ／配線３ａと上層ｊＪ 配線６との
層間ショート不良を生ずる。
際に、下層ｊＪ配線３ａの表面に人ｌヒロック（突起）
ａが発生し、下層Ａ／配線３ａと上層ｊＪ 配線６との
層間ショート不良を生ずる。
以上のように、従来の方法では上記問題点を有しておシ
、高密度なＩＣへの適用は困難であった。
、高密度なＩＣへの適用は困難であった。
発明の目的
本発明はこのような従来の問題点をかんがみ一多層配線
を備えたＩＣにおいて１層間絶縁膜の層間耐圧の劣化お
よび下層配線と上層配線とのショート不良を防止し、微
細な配線の高密度化が可能なＩＣの製造方法を提供する
ことを目的とする０発明の構成 本発明は半導体基板上に、下層金属配線を形成する工程
と、この下層金属配線の表面をプラズマ酸化する工程と
、この基板上に層間絶縁膜を形成する工程と、この眉間
絶縁膜に接続用スルーホールを開口する工程と、さらに
上層金属配線を形成する工程とを用いて一高密度なＩＣ
を製造可能とするものであや。
を備えたＩＣにおいて１層間絶縁膜の層間耐圧の劣化お
よび下層配線と上層配線とのショート不良を防止し、微
細な配線の高密度化が可能なＩＣの製造方法を提供する
ことを目的とする０発明の構成 本発明は半導体基板上に、下層金属配線を形成する工程
と、この下層金属配線の表面をプラズマ酸化する工程と
、この基板上に層間絶縁膜を形成する工程と、この眉間
絶縁膜に接続用スルーホールを開口する工程と、さらに
上層金属配線を形成する工程とを用いて一高密度なＩＣ
を製造可能とするものであや。
実施例の説明
本発明の一実施ｉ＋ｌＪについて第２図を用いて説明す
る。第２図において第１図と共通の構成要素は同じ番号
にしてあり、１はＳｉ基板、２は５ｉ０２膜−３ａおよ
び３ｂは下層ｊＪ配線、４はｃｖｎ−５ｉｏ２膜、６は
接続用スルーホール、６は上層ＡＩ配線、７ａおよび７
ｂは１１２０５膜である０１ず容素子（図示せず）がす
でに形成された８１基板１に８１０２膜２を被覆形成し
、このＳｉ基板１上にスパッタリング法により下層配線
としてのＡ／ （アルミニウム）層を蒸着した後、ホト
エッチ技術を用いて所定の下層Ｊ配線３ａおよびｓｂｉ
形成する（第２図人）。そして、この８１基機１を酸素
雰囲気中で、そしてＡ／の融点以下の約１００〜３００
°Ｃの低温でプラズマ処理して。
る。第２図において第１図と共通の構成要素は同じ番号
にしてあり、１はＳｉ基板、２は５ｉ０２膜−３ａおよ
び３ｂは下層ｊＪ配線、４はｃｖｎ−５ｉｏ２膜、６は
接続用スルーホール、６は上層ＡＩ配線、７ａおよび７
ｂは１１２０５膜である０１ず容素子（図示せず）がす
でに形成された８１基板１に８１０２膜２を被覆形成し
、このＳｉ基板１上にスパッタリング法により下層配線
としてのＡ／ （アルミニウム）層を蒸着した後、ホト
エッチ技術を用いて所定の下層Ｊ配線３ａおよびｓｂｉ
形成する（第２図人）。そして、この８１基機１を酸素
雰囲気中で、そしてＡ／の融点以下の約１００〜３００
°Ｃの低温でプラズマ処理して。
下層ムｌ配線３ａおよび３ｂの表面をプラズマ酸化して
緻密なｋ１２０ｓ （アルミナ）膜７ａおよび７ｂを低
温で被覆形成する（第２図Ｂ）。そして。
緻密なｋ１２０ｓ （アルミナ）膜７ａおよび７ｂを低
温で被覆形成する（第２図Ｂ）。そして。
このＳｉ基板１上に層間絶縁膜としてプラズマＣＶＤ法
あるいはＣＶＤ法によシ５ｉｏ２膜４を形成する。ここ
で従来と同様に、下層ムｌ配線３ａおよび３ｂはアスペ
クト比が大きいので、その段差部での５ｉ０２膜４のカ
バレジおよび膜質は劣化している（第２図Ｃ）。
あるいはＣＶＤ法によシ５ｉｏ２膜４を形成する。ここ
で従来と同様に、下層ムｌ配線３ａおよび３ｂはアスペ
クト比が大きいので、その段差部での５ｉ０２膜４のカ
バレジおよび膜質は劣化している（第２図Ｃ）。
次いで、ホトエッチ技術を用いて、 ５ｉ０２膜４に下
層ＡＩｌ配線３ｂとの接続用の所定のスルー水−ル６を
開口する（第２図Ｄ）。そして、このＳｉ基板１をアル
ゴン雰囲気中でスパッタエツチングして下層Ａｌ配線３
ｂの表面に被覆形成されたムβ２０５膜７ｂの接続用ス
ルーホール６開口部分を除去して、このスルーホール６
開口部に下層Ａ７Ｊ 配線ｓｂｉ露出させる（第２図Ｅ
）。その後−このＳｉ基板１にスパッタリング法により
上層配線セしてのＡ１層を蒸着した後、ホトエッチ技術
を用いて所定の下層Ａ７配線６を形成する。そして、接
続用スルーホール６での下層ｋｌ配線３ｂと上層配線６
とのコンタクト抵抗を低減するために、このＳｉａ！を
板１に熱処理としていわゆるシンターを施し１本実施例
のＩＣはでき上がる（第２図Ｆ）。
層ＡＩｌ配線３ｂとの接続用の所定のスルー水−ル６を
開口する（第２図Ｄ）。そして、このＳｉ基板１をアル
ゴン雰囲気中でスパッタエツチングして下層Ａｌ配線３
ｂの表面に被覆形成されたムβ２０５膜７ｂの接続用ス
ルーホール６開口部分を除去して、このスルーホール６
開口部に下層Ａ７Ｊ 配線ｓｂｉ露出させる（第２図Ｅ
）。その後−このＳｉ基板１にスパッタリング法により
上層配線セしてのＡ１層を蒸着した後、ホトエッチ技術
を用いて所定の下層Ａ７配線６を形成する。そして、接
続用スルーホール６での下層ｋｌ配線３ｂと上層配線６
とのコンタクト抵抗を低減するために、このＳｉａ！を
板１に熱処理としていわゆるシンターを施し１本実施例
のＩＣはでき上がる（第２図Ｆ）。
このように製造されたＩＣの多層配線では、第２図（Ｆ
）に示すように、下層Ａｌ配線３ａおよび３ｂの表面に
は緻密な１１２０３膜７ａおよび７ｂが被覆形成されて
いるので、最終シンターの際に。
）に示すように、下層Ａｌ配線３ａおよび３ｂの表面に
は緻密な１１２０３膜７ａおよび７ｂが被覆形成されて
いるので、最終シンターの際に。
５１０２膜４と下層ＡＩ！配線３ａおよび３ｂとの反応
を阻止でき、そして−下層Ａ７配線３ａの段差部では５
ｉ０２１１＄４のカバレジおよび膜質が劣化していても
、実質的にＡｊｌ！ ２ｏ ３膜７ａとの２層構成にな
るので１層間リーク電流は増加せず一８１０２膜４の層
間耐圧の劣化を防止できる。さらに、下層ＡＩ！ 配線
３ａおよび３ｂの表面のＡ７！２ｏ３膜７ａおよび７ｂ
は低温で被覆形成されていることにより。
を阻止でき、そして−下層Ａ７配線３ａの段差部では５
ｉ０２１１＄４のカバレジおよび膜質が劣化していても
、実質的にＡｊｌ！ ２ｏ ３膜７ａとの２層構成にな
るので１層間リーク電流は増加せず一８１０２膜４の層
間耐圧の劣化を防止できる。さらに、下層ＡＩ！ 配線
３ａおよび３ｂの表面のＡ７！２ｏ３膜７ａおよび７ｂ
は低温で被覆形成されていることにより。
最終シンターの際に、下層Ａ４配線７ａの表面のＡｌ
ヒロツクの発生を抑制し、下層１配線３ａと上層Ａ７配
線６との層間ショート不良を防止できる。
ヒロツクの発生を抑制し、下層１配線３ａと上層Ａ７配
線６との層間ショート不良を防止できる。
なお１本実施例において１１２０５膜７ａおよび７ｂは
、プラズマ酸化法により形成していたが。
、プラズマ酸化法により形成していたが。
これは他のプラズマ陽極酸化法等の低温酸化法により形
成してもよい。また一層間絶縁膜は５１０２１１ｉｉ！
４としたが、これはｐｓＧｌｌあるいはＳｉ３Ｎ４膜等
としても１本効果が得られるのは言うまでもない。
成してもよい。また一層間絶縁膜は５１０２１１ｉｉ！
４としたが、これはｐｓＧｌｌあるいはＳｉ３Ｎ４膜等
としても１本効果が得られるのは言うまでもない。
発明の効果
ズマ酸化して”１２０５膜を低温で被覆形成することに
より、このＡｚ２ｏ３膜は層間絶縁膜と下層ｊＪ配線と
の反応を阻止するので１層間絶静膜の層間耐圧の劣化を
防止する。また、 １１２０３膜は下層ＡＡ配線のＪＪ
ヒロックの発生を抑制するので、下層Ａ４配線と上層ム
ｌ配線の層間ンヨート不良を防止するという効果が得ら
れるので２多層配線を備えたＩＣにおいて微細な配線の
高密度化を実現できるものである。
より、このＡｚ２ｏ３膜は層間絶縁膜と下層ｊＪ配線と
の反応を阻止するので１層間絶静膜の層間耐圧の劣化を
防止する。また、 １１２０３膜は下層ＡＡ配線のＪＪ
ヒロックの発生を抑制するので、下層Ａ４配線と上層ム
ｌ配線の層間ンヨート不良を防止するという効果が得ら
れるので２多層配線を備えたＩＣにおいて微細な配線の
高密度化を実現できるものである。
第１図体）〜（Ｅ）は従来例のＩＣの製造工程の概略断
面図、第２図体）〜（Ｆ）は本発明の一実施例のＩＣの
製造工程の概略断面図である。 １・・・・・・半導体基板、３２Ｌおよび３ｂ・・・・
・・下層Ａ７配線、４・・・・・・層間絶縁膜、５・・
・・・・接続用スルーホール、６・・・・・上層Ａ／配
線−７ａおよび７ｂ・・・・・・Ａ７１２０３膜。
面図、第２図体）〜（Ｆ）は本発明の一実施例のＩＣの
製造工程の概略断面図である。 １・・・・・・半導体基板、３２Ｌおよび３ｂ・・・・
・・下層Ａ７配線、４・・・・・・層間絶縁膜、５・・
・・・・接続用スルーホール、６・・・・・上層Ａ／配
線−７ａおよび７ｂ・・・・・・Ａ７１２０３膜。
Claims (4)
- （１）半導体基板上に、下層金属配線を形成する工程と
、前記下層金属配線の表面を低温で酸化する工程と、前
記半導体基板および下層金属配線上に層間絶縁膜を設け
る工程と、前記層間絶縁膜に接続用スルーホールを開口
する工程と、前記層間絶縁膜上に上層金属配線を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
０ - （２）金属配線は、アルミニウムあるいはアルミニウム
合金よりなることを特徴とする特許請求の範囲第１項に
記載の半導体装置の製造方法。 - （３）金属配線の表面の低温酸化は、プラズマ酸化方法
を用いることを特徴とする特許請求の範囲第１項に記載
の半導体装置の製造方法。 - （４）層間絶縁膜は＋ ＣＶＤ法あるいはプラズマ酸化
方法によるシリコン酸化膜よりなることを特徴とする特
許請求の範囲第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25085183A JPS60142544A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25085183A JPS60142544A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142544A true JPS60142544A (ja) | 1985-07-27 |
Family
ID=17213945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25085183A Pending JPS60142544A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142544A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4957881A (en) * | 1988-10-20 | 1990-09-18 | Sgs-Thomson Microelectronics S.R.L. | Formation of self-aligned contacts |
| US5569618A (en) * | 1992-03-03 | 1996-10-29 | Nec Corporation | Method for planarizing insulating film |
-
1983
- 1983-12-28 JP JP25085183A patent/JPS60142544A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4957881A (en) * | 1988-10-20 | 1990-09-18 | Sgs-Thomson Microelectronics S.R.L. | Formation of self-aligned contacts |
| US5569618A (en) * | 1992-03-03 | 1996-10-29 | Nec Corporation | Method for planarizing insulating film |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01302842A (ja) | 多層配線構造の半導体装置 | |
| JPH0191438A (ja) | 半導体装置 | |
| JPS60142544A (ja) | 半導体装置の製造方法 | |
| JPH04127454A (ja) | 半導体装置 | |
| TW413917B (en) | Semiconductor device and method of manufacturing the same | |
| JPS5811745B2 (ja) | 半導体装置の製造方法 | |
| JPS599964A (ja) | 半導体装置の電極および配線の形成方法 | |
| JPS5932153A (ja) | 半導体装置の製造方法 | |
| JP3329148B2 (ja) | 配線形成方法 | |
| JPH0786281A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPS59194432A (ja) | 半導体装置の製造方法 | |
| JPS62190850A (ja) | 半導体装置 | |
| JPS62245641A (ja) | 半導体装置のパツド部構造 | |
| JPS60113444A (ja) | 多層配線構造 | |
| JP2758765B2 (ja) | 半導体装置の製造方法 | |
| JPS63160365A (ja) | 半導体装置用絶縁基板 | |
| JPH0234929A (ja) | 半導体装置の製造方法 | |
| JPS6037150A (ja) | 半導体装置の製造方法 | |
| JPH0193150A (ja) | 半導体装置の製造方法 | |
| JPS63229839A (ja) | 半導体装置 | |
| JPH03171732A (ja) | 半導体装置 | |
| JPH0462925A (ja) | 半導体装置 | |
| JPH0383340A (ja) | 半導体素子のＡｌ多層配線構造 | |
| JPS62165345A (ja) | 半導体装置の電極配線形成方法 | |
| JPH0794583A (ja) | 半導体集積回路装置の製造方法 |