JP3276003B2 - 半導体集積回路装置およびそのレイアウト方法 - Google Patents
半導体集積回路装置およびそのレイアウト方法Info
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- 230000006378 damage Effects 0.000 description 3
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびそのレイアウト方法に関し、特に、自動配置配
線プログラムを用いて、チップ周辺部にパッドブロック
マクロを、チップ内部にハードマクロおよびスタンダー
ドセルを、レイアウトしてなる半導体集積回路装置とそ
のレイアウト方法に関するものである。
置およびそのレイアウト方法に関し、特に、自動配置配
線プログラムを用いて、チップ周辺部にパッドブロック
マクロを、チップ内部にハードマクロおよびスタンダー
ドセルを、レイアウトしてなる半導体集積回路装置とそ
のレイアウト方法に関するものである。
【０００２】
【従来の技術】近年、ＡＳＩＣと呼ばれる半導体集積回
路装置などのレイアウトは規格化された高さをもつスタ
ンダードセルを用いて自動レイアウトする方法が主とし
て用いられている。しかし、入力端子、出力端子や入出
力端子とそれらに関連した周辺素子に関しては、パッケ
ージに組み立てる際の基準、ラツチアップ破壊や静電破
壊といった破壊に対する対策、ノイズ対策等により、レ
イアウト上の制約が内部素子に対してより多く、そのた
め、入・出力端子部をパッドブロックとしてハードマク
ロ化してレイアウトする場合が多い。
路装置などのレイアウトは規格化された高さをもつスタ
ンダードセルを用いて自動レイアウトする方法が主とし
て用いられている。しかし、入力端子、出力端子や入出
力端子とそれらに関連した周辺素子に関しては、パッケ
ージに組み立てる際の基準、ラツチアップ破壊や静電破
壊といった破壊に対する対策、ノイズ対策等により、レ
イアウト上の制約が内部素子に対してより多く、そのた
め、入・出力端子部をパッドブロックとしてハードマク
ロ化してレイアウトする場合が多い。
【０００３】図４は、このようにパッドブロックを用い
てレイアウトされた半導体集積回路装置の一例を示す平
面図である。チップ全体を大きく２つに分けるとパッド
ブロックが配置されるパッド領域４０１と、その他の回
路が配置される内部領域４０２に分けられる。そして、
内部領域４０２には、ＲＯＭ、ＲＡＭ、Ａ／Ｄなどのハ
ードマクロ４０３や、スタンダードセル４０４がレイア
ウトされる。内部領域４０２のレイアウトと、パッドブ
ロック４０５との間では入出力のための配線（図示な
し）がレイアウトされる。パッドブロック４０５内は例
えば図５のようなレイアウトになっている。５０１はワ
イヤボンディングが行われるパッド、５０２は静電破壊
保護機能を有する出力バッファァ回路兼保護回路、５０
３はパッド５０１と出力バッファ回路兼保護回路５０２
を接続するための配線、５０４はラッチアップを防ぐた
めのガードリング、５０５は出力バッファ回路兼保護回
路５０２を駆動する内部回路、５０６は出力バッファ回
路と内部回路５０５を接続するための配線である。
てレイアウトされた半導体集積回路装置の一例を示す平
面図である。チップ全体を大きく２つに分けるとパッド
ブロックが配置されるパッド領域４０１と、その他の回
路が配置される内部領域４０２に分けられる。そして、
内部領域４０２には、ＲＯＭ、ＲＡＭ、Ａ／Ｄなどのハ
ードマクロ４０３や、スタンダードセル４０４がレイア
ウトされる。内部領域４０２のレイアウトと、パッドブ
ロック４０５との間では入出力のための配線（図示な
し）がレイアウトされる。パッドブロック４０５内は例
えば図５のようなレイアウトになっている。５０１はワ
イヤボンディングが行われるパッド、５０２は静電破壊
保護機能を有する出力バッファァ回路兼保護回路、５０
３はパッド５０１と出力バッファ回路兼保護回路５０２
を接続するための配線、５０４はラッチアップを防ぐた
めのガードリング、５０５は出力バッファ回路兼保護回
路５０２を駆動する内部回路、５０６は出力バッファ回
路と内部回路５０５を接続するための配線である。
【０００４】パッドブロックのレイアウト例として図６
に示すものもある。この例は、内部回路をパッドブロッ
クとは分離した例である。６０１はボンディングが行わ
れるパッド、６０２は出力バッファ回路兼保護回路、６
０３はパッド６０１と出力バッファ回路を接続するため
の配線、６０４はラッチアップを防ぐためのガードリン
グ、６０５は素子や他のブロックを置くことが禁止され
ている配置禁止領域である。ここで、図６に示すハード
マクロにおいて配置禁止領域６０５がレイアウトされる
理由について説明する。内部回路は、ラッチアップの防
止のためにパッドブロック内のガードリングや、バッフ
ァ回路からある一定以上の距離を置いて配置されなけれ
ばならない。図５の例では、パッドブロックに内部回路
の一部を作り込んでおり、そして出力バッファ回路と内
部回路間に一定の距離が確保されているので、集積回路
チップをレイアウトする際にこの距離を考慮する必要が
ない。しかし、図６のように内部回路を分離した例で
は、チップをレイアウトする際にどのようなブロックが
パッドブロックと隣接してもラッチアップ防止のための
距離を確保できるようにしなければならない。したがっ
て、予め内部回路のブロックを配置できないように禁止
領域を設けておく必要がある。
に示すものもある。この例は、内部回路をパッドブロッ
クとは分離した例である。６０１はボンディングが行わ
れるパッド、６０２は出力バッファ回路兼保護回路、６
０３はパッド６０１と出力バッファ回路を接続するため
の配線、６０４はラッチアップを防ぐためのガードリン
グ、６０５は素子や他のブロックを置くことが禁止され
ている配置禁止領域である。ここで、図６に示すハード
マクロにおいて配置禁止領域６０５がレイアウトされる
理由について説明する。内部回路は、ラッチアップの防
止のためにパッドブロック内のガードリングや、バッフ
ァ回路からある一定以上の距離を置いて配置されなけれ
ばならない。図５の例では、パッドブロックに内部回路
の一部を作り込んでおり、そして出力バッファ回路と内
部回路間に一定の距離が確保されているので、集積回路
チップをレイアウトする際にこの距離を考慮する必要が
ない。しかし、図６のように内部回路を分離した例で
は、チップをレイアウトする際にどのようなブロックが
パッドブロックと隣接してもラッチアップ防止のための
距離を確保できるようにしなければならない。したがっ
て、予め内部回路のブロックを配置できないように禁止
領域を設けておく必要がある。
【０００５】集積回路チップのレイアウトは、予め必要
なパッドブロック、ハードマクロ、スタンダードセルを
用意した上で、図７のフローチャートに示すような手順
で進められる。まず、ステップＳ１で予想チップサイズ
と使用パッケージからパッド最適位置座標を算出し、ス
テップＳ２で最適位置座標にパッドブロックを配置す
る。ステップＳ３で内部領域に配置されるハードマクロ
を配置し、ステップＳ４で電源等の特殊配線の配線をし
た後、ステップＳ５でチップ全体に対する自動配置配線
を実行する。このときの配線には、例えばＸ方向を第１
配線層、Ｙ方向を第２配線層のように、予め定義してお
いた配線層が使用される。
なパッドブロック、ハードマクロ、スタンダードセルを
用意した上で、図７のフローチャートに示すような手順
で進められる。まず、ステップＳ１で予想チップサイズ
と使用パッケージからパッド最適位置座標を算出し、ス
テップＳ２で最適位置座標にパッドブロックを配置す
る。ステップＳ３で内部領域に配置されるハードマクロ
を配置し、ステップＳ４で電源等の特殊配線の配線をし
た後、ステップＳ５でチップ全体に対する自動配置配線
を実行する。このときの配線には、例えばＸ方向を第１
配線層、Ｙ方向を第２配線層のように、予め定義してお
いた配線層が使用される。
【０００６】
【発明が解決しようとする課題】図８は、内部領域８０
２と図５に示したパッドブロックとの間を接続する配線
の状態を示すレイアウト図である。この図に示すように
内部領域８０２からの配線の取り出し口や、内部領域８
０２への配線の取り込み口が必ずしも相手のパッドブロ
ックに近いところにあるとは限らない。特に、低価格の
チップの場合、製造コストを抑えるために配線層を２層
程度に制限しているため、配線が通過できる内部領域は
限られ、バッドブロックからの配線取り出し口やパッド
ブロックへの配線取り込み口がかなり離れたところにな
る場合がある。その結果、図８に示すように、内部領域
８０２とパッドブロック８０１間に配線迂回用の領域が
必要になる。集積回路の微細化が進み、内部のレイアウ
トが小さくなっているが、その結果、パッドの回りの配
線レイアウトに消費される面積がチップの大きさに大き
な影響を与えることになる。従って、パッドブロックの
回りを如何に効率よくレイアウトするかが重要であり、
図８に示したような迂回回路配線の領域はチップ面積削
減上大きな問題となる。
２と図５に示したパッドブロックとの間を接続する配線
の状態を示すレイアウト図である。この図に示すように
内部領域８０２からの配線の取り出し口や、内部領域８
０２への配線の取り込み口が必ずしも相手のパッドブロ
ックに近いところにあるとは限らない。特に、低価格の
チップの場合、製造コストを抑えるために配線層を２層
程度に制限しているため、配線が通過できる内部領域は
限られ、バッドブロックからの配線取り出し口やパッド
ブロックへの配線取り込み口がかなり離れたところにな
る場合がある。その結果、図８に示すように、内部領域
８０２とパッドブロック８０１間に配線迂回用の領域が
必要になる。集積回路の微細化が進み、内部のレイアウ
トが小さくなっているが、その結果、パッドの回りの配
線レイアウトに消費される面積がチップの大きさに大き
な影響を与えることになる。従って、パッドブロックの
回りを如何に効率よくレイアウトするかが重要であり、
図８に示したような迂回回路配線の領域はチップ面積削
減上大きな問題となる。
【０００７】また、図６に示したパッドブロックを使用
した場合のレイアウト例を図９に示す。このパッドブロ
ック９０１ではガードリング９０３を置いて配置禁止領
域９０４が設けられる。そして、パッドブロック９０１
の内側に内部回路９０５がレイアウトされ、この内部回
路９０５と内部領域９０２の回路とが配線およびスルー
ホールを介して接続される。図６に示したタイプのパッ
ドブロックは、内部回路を分離してレイアウトしている
ため集積回路チップをレイアウトする際にはパッドブロ
ックと内部回路のブロックをペアで配置しなければなら
ない。そこで、図９に示すように、内部回路のブロック
とパッドブロックのガードリング９０３との間の配置禁
止領域９０４は配線に使用できる。しかしながら、この
方式では、内部回路９０５と内部領域９０２間に配線領
域を設ける必要がある外、パッドブロックに加えて内部
回路のブロックを配置する工数が増える。本発明の課題
は上述の従来例の問題点を解決することであって、その
目的は、内部回路が取り込まれ予め素子配置禁止領域が
設けられたパッドブロックを用いることによって、レイ
アウト時に素子配置禁止領域を設けることによる煩雑さ
を回避できるようにすると共に、配線領域を削減してチ
ップ面積の縮小を可能ならしめることである。
した場合のレイアウト例を図９に示す。このパッドブロ
ック９０１ではガードリング９０３を置いて配置禁止領
域９０４が設けられる。そして、パッドブロック９０１
の内側に内部回路９０５がレイアウトされ、この内部回
路９０５と内部領域９０２の回路とが配線およびスルー
ホールを介して接続される。図６に示したタイプのパッ
ドブロックは、内部回路を分離してレイアウトしている
ため集積回路チップをレイアウトする際にはパッドブロ
ックと内部回路のブロックをペアで配置しなければなら
ない。そこで、図９に示すように、内部回路のブロック
とパッドブロックのガードリング９０３との間の配置禁
止領域９０４は配線に使用できる。しかしながら、この
方式では、内部回路９０５と内部領域９０２間に配線領
域を設ける必要がある外、パッドブロックに加えて内部
回路のブロックを配置する工数が増える。本発明の課題
は上述の従来例の問題点を解決することであって、その
目的は、内部回路が取り込まれ予め素子配置禁止領域が
設けられたパッドブロックを用いることによって、レイ
アウト時に素子配置禁止領域を設けることによる煩雑さ
を回避できるようにすると共に、配線領域を削減してチ
ップ面積の縮小を可能ならしめることである。
【０００８】
【課題を解決するための手段】上述した本発明の課題
は、ラッチアップの防止のために素子を配置できない配
置禁止領域に配線層のうち少なくとも２つの配線層を内
部配線用に使用しないパッドブロックを用い、レイアウ
ト時にパッドブロックの内部回路と内部領域を接続する
配線を上記配置禁止領域にレイアウトすることによって
解決することができる。
は、ラッチアップの防止のために素子を配置できない配
置禁止領域に配線層のうち少なくとも２つの配線層を内
部配線用に使用しないパッドブロックを用い、レイアウ
ト時にパッドブロックの内部回路と内部領域を接続する
配線を上記配置禁止領域にレイアウトすることによって
解決することができる。
【０００９】
【発明の実施の形態】本発明による半導体集積回路装置
は、チップ周辺部に、入・出力パッド（１０１、３０
１）と、保護回路を含む周辺回路（１０２、３０２）
と、内部回路（１０５、３０５）とを有し、周辺回路と
内部回路との間に素子の配置が禁止された素子配置禁止
領域が設けられ、該素子配置禁止領域に敷設されたブロ
ック内配線（１０６、３０６）により周辺回路と内部回
路との間が接続されたパッドブロック（２０１）が配置
され、チップ内部に内部領域回路（２０５）が配置され
たものであって、少なくとも一部の前記パッドブロック
内の内部回路と前記内部領域回路との間が前記パッドブ
ロック内に設けられた素子配置禁止領域を通る少なくと
も２層の配線層を使用した配線（２０６）によって接続
されていることを特徴としている。
は、チップ周辺部に、入・出力パッド（１０１、３０
１）と、保護回路を含む周辺回路（１０２、３０２）
と、内部回路（１０５、３０５）とを有し、周辺回路と
内部回路との間に素子の配置が禁止された素子配置禁止
領域が設けられ、該素子配置禁止領域に敷設されたブロ
ック内配線（１０６、３０６）により周辺回路と内部回
路との間が接続されたパッドブロック（２０１）が配置
され、チップ内部に内部領域回路（２０５）が配置され
たものであって、少なくとも一部の前記パッドブロック
内の内部回路と前記内部領域回路との間が前記パッドブ
ロック内に設けられた素子配置禁止領域を通る少なくと
も２層の配線層を使用した配線（２０６）によって接続
されていることを特徴としている。
【００１０】また、本発明による半導体集積回路装置の
レイアウト方法は、自動配置配線のプログラムを用い
て、チップ周辺部に、入・出力パッド（１０１、３０
１）と、保護回路を含む周辺回路（１０２、３０２）
と、内部回路（１０５、３０５）とを有し、周辺回路と
内部回路との間に素子の配置が禁止された素子配置禁止
領域が設けられ、該素子配置禁止領域に敷設されるブロ
ック内配線（１０６、３０６）により周辺回路と内部回
路との間が接続されるパッドブロックマクロ（２０１）
を、チップ内部に内部領域回路（２０５）を、それぞれ
レイアウトし、各回路間を接続する配線をレイアウトす
るものであって、前記ブロック内配線は前記自動配置配
線のプログラムが使用する配線層の内少なくとも２層の
配線層を使用することなく敷設され、少なくとも一部の
前記パッドブロックマクロ内の内部回路と前記内部領域
回路との間を接続する配線（２０６）が前記自動配置配
線のプログラムにより前記パッドブロックマクロ内に設
けられた素子配置禁止領域にレイアウトされることを特
徴としている。
レイアウト方法は、自動配置配線のプログラムを用い
て、チップ周辺部に、入・出力パッド（１０１、３０
１）と、保護回路を含む周辺回路（１０２、３０２）
と、内部回路（１０５、３０５）とを有し、周辺回路と
内部回路との間に素子の配置が禁止された素子配置禁止
領域が設けられ、該素子配置禁止領域に敷設されるブロ
ック内配線（１０６、３０６）により周辺回路と内部回
路との間が接続されるパッドブロックマクロ（２０１）
を、チップ内部に内部領域回路（２０５）を、それぞれ
レイアウトし、各回路間を接続する配線をレイアウトす
るものであって、前記ブロック内配線は前記自動配置配
線のプログラムが使用する配線層の内少なくとも２層の
配線層を使用することなく敷設され、少なくとも一部の
前記パッドブロックマクロ内の内部回路と前記内部領域
回路との間を接続する配線（２０６）が前記自動配置配
線のプログラムにより前記パッドブロックマクロ内に設
けられた素子配置禁止領域にレイアウトされることを特
徴としている。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例の半導
体集積回路装置において用いられるパッドブロックのレ
イアウト図である。この実施例の前提として、チップの
自動配置配線プログラムは、配線層として第１層Ａｌ、
第２層Ａｌの２つの導電層を使用する。図１に示すパッ
ドブロック内の構成を説明する。１０１はワイヤボンデ
ィングが行われるパッド、１０２は静電破壊保護機能を
有する出力バッファ回路兼保護回路、１０３はパッドと
出力バッファ回路を接続するための配線、１０４はラッ
チアップを防ぐためのガードリング、１０５は内部回路
である。１０６は、本実施例の特徴である、出力バッフ
ァ回路１０２と内部回路１０５の間を接続するポリシリ
コン層である。出力バッファ回路兼保護回路１０２と内
部回路１０５の間は、ラッチアップ防止のために、拡散
層を使用するトランジスタ等の素子を置くことができな
い領域になっている。本実施例においては、この領域を
ブロック内の回路間を接続するポリシリコン層のために
使用する。ポリシリコンが高抵抗であるという欠点は、
ポリシリコンの幅を広くとることにより補うことができ
る。結果として、出力バッファ回路１０２と内部回路１
０５の間には配線層である第１層Ａｌと第２層Ａｌとが
共に使用されていないことになる。端子１０７はチップ
内部の回路からパッドブロックの内部回路１０５に配線
を接続するためのものである。すなわち、内部回路１０
５からの配線はチップの内側の領域へ引き出すこともチ
ップの外側の領域に引き出すことも可能に構成されてい
る。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例の半導
体集積回路装置において用いられるパッドブロックのレ
イアウト図である。この実施例の前提として、チップの
自動配置配線プログラムは、配線層として第１層Ａｌ、
第２層Ａｌの２つの導電層を使用する。図１に示すパッ
ドブロック内の構成を説明する。１０１はワイヤボンデ
ィングが行われるパッド、１０２は静電破壊保護機能を
有する出力バッファ回路兼保護回路、１０３はパッドと
出力バッファ回路を接続するための配線、１０４はラッ
チアップを防ぐためのガードリング、１０５は内部回路
である。１０６は、本実施例の特徴である、出力バッフ
ァ回路１０２と内部回路１０５の間を接続するポリシリ
コン層である。出力バッファ回路兼保護回路１０２と内
部回路１０５の間は、ラッチアップ防止のために、拡散
層を使用するトランジスタ等の素子を置くことができな
い領域になっている。本実施例においては、この領域を
ブロック内の回路間を接続するポリシリコン層のために
使用する。ポリシリコンが高抵抗であるという欠点は、
ポリシリコンの幅を広くとることにより補うことができ
る。結果として、出力バッファ回路１０２と内部回路１
０５の間には配線層である第１層Ａｌと第２層Ａｌとが
共に使用されていないことになる。端子１０７はチップ
内部の回路からパッドブロックの内部回路１０５に配線
を接続するためのものである。すなわち、内部回路１０
５からの配線はチップの内側の領域へ引き出すこともチ
ップの外側の領域に引き出すことも可能に構成されてい
る。
【００１２】次に、図１のバッドブロックを使用して行
う集積回路チップのレイアウト方法について説明する。
チップのレイアウトは、予め必要なパッドブロック、ハ
ードマクロ、スタンダードセルを用意した上で、図７に
示すフローチャートの手順で進められる。まず、ステッ
プＳ１で予想チップサイズと使用パッケージからパッド
最適位置座標を算出し、ステップＳ２で最適位置座標に
パッドブロックを配置する。ステップＳ３で内部領域に
配置されるハードマクロを配置し、ステップＳ４で電源
等の特殊配線の配線をした後、ステップＳ５でチップ全
体に対する自動配置配線を実行する。
う集積回路チップのレイアウト方法について説明する。
チップのレイアウトは、予め必要なパッドブロック、ハ
ードマクロ、スタンダードセルを用意した上で、図７に
示すフローチャートの手順で進められる。まず、ステッ
プＳ１で予想チップサイズと使用パッケージからパッド
最適位置座標を算出し、ステップＳ２で最適位置座標に
パッドブロックを配置する。ステップＳ３で内部領域に
配置されるハードマクロを配置し、ステップＳ４で電源
等の特殊配線の配線をした後、ステップＳ５でチップ全
体に対する自動配置配線を実行する。
【００１３】自動配置配線のプログラムを実行した後の
パッドブロック回りの配線は、図２に示すようになる。
図２ではチップの内部領域回路部分から３つのパッドブ
ロックにそれぞれ１系統ずつの配線が接続されており、
Ｘ方向（図２の横方向）の配線には第１層Ａｌ、Ｙ方向
（図２の縦方向）の配線には第２層Ａｌが使用されてい
る。第１層Ａｌと第２層Ａｌの間はスルーホール２０７
によって接続されている。このレイアウト方法に用いた
パッドブロック２０１は、図１に示されるように、内部
回路２０２と出力バッファ回路兼保護回路２０３の間に
配線用の層である第１層Ａｌと第２層Ａｌが使用されて
いないため、チップのレイアウトを行う際に使用する自
動配線プログラムは、この領域をチップの配線に自由に
使用することが可能である。なお、内部回路１０５に設
けられた端子１０７の内チップ内側（内部領域２０５寄
り）の端子を用いて内部領域２０５の回路との接続を達
成することもできる（内側の端子１０７のみを使用する
ことも、両方の端子を使用することも可能である）。内
側の端子を用いた場合の配線のレイアウトを行うために
は、パッドブロック２０１と内部領域２０５との間にＸ
方向に１本の配線を通すことのできる配線領域を確保し
ておくことが望ましい。このようにここに配線領域を設
けたとしても、従来例に比較して配線領域のみに使用す
る面積を縮小することができ、チップの高密度化を実現
することができる。
パッドブロック回りの配線は、図２に示すようになる。
図２ではチップの内部領域回路部分から３つのパッドブ
ロックにそれぞれ１系統ずつの配線が接続されており、
Ｘ方向（図２の横方向）の配線には第１層Ａｌ、Ｙ方向
（図２の縦方向）の配線には第２層Ａｌが使用されてい
る。第１層Ａｌと第２層Ａｌの間はスルーホール２０７
によって接続されている。このレイアウト方法に用いた
パッドブロック２０１は、図１に示されるように、内部
回路２０２と出力バッファ回路兼保護回路２０３の間に
配線用の層である第１層Ａｌと第２層Ａｌが使用されて
いないため、チップのレイアウトを行う際に使用する自
動配線プログラムは、この領域をチップの配線に自由に
使用することが可能である。なお、内部回路１０５に設
けられた端子１０７の内チップ内側（内部領域２０５寄
り）の端子を用いて内部領域２０５の回路との接続を達
成することもできる（内側の端子１０７のみを使用する
ことも、両方の端子を使用することも可能である）。内
側の端子を用いた場合の配線のレイアウトを行うために
は、パッドブロック２０１と内部領域２０５との間にＸ
方向に１本の配線を通すことのできる配線領域を確保し
ておくことが望ましい。このようにここに配線領域を設
けたとしても、従来例に比較して配線領域のみに使用す
る面積を縮小することができ、チップの高密度化を実現
することができる。
【００１４】［第２の実施例］図３は、本発明の第２の
実施例の半導体集積回路装置において用いられるパッド
ブロックのレイアウト図である。この実施例の前提とし
て、チップの自動配置配線プログラムは、配線層として
第１層Ａｌ、第２層Ａｌ、第３層Ａｌの３つの導電層を
使用する。図３に示すパッドブロック内の構成を説明す
る。３０１はボンディングを行うためのパッド、３０２
は出力バッファ回路兼保護回路、３０３はパッドと出力
バッファ回路を接続するための配線、３０４はラッチア
ップを防ぐためのガードリング、３０５は内部回路であ
る。３０６は、出力バッファ回路３０２と内部回路３０
５の間を接続する第１層Ａｌである。出力バッファ回路
兼保護回路３０２と内部回路３０５の間は、ラッチアッ
プ防止のために、拡散層を使用するトランジスタ等の素
子を置くことができない領域になっている。本実施例に
おいては、出力バッファ回路と内部回路３０５間の接続
にこの領域の第１層Ａｌを使用している。
実施例の半導体集積回路装置において用いられるパッド
ブロックのレイアウト図である。この実施例の前提とし
て、チップの自動配置配線プログラムは、配線層として
第１層Ａｌ、第２層Ａｌ、第３層Ａｌの３つの導電層を
使用する。図３に示すパッドブロック内の構成を説明す
る。３０１はボンディングを行うためのパッド、３０２
は出力バッファ回路兼保護回路、３０３はパッドと出力
バッファ回路を接続するための配線、３０４はラッチア
ップを防ぐためのガードリング、３０５は内部回路であ
る。３０６は、出力バッファ回路３０２と内部回路３０
５の間を接続する第１層Ａｌである。出力バッファ回路
兼保護回路３０２と内部回路３０５の間は、ラッチアッ
プ防止のために、拡散層を使用するトランジスタ等の素
子を置くことができない領域になっている。本実施例に
おいては、出力バッファ回路と内部回路３０５間の接続
にこの領域の第１層Ａｌを使用している。
【００１５】その結果として、出力バッファ回路兼保護
回路３０２と内部回路３０５の間には自動配置配線プロ
グラムの配線層の内の第２層Ａｌと第３層Ａｌとが使用
されていないことになる。従って、自動配置配線プログ
ラムはこの領域の第２層Ａｌと第３層Ａｌとを使用して
必要な配線をレイアウトすることが可能になる。端子３
０７はチップ内部の回路からパッドブロックの内部回路
３０５に配線を接続するためのものである。図３のパッ
ドブロックを使用して集積回路チップの自動レイアウト
のプログラムを実行することにより、第１の実施例と同
様に、パッドブロック回りの配線は図２に示すようにな
る。本実施例では、出力バッファ回路兼保護回路３０２
と内部回路３０５の間を接続する配線が、ポリシリコン
より抵抗が低い第１層Ａｌであるため、配線の幅を細く
作ることが可能で、従って、より多くの配線を引くこと
が可能であるという特徴がある。
回路３０２と内部回路３０５の間には自動配置配線プロ
グラムの配線層の内の第２層Ａｌと第３層Ａｌとが使用
されていないことになる。従って、自動配置配線プログ
ラムはこの領域の第２層Ａｌと第３層Ａｌとを使用して
必要な配線をレイアウトすることが可能になる。端子３
０７はチップ内部の回路からパッドブロックの内部回路
３０５に配線を接続するためのものである。図３のパッ
ドブロックを使用して集積回路チップの自動レイアウト
のプログラムを実行することにより、第１の実施例と同
様に、パッドブロック回りの配線は図２に示すようにな
る。本実施例では、出力バッファ回路兼保護回路３０２
と内部回路３０５の間を接続する配線が、ポリシリコン
より抵抗が低い第１層Ａｌであるため、配線の幅を細く
作ることが可能で、従って、より多くの配線を引くこと
が可能であるという特徴がある。
【００１６】
【発明の効果】以上説明したように、本発明では、ラッ
チアップ防止のために素子を置くことができない領域が
存在し、その領域ではブロック内配線に使用しない配線
層を少なくとも２層有するパッドブロックを用い、集積
回路チップの自動配置配線プログラム実行時にその領域
の未使用の配線層を自由に使用することができるように
したものであるので、パッドブロックがチップのどの辺
に配置されても、上記プログラムはパッドブロック内の
前記領域を使用して必要な配線をレイアウトすることが
可能になる。従って、本発明によれば、パッドブロック
回りに配線のためだけの無駄な領域を作らなければなら
ないという事態を回避することができ、ＡＳＩＣなどの
半導体集積回路装置をより小面積のチップで実現するこ
とが可能になる。
チアップ防止のために素子を置くことができない領域が
存在し、その領域ではブロック内配線に使用しない配線
層を少なくとも２層有するパッドブロックを用い、集積
回路チップの自動配置配線プログラム実行時にその領域
の未使用の配線層を自由に使用することができるように
したものであるので、パッドブロックがチップのどの辺
に配置されても、上記プログラムはパッドブロック内の
前記領域を使用して必要な配線をレイアウトすることが
可能になる。従って、本発明によれば、パッドブロック
回りに配線のためだけの無駄な領域を作らなければなら
ないという事態を回避することができ、ＡＳＩＣなどの
半導体集積回路装置をより小面積のチップで実現するこ
とが可能になる。
【図１】 本発明の第１の実施例のレイアウト方法に用
いるパッドブロックのレイアウト図。
いるパッドブロックのレイアウト図。
【図２】 本発明の第１、第２の実施例のレイアウト方
法によってレイアウトしたチップのレイアウト図。
法によってレイアウトしたチップのレイアウト図。
【図３】 本発明の第２の実施例のレイアウト方法に用
いるパッドブロックのレイアウト図。
いるパッドブロックのレイアウト図。
【図４】 従来のレイアウト方法を説明するための１チ
ップのレイアウト図。
ップのレイアウト図。
【図５】 従来のレイアウト方法に用いられるパッドブ
ロックのレイアウト図。
ロックのレイアウト図。
【図６】 従来のレイアウト方法に用いられるパッドブ
ロックのレイアウト図。
ロックのレイアウト図。
【図７】 チップをレイアウトする手順を説明するため
のフローチャート。
のフローチャート。
【図８】 従来例の問題点を説明するためのチップのレ
イアウト図。
イアウト図。
【図９】 従来例の問題点を説明するためのチップのレ
イアウト図。
イアウト図。
１０１、３０１、５０１、６０１ パッド １０２、３０２、５０２、６０２ 出力バッファ回路兼
保護回路 １０３、２０６、３０３、５０３、５０６、６０３、８
０５ 配線 １０４、２０４、３０４、５０４、６０４、８０３、９
０３ ガードリング １０５、２０２、３０５、５０５、９０５ 内部回路 １０６ ポリシリコン層 １０７、３０７ 端子 ２０１、４０５、８０１、９０１ パッドブロック ２０３ 出力バッファ回路 ２０５、４０２、８０２、９０２ 内部領域 ２０７、８０４ スルーホール ３０６ 第１層Ａｌ ４０１ パッド領域 ４０３ ハードマクロ ４０４ スタンダードセル ６０５、９０４ 配置禁止領域
保護回路 １０３、２０６、３０３、５０３、５０６、６０３、８
０５ 配線 １０４、２０４、３０４、５０４、６０４、８０３、９
０３ ガードリング １０５、２０２、３０５、５０５、９０５ 内部回路 １０６ ポリシリコン層 １０７、３０７ 端子 ２０１、４０５、８０１、９０１ パッドブロック ２０３ 出力バッファ回路 ２０５、４０２、８０２、９０２ 内部領域 ２０７、８０４ スルーホール ３０６ 第１層Ａｌ ４０１ パッド領域 ４０３ ハードマクロ ４０４ スタンダードセル ６０５、９０４ 配置禁止領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04
Claims (6)
- 【請求項１】 チップ周辺部に、入・出力パッドと、保
護回路を含む周辺回路と、内部回路とを有し、周辺回路
と内部回路との間に素子の配置が禁止された素子配置禁
止領域が設けられ、該素子配置禁止領域に敷設されたブ
ロック内配線により周辺回路と内部回路との間が接続さ
れたパッドブロックが配置され、チップ内部に内部領域
回路が配置された半導体集積回路装置において、少なく
とも一部の前記パッドブロック内の内部回路と前記内部
領域回路との間が前記パッドブロック内に設けられた素
子配置禁止領域を通る少なくとも２層の配線層を使用し
た配線によって接続されていることを特徴とする半導体
集積回路装置。 - 【請求項２】 前記内部領域回路は、スタンダードセル
方式により設計されたブロック、若しくは、ハードマク
ロとして配置されたブロックとスタンダードセル方式に
より設計されたブロックを有していることを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項３】 前記ブロック内配線がポリシリコン層に
よって形成され、前記内部回路と前記内部領域回路との
間を接続する前記配線が第１層Ａｌ層と第２層Ａｌ層と
により形成されていることを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項４】 前記ブロック内配線が第１層Ａｌ層によ
って形成され、前記内部回路と前記内部領域回路との間
を接続する前記配線が第２層Ａｌ層と第３層Ａｌ層とに
より形成されていることを特徴とする請求項１記載の半
導体集積回路装置。 - 【請求項５】 チップ周辺部に、入・出力パッドと、保
護回路を含む周辺回路と、内部回路とを有し、周辺回路
と内部回路との間に素子の配置が禁止された素子配置禁
止領域が設けられ、該素子配置禁止領域に敷設されるブ
ロック内配線により周辺回路と内部回路との間が接続さ
れるパッドブロックマクロを、チップ内部に内部領域回
路を、それぞれレイアウトし、各回路間を接続する配線
をレイアウトする、自動配置配線のプログラムを用いた
半導体集積回路装置のレイアウト方法において、前記ブ
ロック内配線は前記自動配置配線のプログラムが使用す
る配線層の内少なくとも２層の配線層を使用することな
く敷設され、少なくとも一部の前記パッドブロックマク
ロ内の内部回路と前記内部領域回路との間を接続する配
線が前記自動配置配線のプログラムにより前記パッドブ
ロックマクロ内に設けられた素子配置禁止領域にレイア
ウトされることを特徴とする半導体集積回路装置のレイ
アウト方法。 - 【請求項６】 前記パッドブロックマクロ内に設けられ
る内部回路のチップ内側およびチップ外側端部には、配
線取り出し口端子が設けられていることを特徴とする請
求項５記載の半導体集積回路装置のレイアウト方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34457097A JP3276003B2 (ja) | 1997-12-15 | 1997-12-15 | 半導体集積回路装置およびそのレイアウト方法 |
| KR1019980054771A KR100302536B1 (ko) | 1997-12-15 | 1998-12-14 | 반도체집적회로장치및그의레이아웃방법 |
| US09/210,673 US6130485A (en) | 1997-12-15 | 1998-12-14 | Semiconductor integrated circuit and layout method thereof |
| TW087120778A TW407345B (en) | 1997-12-15 | 1998-12-14 | Semiconductor integrated circuit and the layout method thereof |
| CN98125283A CN1220490A (zh) | 1997-12-15 | 1998-12-15 | 半导体集成电路及其设计方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34457097A JP3276003B2 (ja) | 1997-12-15 | 1997-12-15 | 半導体集積回路装置およびそのレイアウト方法 |
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|---|---|
| JPH11176940A JPH11176940A (ja) | 1999-07-02 |
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Family
ID=18370300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34457097A Expired - Fee Related JP3276003B2 (ja) | 1997-12-15 | 1997-12-15 | 半導体集積回路装置およびそのレイアウト方法 |
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|---|---|
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| CN (1) | CN1220490A (ja) |
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| JP2007043071A (ja) * | 2005-07-06 | 2007-02-15 | Seiko Epson Corp | 半導体装置 |
| JP4605378B2 (ja) | 2005-07-13 | 2011-01-05 | セイコーエプソン株式会社 | 半導体装置 |
| JP2007027481A (ja) * | 2005-07-19 | 2007-02-01 | Seiko Epson Corp | 半導体装置 |
| JP2007036021A (ja) * | 2005-07-28 | 2007-02-08 | Seiko Epson Corp | 半導体装置 |
| TWI286833B (en) * | 2006-01-02 | 2007-09-11 | Via Tech Inc | Pad layout |
| JP5896682B2 (ja) * | 2011-10-18 | 2016-03-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
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|---|---|---|---|---|
| US5304826A (en) * | 1989-09-22 | 1994-04-19 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US5206529A (en) * | 1989-09-25 | 1993-04-27 | Nec Corporation | Semiconductor integrated circuit device |
| JPH04171844A (ja) * | 1990-11-05 | 1992-06-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH04256338A (ja) * | 1991-02-08 | 1992-09-11 | Nec Corp | 集積回路の自動レイアウト方式 |
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| US5671397A (en) * | 1993-12-27 | 1997-09-23 | At&T Global Information Solutions Company | Sea-of-cells array of transistors |
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| US5661082A (en) * | 1995-01-20 | 1997-08-26 | Motorola, Inc. | Process for forming a semiconductor device having a bond pad |
| TW359023B (en) * | 1996-04-20 | 1999-05-21 | Winbond Electronics Corp | Device for improvement of static discharge protection in ICs |
-
1997
- 1997-12-15 JP JP34457097A patent/JP3276003B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-14 US US09/210,673 patent/US6130485A/en not_active Expired - Fee Related
- 1998-12-14 TW TW087120778A patent/TW407345B/zh not_active IP Right Cessation
- 1998-12-14 KR KR1019980054771A patent/KR100302536B1/ko not_active IP Right Cessation
- 1998-12-15 CN CN98125283A patent/CN1220490A/zh active Pending
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|---|---|
| TW407345B (en) | 2000-10-01 |
| KR100302536B1 (ko) | 2001-11-30 |
| US6130485A (en) | 2000-10-10 |
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| CN1220490A (zh) | 1999-06-23 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |