KR19990063028A - 반도체 집적 회로 장치 및 그의 레이아웃 방법 - Google Patents

반도체 집적 회로 장치 및 그의 레이아웃 방법 Download PDF

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Abstract

패드 블록은 패드, 출력 완충 회로 및 내부 회로와 함께 제공된다. 내부 회로와 출력 완충 회로 사이의 영역은 소자 배치 금지 영역으로 작용한다. 상기 영역에 있어서, 내부 회로와 출력 완충 회로는 예를들면 폴리실리콘층에 의해 서로 연결된다. 상기 내부 회로는 소자 배치 금지 영역을 관통하는 적어도 2개의 배선층을 사용하여 칩의 내부 영역에 형성된 회로에 접속된다. 패드 블록 내의 내부 회로를 패드 블록 내에 제공된 소자 배치 금지 영역에 있는 칩의 내부 영역에 위치한 회로에 접속시키는 배선을 레이아웃 시키므로써, 배선에 필요한 공간을 감소시킬 수 있으며, 따라서 고집적 장치를 실현할 수 있다.

Description

반도체 집적 회로 장치 및 그의 레이아웃 방법
본 발명은 반도체 집적 회로 및 그의 레이아웃 방법에 관한 것이며, 특히, 패드 블록 매크로스(pad block macros)가 칩의 주변부상에 배치되고 하드웨어 매크로스 및 표준 셀이 자동 레이아웃 및 배선 프로그램을 사용하는 칩의 내부에 배치되는 반도체 집적 회로 및 그의 레이아웃 방법에 관한 것이다.
표준화된 높이를 갖는 표준 셀을 샤용하는 자동 레이아웃 방법은 주로 최근 ASIC로 표시되는 반도체 집적 회로 장치의 레이아웃을 위해 사용되어 왔다. 실장 표준규격과, 예를들면 레치-업 파괴와 정전파괴에 대한 조처 및 소음에 대한 조처에 의해, 입력 단자, 출력 단자 및 입력/출력 단자와 그와 관련된 주변 소자의 레이아웃은 내부 칩의 레이아웃보다 많은 제한을 받는다. 그로 인해, 입력 및 출력 단자가 패드 블록으로서 하드웨어 매크로스 안에 형성되는 경우가 종종 발생한다.
도 1은 상술된 바와같은 상태의 패드 블록을 사용하여 배치되는 반도체 집적회로 장치의 예를 도시하는 평면도이다. 칩 영역은 대략 2개 부위로 분할된다; 패드 블록이 배치되는 패드 영역(401)과, 다른 회로가 배치되는 내부 영역(402). 상기 내부 영역(402)에는 ROM, RAM, A/D 컨버터 및 표준 셀(404)과 같은 하드웨어 매크로스가 배치되어 있다. 입력 및 출력 배선(도시되지 않음)은 각각 내부 영역(402)의 레이아웃과 패드 블록(405) 사이에 배치된다.
상기 패드 블록(405)의 내부는 예를들면 도 2에 도시된 바와같이 배치된다. 참고번호 501은 와이어 접속용 패드를 나타내며, 참고번호 502는 정전파괴 방지 기능을 갖는 출력 완충/보호 회로를 나타내며, 참고번호 503은 상기 패드(501)를 출력 완충/보호 회로(502)에 접속하기 위한 배선을 나타낸다. 참고번호 504는 레치-업을 방지하기 위한 보호링을 나타내며, 참고번호 505는 출력 완충/보호 회로(502)를 구동하기 위한 내부 회로를 나타내며, 참고번호 506은 출력 완충 회로를 상기 내부 회로(505)에 접속하기 위한 배선을 나타낸다.
도 3은 패드 블록의 레이아웃의 다른 예를 도시한다. 이는 내부 회로가 패드 블록으로부터 분리되는 경우를 예증한다. 참고번호 601은 접속 패드를 나타내며, 참고번호 602는 출력 완충/보호 회로를 나타내며, 참고번호 603은 상기 패드(601)를 출력 완충기에 접속하기 위한 배선을 나타내며, 참고번호 604는 레치-업을 방지하기 위한 보호링을 나타내며, 참고번호 605는 출력 소자 및 기타 블록의 레이아웃이 금지되는 배치 금지 영역을 나타낸다.
다음에, 도 3에 도시된 하드 매크로스에 있어서 상기 배치 금지 영역(605)을 제공하는 이유를 설명한다. 상기 내부 회로는 보호링과 레치-업을 방지하기 위해 패드 블록 안에 제공된 완충 회로로부터 예정 거리를 갖도록 배치될 필요가 있다. 도 2의 예에 있어서, 내부 회로의 일부는 패드 블록 안에 삽입되며, 특정 거리는 출력 완충 회로 및 내부 회로 사이에 지속된다. 그로 인해, 집적 회로 칩이 배치될 때 상기와 같은 거리를 고려할 필요가 없게된다. 한편, 상기 내부 회로가 패드 블록으로부터 분리되는 도 3의 예에 있어서, 비록 블록이 패드 블록에 인접된다 할지라도 레치-업을 방지하기 위한 거리를 지속할 것을 필요로 하고 있다. 따라서, 내부 회로 블록을 배치하지 않도록 미리 금지 영역을 제공할 필요가 있다.
필요한 패드 블록, 하드웨어 매크로스 및 표준 셀을 구비한 후에, 상기 집적 회로 칩은 도 4의 흐름도에 도시된 바와같은 순서에 의해 배치된다. 먼저 단계 S1에서, 최적 위치 좌표는 사용될 예상 칩 크기 및 패키지로부터 산출된다. 다음에 패드 블록은 단계 S2의 최적 위치 좌표상에 배치된다. 하드웨어 매크로스는 단계 S3의 내부 영역에 배치된다. 동력 공급과 같은 특정 배선이 단계 S4에서 실행된 후, 자동 배치 배선이 단계 S5의 전체 칩상에서 실행된다. 배선으로서는, X방향의 제 1배선층 및 Y방향의 제 2배선층과 같은 미리 한정된 배선층이 사용된다.
도 5는 내부 영역(802)이 도 2에 도시된 패드 블록에 접속된 배선 상태를 도시하는 레이아웃 다이아그램을 도시한 도면이다. 제 5도에 도시된 바와같이, 배선이 내부 영역(802)으로부터 제거되고 또한 내부 영역(802) 안으로 삽입되는 부위는 반드시 대응하는 패드 블록에 인접하여 제공되지는 않는다. 특히 값싼 칩을 사용하는 경우에, 배선층이 2개의 층으로 한정되거나, 또는 생산 원가가 지속적으로 절감될 수 있다. 그로인해, 배선은 오직 내부 영역의 한정된 부위 및, 패드 블록으로부터 배선을 제거하고 대응하는 패드 블록으로부터 다소 이격된 거리에 제공되는 패드 블록 안에 배선을 삽입하기 위한 포트만을 관통하게 된다. 결과적으로, 도 5에 도시된 바와같이, 배선을 내부 영역(802)과 패드 블록(801) 사이로 우회시킬 영역을 제공할 필요가 있게된다. 집적 회로가 소형화되고 내부 레이아웃인 환경에 있어서, 패드 주위에 배선을 배치하기 위해 사용되는 영역은 칩의 크기에 큰 영향을 미친다. 이것을 고려해 볼 때, 패드 블록의 주변부를 효과적으로 배치하는 것이 중요하며, 도 5에 도시된 바와같이 우회된 회로 배선 영역은 칩 영역을 크게 감소시키는 원인이 된다.
도 6은 도 3에 도시된 패드 블록이 사용될 때의 레이아웃에 대한 다른 예를 도시한다. 각각의 패드 블록(901)은 보호링(903)을 구비한 배치 금지 영역(904)과 함께 제공된다. 내부 회로(905)는 패드 블록(901) 내부에 배치된다. 상기 내부 회로(905)는 배선 및 구멍을 통해 내부 영역(902)의 회로에 접속된다.
도 3에 도시된 바와같은 형태의 패드 블록은 내부 회로로부터 분리되도록 배치된다. 그로 인해, 집적 회로 칩을 배치하기 위해, 상기 패드 블록 및 내부 회로 블록은 쌍을 이루어 배치된다. 따라서, 도 6에 도시된 바와같이, 내부 회로 블록과 패드 블록의 보호링(903) 사이의 레이아웃 금지 영역(904)은 배선용으로 사용될 수 있다. 그러나, 그와같은 방법에 있어서, 배선 영역은 내부 회로(905)와 내부 영역(902) 사이에 제공될 필요성을 가질 뿐만 아니라, 또한 내부 회로 블록을 배치하기 위한 단계가 패드 블록을 배치하기 위한 단계에 첨가될 필요성이 있으므로 공정수가 크게 증가될 수 있다.
따라서, 본 발명의 목적은 미리 삽입된 내부 회로를 갖는 소자 배치 금지 영역과 함께 제공된 패드 블록을 사용하므로써 레이아웃 과정동안 소자 배치 금지 영역을 제공하므로써 발생하는 장애를 회피할 수 있고, 배선 영역을 감소시키므로써 칩 영역을 감소시킬 수 있는 반도체 집적 회로 장치 및 레이아웃 방법을 제공하는 것이다.
상기와 같은 본 발명의 목적은 소자의 배치가 레치-업을 방지하기 위해 금지되는 배치 금지 영역에서 내부 배선되는 모든 배선 가운데 2개 이상의 배선층을 구비하지 않는 패드 블록을 사용하거나, 또한 레이아웃 과정동안 상술된 소자 금지 영역의 내부 영역에 패드 블록 내부 회로를 접속하기 위해 배선을 배치하므로써, 도달될 수 있다.
특히, 본 발명에 따른 반도체 집적 회로 장치는 다음을 포함한다: 회로가 제공되는 칩의 내부 영역; 칩의 주변부에 제공된 하나 또는 복수의 패드 블록. 상기 각각의 패드 블록은 다음을 포함한다: 입력/출력 패드; 보호 회로를 포함하는 주변 회로; 내부 회로; 소자의 배치가 소자 배치 금지 영역에서는 금지되도록, 상기 주변 회로와 내부 회로 사이에 배치된 소자 배치 금지 영역 및; 상기 주변 회로를 내부 회로에 접속시키기 위해, 상기 소자 배치 금지 영역에 제공된 내부 블록 배선. 적어도 2개의 배선층은 상기 패드 블록의 적어도 일부의 내부 회로를 내부 영역의 회로에 접속하며, 상기 배선층은 패드 블록 내에 제공된 소자 배치 금지 영역을 관통한다.
또한, 본 발명에 따른 반도체 집적 회로 장치 레이아웃 방법은 자동 레이아웃 및 배선 프로그램을 사용하는 반도체 집적 회로 레이아웃 방법이며, 이와같은 방법은 다음과 같은 단계를 포함하는 것을 특징으로 한다: 입력/출력 패드와, 칩의 주변부상에 제공된 내부 회로 및 보호 회로를 포함하며, 소자의 배치가 금지되고 주변 회로와 내부 회로 사이에 제공된 소자 배치 금지 영역를 갖는 주변 회로와, 상기 주변 회로를 내부 회로와 접속시키는 소자 배치 금지 영역에 제공된 내부 블록 배선을 구비한 패드 블록 매크로를 레이아웃 시키는 단계와; 칩 안의 내부 영역 회로를 레이아웃시키는 단계와; 상기 회로들을 접속시키는 배선을 레이아웃시키는 단계를 포함하며, 상기 내부 블록 배선은 자동 배치 및 배선 프로그램에 의해 사용되는 배선들 가운데 2개 이상의 배선층을 사용하지 않고 제공되며; 상기 패드 블록 매크로 내의 내부 회로중 적어도 일부를 내부 영역 회로와 접속시키는 배선은 자동 레이아웃 및 배선 프로그램에 의해 패드 블록 매크로에 제공된 소자 배치 금지 영역 안에 레이아웃된다.
본 발명에 있어서는 소자가 레치-업을 방지하기 위해 제공될 수 없는 영역이 존재한다. 상기 영역에 있어서는, 내부 블록 배선용으로 사용되지 않는 2개 이상의 배선층을 갖는 패드 블록이 사용된다. 집적 회로 칩을 위한 자동 레이아웃/배선 프로그램이 실행될 때, 아직 사용될 배선층이 자유롭게 사용될 수 있다. 그로인해, 패드 블록이 배치될 때면, 상기 프로그램이 실행될 수 있으며, 필요한 배선이 패드 블록 안의 상술된 영역을 사용하므로써 배치될 수 있다. 따라서, 본 발명에 따르면, 소모적인 영역이 패드 블록 주위에 배선을 위해 제공되야만 하는 상황을 회피하고, 작은 영역의 칩을 갖는 ASIC와 같은 반도체 집적 회로 장치를 실현할 수 있게된다.
도 1은 종래 레이아웃 방법을 설명하기 위한 하나의 칩의 레이아웃 다이아그램을 도시한 도면.
도 2는 종래 레이아웃 방법에서 사용된 패드 블록의 레이아웃 다이아그램을 도시한 도면.
도 3은 종래 레이아웃 방법에서 사용된 패드 블록의 레이아웃 다이아그램을 도시한 도면.
도 4는 칩이 레이아웃되는 순서를 설명하기 위한 흐름도.
도 5는 종래 경우의 단점을 설명하기 위한 칩의 레이아웃 다이아그램을 도시한 도면.
도 6은 종래 경우의 단점을 설명하기 위한 칩의 레이아웃 다이아그램을 도시한 도면.
도 7은 본 발명에 따른 제 1 실시예의 레이아웃 방법에서 사용된 패드 블록의 레이아웃 다이아그램을 도시한 도면.
도 8은 본 발명에 따른 제 1 실시예에 있어서 레이아웃 방법에 의해 배치된 칩의 레이아웃 다이아그램을 도시한 도면.
도 9는 본 발명에 따른 제 2 실시예의 레이아웃 방법에서 사용된 패드 블록의 레이아웃 다이아그램을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
101: 패드 102:회로
103: 배선 104: 보호링
105: 내부 회로 107: 단자
108: 소자 배치 금지 영역 201: 패드 블록
205: 내부 영역 302: 출력 완충/보호 회로
305: 내부 회로(305) 307: 단자(307)
본 발명이 적합한 실시예에 대해 첨부 도면을 참고로 상세히 설명한다. 도 7은 본 발명에 따른 제 1 실시예에 있어서 반도체 집적 회로 장치의 패드 블록을 도시한 다이아그램이다. 도 8은 본 발명에 따른 제 1 실시예에 있어서 레이아웃 방법에 의해 배치된 칩을 도시하는 다이아그램이다. 제 1 실시예를 수행하기에 앞서, 2개의 전도층; 예를들면 제 1층(A1)과 제 2층(A1)이 자동 칩 레이아웃/배선 프로그램에 있어서 배선층으로 사용된다.
도 7에 도시된 패드 블록(201) 내부 구성에 대해 설명한다. 상기 패드 블록(201)은 칩의 주변부상에 배치되며 내부 영역(205)은 칩의 내부에 제공된다. 각각의 패드 블록(201)에 있어서, 내부 회로(105)는 내부 영역(205) 측부상에 제공되고, 소자 배치 금지 영역(108)은 내부 영역(205)의 외부에 제공된다. 정전파괴 방지 기능을 갖는 출력 완충/보호 회로(102)는 상기 영역(108)의 외부에 배치되며, 배선 접속을 위한 패드(101)는 회로(102)의 외부에 배치된다. 참고번호 103은 상기 패드(101)를 출력 완충 회로(102)로 접속하기 위한 배선을 나타내며, 참고번호 104는 레치-업을 방지하기 위한 보호링을 나타낸다.
본 실시에에 있어서, 폴리실리콘층(106)은 출력 완충 회로(102)를 소자 레이아웃 금지 영역(108)의 내부 회로(105)와 접속시키기 위해 형성된다. 출력 완충/보호 회로(102)와 내부 회로(105) 사이에는, 트랜지스터의 배치 및 유사 확산층이 금지되는 영역(108)이 제공된다. 본 실시예에 있어서, 상기 영역(108)은 블록 안에 회로를 접속시키기 위한 폴리실리콘층을 위해 사용된다. 폴리실리콘이 높은 저항을 갖는다는 단점은 폴리실리콘층의 폭을 크게 하므로써 보정될 수 있다. 결과적으로, 배선층으로 작용하는 제 1층(A1)과 제 2층(A1) 모두는 출력 완충 회로(102)와 내부 회로(105) 사이에서 사용되지 않는다.
단자(107)는 칩의 내부 영역(205)의 회로로부터 패드 블록의 내부 회로(105)로 접속하는 배선을 접속하기 위해 제공된다. 즉, 내부 회로(105)로부터의 배선은 칩의 내부 영역과 칩의 외부 영역으로 제거되도록 설계된다.
다음에, 도 7의 패드 블록(210)을 사용하여 집적 회로 칩 레이아웃 방법에 대해 설명한다. 칩의 레이아웃은, 필요한 패드 블록, 하드웨어 매크로스 및 표준 셀을 미리 구비한 후에, 도 4에 도시된 흐름도의 순서로 수행된다. 단계 S1에 있어서, 패드 최적 위치 좌표는 예상 칩의 크기와 사용될 패키지로부터 산출된다. 단계 S2에 있어서, 패드 블록은 최적 위치 좌표상에 배치된다. 단계 S3에 있어서, 하드웨어 매크로스는 내부 영역에 배치된다. 단계 S4에 있어서, 전력 공급과 같은 특정 배선이 접속된다. 다음에, 단계 S5에 있어서, 자동 레이아웃/배선 프로그램이 전체 칩에서 수행된다.
자동 배치/배선 프로그램이 수행된 후 패드 블록 주위의 배선은 도 8에 도시된 바와 같다. 도 8에 있어서, 배선중 한 라인은 칩의 내부 영역의 회로부로부터 3개의 패드 블록 각각에 접속된다. 제 1층(A1)과 제 2층(A1)은 각각 X방향(도 8에 있어서 수평방향)과 Y방향(도 8에 있어서 수직방향)에서 배선을 위해 사용된다. 상기 제 1층(A1)과 제 2층(A1)은 관통구멍(207)에 의해 서로 접속된다. 이와같은 레이아웃 방법에 사용된 패드 블록(201)에 있어서, 도 1에 도시된 바와같이 내부 회로(105)와 출력 완충/보호 회로(102) 사이에서 배선층으로 사용되는 상기 제 1층(A1)과 제 2층(A1)은 사용되지 않는다. 따라서, 칩 레이아웃 공정을 위해 사용되는 자동 배선 프로그램에 있어서 상기와 같은 칩 배선을 위한 영역을 자유롭게 사용할 수 있게된다.
또한, 내부 회로(105)에 제공된 단자(107) 가운데 {내부 영역(205) 측부에 근접한} 내부 회로(105) 내부에 단자를 사용하여 칩의 내부 영역(205)의 회로에 접속하는 것도 가능하다. 오직 내부 영역(205) 측부상의 단자(107)만이 사용될 수 있으며, 모든 단자(107)가 사용될 수 있다. 만약 내부 영역(205) 측부상에 단자가 사용될 경우 배선을 배치하기 위하여, 패드 블록(201)과 내부 회로(105) 사이에서 X방향으로 하나의 배선을 허용하기 위한 배선 영역이 적합하다. 비록, 배선 영역이 상기와 같은 방식으로 제공될지라도, 종래의 경우와 비교하여 배선 영역에 대한 사용 영역이 감소될 수 있으며, 따라서 고 집적 칩을 실현할 수 있다.
도 9는 본 발명에 따른 제 2 실시예의 반도체 집적 회로 장치에서 사용된 패드 블록(202)의 레이아웃을 도시한다. 본 실시예를 수행하기에 앞서, 3개의 전도층; 예를들면, 제 1층(A1)과 제 2층(A1) 및 제 3층(A1)이 칩 자동 레이아웃/배선 프로그램에서 배선층으로 사용된다. 자동 레이아웃/배선 프로그램을 실행한 후의 패드 블록 주위의 배선은 도 8에 도시된 제 1 실시예에서와 같다.
도 9에 도시된 바와같은 패드 블록 내부 구조에 대해 설명한다. 참고번호 301은 접속을 위한 패드를 나타내며, 참고번호 302는 출력 완충/보호 회로를 타나내며, 참고번호 303은 상기 패드를 출력 완충 회로에 접속하기 위한 배선을 나타내며, 참고번호 304는 레치-업을 방지하기 위한 보호링을 나타내며, 참고번호 305는 내부 회로를 나타낸다. 참고번호 306은 출력 완충기(302)를 내부 회로(305)와 접속시키기 위한 제 1층(A1)을 나타낸다. 출력 완충/보호 회로(302)와 내부 회로(305) 사이의 영역은 레치-업을 방지하기 위해 배치될 수 없는 확산층을 사용하는 트랜지스터와 같은 소자중 하나이다. 본 실시에에 있어서, 상기 영역의 제 1층(A1)은 출력 완충 회로를 내부 회로(305)와 접속시키기 위해 사용된다.
결과적으로, 자동 레이아웃/배선 프로그램의 배선층 가운데 제 2층(A1)이나 제 3층(A1) 모두는 출력 완충/보호 회로(302)와 내부 회로(305) 사이에서 사용되지 않는다. 따라서, 상기 영역에서 제 2층(A1) 및 제 3층(A1)을 사용하는 동안, 자동 레이아웃 배선 프로그램으로 인해 필요한 배선의 배치가 가능해진다. 단자(307)는 칩 내부의 회로로부터 패드 블록의 내부 회로(305)에 접속되는 배선을 접속하기 위해 제공됨을 알수 있다.
도 9에 도시된 패드 블록을 사용하는 집적 회로 칩을 위한 자동 레이아웃 프로그램을 실행하므로써, 패드 블록 주위의 배선은 제 1실시예의 경우와 같이 도 2에 도시된 바와같이 된다.
상기 제 2 실시예는, 폴리실리콘보다 저항이 낮은 제 1층(A1)이 출력 완충/보호 회로(302)를 내부 회로(305)와 접속시키기 위한 배선층으로 사용되므로, 배선의 폭이 더욱 작아지고 따라서 더욱 많은 배선이 제공될 수 있다는 특징을 갖는다.
본 발명에 따른 반도체 집적 회로 및 그의 레이아웃 방법에 의하면, 패드 블록 내의 내부 회로를 패드 블록 내에 제공된 소자 배치 금지 영역에 있는 칩의 내부 영역에 위치한 회로에 접속시키는 배선을 레이아웃 시키므로써, 배선에 필요한 공간을 감소시킬 수 있으며, 따라서 고집적 장치를 실현할 수 있다.

Claims (6)

  1. 반도체 집적 회로 장치는,
    회로가 제공되는 칩의 내부 영역과;
    칩의 주변부에 제공된 하나 또는 복수의 패드 블록을 포함하며,
    상기 각각의 패드 블록은,
    입력/출력 패드와;
    보호 회로를 포함하는 주변 회로와;
    내부 회로와;
    소자의 배치가 소자 배치 금지 영역에서는 금지되도록, 상기 주변 회로와 내부 회로 사이에 배치되는 소자 배치 금지 영역 및;
    상기 주변 회로를 내부 회로에 접속시키기 위해, 상기 소자 배치 금지 영역에 제공된 내부 블록 배선을 포함하며, 적어도 2개의 배선층은 상기 패드 블록의 적어도 일부의 내부 회로를 내부 영역의 회로에 접속하며 패드 블록 내에 제공된 소자 배치 금지 영역을 관통하는, 반도체 집적 회로 장치.
  2. 제 1 항에 있어서, 상기 내부 영역의 회로는 표준 셀 시스템에 따라 설계된 블록이나 또는 하드웨어 매크로로서 배치된 블록 및 표준 셀 시스템에 따라 설계된 블록을 갖는 반도체 집적 회로 장치.
  3. 제 1 항에 있어서, 상기 내부 블록 배선은 폴리실리콘층으로 형성되며, 상기 내부 회로를 내부 영역의 회로와 접속하는 배선은 제 1층(A1)과 제 2층(A1)으로 형성되는 반도체 집적 회로 장치.
  4. 제 1 항에 있어서, 상기 내부 블록 배선은 제 1층(A1)으로 형성되며, 상기 내부 회로를 내부 영역의 회로와 접속하는 배선은 제 2 층(A1) 및 제 3층(A1)으로 형성되는 반도체 집적 회로 장치.
  5. 자동 레이아웃 및 배선 프로그램을 사용하는 반도체 집적 회로 레이아웃 방법에 있어서,
    입력/출력 패드와, 칩의 주변부상에 제공된 내부 회로 및 보호 회로를 포함하며 소자의 배치가 금지되고 주변 회로와 내부 회로 사이에 제공된 소자 배치 금지 영역를 갖는 주변 회로와, 상기 주변 회로를 내부 회로와 접속시키는 소자 배치 금지 영역에 제공된 내부 블록 배선을 구비한 패드 블록 매크로를 레이아웃 시키는 단계와;
    칩 안의 내부 영역 회로를 레이아웃시키는 단계 및;
    상기 회로들을 접속시키는 배선을 레이아웃시키는 단계를 포함하며,
    상기 내부 블록 배선은 자동 배치 및 배선 프로그램에 의해 사용되는 배선들 가운데 2개 이상의 배선층을 사용하지 않고 제공되며;
    상기 패드 블록 매크로 내의 내부 회로중 적어도 일부를 내부 영역 회로와 접속시키는 배선은 자동 레이아웃 및 배선 프로그램에 의해 패드 블록 매크로에 제공된 소자 배치 금지 영역 안에 레이아웃되는 반도체 집적 회로 레이아웃 방법.
  6. 제 5 항에 있어서, 포트를 제거하는 배선용 단자는 패드 블록 매크로에 제공된 내부 회로의 칩 내부측 및 칩 외부측상에 제공되는 반도체 집적 회로 레이아웃 방법.
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